JPH07506470A - デジタルオーディオインタフェースプロトコルを提供する方法及び装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 デジタルオーディオインタフェース プロトコルを提供する方法及び装置 発明の分野 本発明はデジタル信号処理の分野に関し、特に、直列デジタル信号を同報通信し 且つｖＣＯをその直列デジタル信号と同期させる方法及び装置に関する。

背景技術 送信側のクロック周波数と位相が受信器にわがっていれば、直列デジタルデータ の電子通イ３はｎｒｔｔであるが、送信されるデータのクロック周波数と位相が わからない場合には問題が生じる。そのような状況においては、受信されるデー タビットの時間的位置によって送信側クロックの厳密な位相を推論でき、これが 現在実行されている技法である。そのような方式では、受信側電圧制御発振器に 、データビットを受信するたびに受信クロックの位相を検出する位相比較器によ って影響を及ぼす。この位相比較の結果をｖｃｏの電圧制御入力端子に印加して 、入口データへの受信器の位相の同期を実行することができる。ところが、この 技法は、送（ｙＩ器のクロ１りが受信器のＶＣＯ／フェーズロッキングループの 捕１１ａＩｆｆｉ内にある場合にのみ有用であである。有効な位相同期を発生さ せるためには、受信器は期待人力データ転送速度についての知識を事前に有して いなければならない。

近似送信データ転送速度に関して受信局に報知するための何らがの手段が設けら れてｔするならば、送信されるデータの転送速度は送信ごとに変化しても良い。

典型的には、後続するデータの転送速度を指示するパイロットトーンをデータメ ツセージに先行させ、受信局はそのパイロットトーンを使用して、その受信クロ ックを近似周波数に設定することができ、それにより、データ送信が始まったな らば、後続する位相同期を実行させることができる。

分散形マルチチャネルンステムを相互接続するには並列バスは理想的であるが、 ２地点間接続に際しては、特に距離が伸びるに従って、光ファイバの使用が望ま しい。光ファイバは、光がその光ファイバに沿って進むべく拘束されるように形 成された繊Ｉｆ（たとえば、ガラス又はプラスチック）である。信号の伝送は、 ファイバに結合する発光ダイオード（ＬＥＤ）又は小型レーザーのバフ−を変調 することによって実行される。ＬＥＤとは反吋の側の端部にあるフォトトランジ スタは受取った光を変換して、最終的な信号処理のための電気信号に戻す。

光ファイバは電気ケーブルと比べて数多くの利点を有する。光ファイバは電磁干 渉を発生もせず、受けやすくもなく、光ファイバは絶縁体であるので、接地ルー プは起こりえない、これに対し、電電ケーブルは望ましくない無線周波数信号を 発生するおそれがある。

現在、数多（の光フアイバシステムが利用可能である。５ｈａｒｐ　Ｃｏｒｐｏ ｒａｔｉｏｎが！１ｆｆｉしている光フアイバシステムの１つは送信器と、受信 器とから構成されており、それらは共に５ボルト電源で動作し、論理レベルを介 して接続を成立させる。送信器は、論理人力がハイであるときにＬＥＤをターン オンすることによって動作し、受信器は、相互接続ケーブルの他端部で十分な光 を受取ったときに論理ハイ出力を発生する。

受信器はフォトダイオードからＬＥＤ信号をピックアップし、増幅しなければな らないので、非常に高い利得を使用しなければならなず、信号を交流結合しなけ ればならない。その結果、受（３姦の出力は送＜、ｔｉにおける論理レベルの複 製となるが、受信器を適正に機能させるために、ＬＥＤは高速で交互にオン、オ フしなければならない。１００ｋＨｚという最小必要信号速度条件はまれなこと ではない。

さらに、Ｔｄｌｈ（送信器のターンオンから受信器の出方がハイになるまでのｉ ｌ延時間）はＴｄｈｌ（送信器のターンオフから受信器の出力がローになるまで の遅延時間）とは異なる。各々が２４ビツトのデジタル情報から構成されている ８つのチャネルが１本の光フアイバケーブルを介して伝送されると仮定する。全 てのビットがＯであると、ＬＥＤは交互にオン、オフせず、そのために、受信器 が誤動作してしまうであろうと思われるので、それら１９２ビツトの情報を単純 に工／ドッーエンドで送信することや、送信器へ送信することは不可能である。

また、長いビットのストリングが同一の極性であれば、受信論理は、その間−の 極性のビットかい（っ通過したかを知る方法を全くもたないことになる。そこで 、データを正確に搬送するためには、データ伝送速度に関する手かがりを受信論 理に与えるための何らかのクロック情報（データパターンの規則的な変化）がデ ータストリームの中に存在していなければならない。

以上の説明においては、ノンリターンツーゼロ反転（ＮＲＺＩ）符号化を適用す るものと理解する。ＮＲＺ［においては、送信されるデータはチャネル内部での 一方の２進条１１から他方の２道条イ１への遷移によって表現され、そのような 遷移をｒＮ送信とする。ところが、遷移を伴なわない期間は送信すべきデータシ ーケンスを等価に表現するときもあり、表現しないときもある。データｌとデー タＯのシーケンスである送信すべきデータは、送信に先立って、変調コードを介 して変換される。受信側では、受信した遷移のシーケンスを受信側デコーダによ り元の１と０のデータのシーケンスへとｔｌｔ’？する。

変調符号化の主な目的、適切な送信クロック情報を提供することである。適切な 変調符号化方式は、Ｏ又は１のデータの連続ストリームを、受信クロックで送信 クロックの位相を正確に推論できるような十分な（チャネル１の）遷移を含むチ ャネルパターンによって表現させる方式である。

標ｆ化変調コードを受信するためのい（つかの技法を利用できる。たとえば、デ ジタルデータを搬送するために一般に使用されているのはＦＭ符号化である。

ＦＭｆ、１１方式においては、２つの送信クロックサイクルを使用して、逐次送 信される各データビットを表現する。データｒＮは２回のチャネル遷移によって 表現され（２つのチャネル「ｌ」）、また、データ「０」は１回のチャネル遷移 によって表現される（１つのチャネル「ｌ」）。

ＦＭ符号化の場合、受信器は、各送信クロック周期の間に１回ずつ２回の遷移に よって表現される単一のデータ「１」の受信により、正しい受信クロック周波数 を演鐸することができる。ところが、データメツセージが偶然にＯのデータしか 含んでいない場合には、送信クロック周波数を知らない受信器は、元のクロック 周波数の−９の−で、メツセージが正しくデータ「０」のストリームであったの か、あるいは、不正確にｒＮの（−９の−の長さの）ストリームであったのかを 知ることはできない。

データを事前に定義した長さの複数のブロックにあらかじめグループ分けし、且 つ各ブロックに長い０のストリングを付随させるなど、クロック周波数を定義さ せるのに十分な余分のビットを使用し、各々のデータブロックの始まりを指示す るために独自の同期パターンを追加するならば、ＦＭを使用して、あいまいさな くメツセージを通信すると共に、クロック同期を達成することは可能であろう。

そのような同期パターンはチャネル遷移を伴ゎな（１２つ以上のクロックから成 る周期から構成されていても良く、これは、通常、実データに関わるＦＭ符号化 規則に違反することになるであろう。

このようなシステムでは、各々のデータビットを通信するために３つ以上のクロ ック同期が要求され、その結果、チャネル帯域幅を広くすることが必要になるの で、きわめて不効率であるという欠陥を生じるであろう。受信した遷移にビット ジッタが存在すると、正しい受信クロック周波数の正確な確定は非常に難しくな るであろう。正しい受信クロック周波数をさらに正確に定義するために、メツセ ージに付随する０の数を増やすことにより、そのようなビットジッタの問題を軽 減できるが、送信されるデータと、要求されるチャネル帯域幅との関係に関して 、方式の効率がより一層低下するという結果を招く。

５ＤＩＦ−２（ソニーデジタルインタフェースフォーマット）、ＰＤ（プロデジ ）フナ−マット及びＡＥＳ／ＥＢＵインタフェースは、全て、レコーダがらレコ ーダへのオーディオデジタルデータの伝送を可能にする。ＳＤ　Ｉ　Ｆ−２とＰ Ｄフォーマットはデータ信号中にクロック情報を含んでおらず、同期を得るため に装置間に別個の接続を必要とする。ＡＥＳ／ＥＢＵインタフェースは単一の直 列イノタフエースを介して自己クロッキングし且つ自己同期するが、３．０７２ ＭＨｚのビット速度及び４８ｋＨｚのサンプル速度に対して２チヤネルしか伝送 しないように設計されている。加えて、ＡＥＳ／ＥＢＵインタフェースはＦＭチ ャネルコードを使用し、このコードはオーバヘプトが高く（５０％）、単一のツ イストペア線を介して伝送するように設計されている。

２つ以上の装置の間で、別個の同期チャネル、すなわち、接続を成立させる必要 なく、３チヤネル以上のデジタルオーディオ情報を送信することが可能であるの が望ましい。さらに、データ効率の高い自己クロッキング、自己同期形インタフ ェースフォーマットに広範囲のサンプリング速度で同期させることが可能である のが好ましい。

本発明は、送信側（マスク）デジタルオーディオチーブレコーダと、複数ノ受信 側（スレーブ）録音装置との間で複数チャネルのデジタルオーディオ情報を逐次 搬送するデジタルオーディオインタフェースを自損している。本発明の回路は、 ３段階プロセスを使用して、何の明示すンプリング情報の援助もなくスレーブＶ ＣＯを逐次デジタルデータストリームの送信速度に「ロックオン」させることが できる。インタフェースプロトコルは、複数の録音装置の同期動作を含めたあら ゆるＦｌ類のデジタルオーディオの適用用途に適応しうるものである。

ここでは、送信局のデータ転送速度の事前の知識なしにデジタルデータを通信す るための、送（５データパターンのフォーマットに埋込まれた独自の同期パター ンにより構成される単純な手段を説明する。また、受信局がその独自の同期パタ ーンから、無限の送信データ転送速度範囲にわたつて厳密な送信周波数及び位相 を推論できるようにする手段をも説明する。

本発明は新規なチャネル符号化方式を説明すると共に、チャネルの受信側で正し い送信クロックの周波数と位相の推論を可能にする、そのチャネル符号化に対す る新規な復号方式を説明する。さらに、本発明によれば、妥肖な小さい通信チャ ネル帯域幅を経て高いデータ転送速度での通信が可能になる。

一実施例では、１９２ビツトのデータを２５６個の送信クロックを伴なって１つ のグループとして送信し、それにより、１つのデータ「フレーム」を構成する。

データはそれぞれ１６ビツト曹子化から成る１２のオーディオチャネルを表現す るか、あるいは、それと等価の、それぞれ２４ビツトの８つのチャネルを表現す ることができるであろう。もしくは、８ビツトオーデイオ（音声チャネル又はデ ータバイト）の２４のチャネルを送信可能であろう。

変調コードと、一体の同期パターンは次のようにして展開してゆく。１９２個の データビットを４ビツトずつの４８のビット群に分割し、各ビット群の終端に２ 進値「１」を追加する。それらのピッ）Ｉｆｆを一度にｌｌｉずつ、逐次送信す るのであるが、その場合、データｌはチャネル遷移によってそれぞれ表現され、 データＯは（ＮＲＺＩ方式によって）遷移の欠如によって表現される。このデー タの送信は、１つのデータフレームに割当てられている２５６のチャネルクロッ クのうち２４０を消費する。その後に、１０個のＯ（同期パターン）を送信し、 続いてｌ（同期周期終了子）と、４つのユーザビットと、シーケンスの終了をマ ークする最後の１とを送信する。ユーザビットは送信されるチャネルの数を定義 するために使用されても良い。データフレームの繰返しは頻繁であり且つ連続し ているので、単一のユーザビット位置を使用して、フレームごとに１つのビット を表現しつつ、逐次ビットストリームを通信することができる。

本発明のインタフェースプロトコルは、デジタルオーディオデータのｒフレーム 」をセフトアブブする。各フレームは同期語と、４つのユーザビットと、２４と １トデータずつの８つのチャネルを含む。フレームは、１ｏ＠の連続する０から 構成される１０ビブト同Ｅｌ！！１によって始まる。同期語の後には４つのユー ザビットがあり、その後に８本２４個のデジタルオーディオサンプルビット（１ ９２ビツト）が続いている。データフレーム中、４つのユーザビット又はサンプ ルビットから成る各ビット群の前後には、常に論理値「１」であるビットがある 。このクロッキング情報は、データフレームの４ビツトおきに少なくとも１つの 「１」が確実に現われることを保証する。このインタフェースプロトコルによれ ば、スレーブ録音ｖｔｒ１１のＶＣＯは明示すンプル速度情報の必要な（データ ストリームのサンプル速度に「ロック」することができる。

各受信装置のＶＣＯのデータストリームのサンプル速度への同期は、３つの段階 を経て実行される。段階ｌは「粗」制御である。カウンタはフレームご七にデー タストリームの中で受信された連続するＯの最大数をカウントして、ｌＯビブト 同期語フィールドの位置を指定する。１２個以上の連続する０がカウントされれ ば、各受信装置のＶＣＯの周波数を減少させる。７個未満の連続する０がカウン トされれば、各受信装置の周波数を増加させる。８個から１１個までの連続する Ｏがカウントされた場合には、ＶＣＯは段階！の限界内にあると考え、Ｖｃ。

のＭａｌは段階２へ移行する。

段階２は、各受信装置が同期語の出現ごとに２５６個のクロックを検出するよう に各受信装置のｖＣＯの周波数を調整する「精密」制御である。カウンタは同期 語から次に連続する同期語までのｖＣｏクロブクをカウントする。同期語ごとに ２５８ａ以上のクロックがカウントされれば、ＶＣＯの周波数を減少させる。同 期語ごとに２５４個未満のクロックがカウントされれば、■ｃｏの周波数を増加 させる。同期語ごとに２５５個から２５７個ののクロックｈ（カウントされた場 合には、ＶＣＯは段Ｍ２の限界内にあると考え、ＶＣＯの制御シよ段階３へ移（ テする。

段階３は各受信装置のｖＣＯの位相を制御する。（ｆｆｌ相検ｔ１３１−Ｖｃｏ クロフクの位相をデータストリームの位相と比較する。位置１検（１１ｎの口３ ブＪ＋よ、各受信装置のｖＣＯの位相がデータストリームの位相↓と先看テして ＋１）る力）又１よそれにより遅れているかを指示し、それに従って、各受信装 置のＶＣＯの位相を調整する。

本発明は、各受信装置のＶＣＯの周波数と６γＭ＋を修正するために使用される 電荷ポンプを駆動する２つの論理出力を（３つの段階の１１１）Ｊζこ基づｂｌ て）発生する回路を含む。イノタフエースプロトコル書こよれｌざ、受（３装ｒ ｎ−広０データサンプル速度範囲にわたってデータストリームｂｔらクロッキン グ（３号を取出すことｂ（で図面の？［ｌ！ 図１は、本発明を使用して編成した単一のデータフレームを示す。

図２Ａ及び図２Ｂは、単純なブリツブフロツブ（ｑ相検ｉｌｉ　２ｇの構造と動 作を示す。

図３は、本発明の◆ｆましい実施例で使用するためのＶＣＯを示す。

図４は、本発明の奸ましい実施例で使用するための電荷ポンプを示す。

図５は、図３のＶＣＯの期待周波数と電圧の関係のグラフを示す。

図６は、本発明の好ましい実施例の動作を示すフローチャートである。

図７は、本発明の好ましい実施例を実現するための１つのシステムのブロック線 図を示す。

好ましい実施例の詳細な説明 本発明の好まい実施例を説明する。好ましく′１実施例Ｉ！、２４ビツトずつの デジタルオーディオデータから成る８つのチャネルを同報通信する方法及び装置 を論じている。以下の説明中、本発明をより徹底して３ｇ明するためεこ、チャ ネル数、チャネルごとのと７ト数、光〕１イノくケーブル布線などの数多くの特 定の細部に説明する。しかしながら、それらの特定の細部を伴なわずとも本発明 を実施しうることは当業者には明白であろう。また、月曜の場合薯こｌよ、本発 明をあ１１１ま℃）にしないように、周知の特徴について詳細に説明しな力’う た。

好ましい実施例のデジタルオーディオデータｉ！　２５６ビツトフオーマツトを もって同報通信される。各ビットを符号化し、公称１２．２８８ＭＨｚクロック のｔ」−かり端で、論理レベルの遷移（Ｏボルトから５ボルト又は５ボルトから ０ボルト）の存在又は欠如によってビットの値を確定する。論理レベルの遷移は ビット＃［１として解釈され、一方、遷移なしはビット値Ｏとして解釈される。

オーディオデータは体ＩＩ：、又は間隙なしに連続して送信されるので、本発明 は、データフォーマットの中に、各データシーケンス（サンプル）の始まりを識 別するための手段を含むので、受信器は複数の興なるビットの各々の意味を確定 することができる。この「同期」パターンは明確に識別され、想定しうる全ての データパターンから明確に区別できる。

デジタル人力データは、１０個の０から構成されているＩＯビット同期パターン をもって始まる。ＮＲＺＩ符号化を使用すると、同期語は１０回のクロック周期 にわたってデータ遷移が存在しないことによって表現される。その後に続くデー タビットは４つのユーザビットと、２４ビツトずつのサンプルから成る８つのチ ャネル（１９２ビツト）とから構成されている。それらのデータビットは、デー タビット４つおきにビット値１かび在するように変調されこれにより、データに ４８ビツトが追加されることになる。その結果は１０個の同期ビットを２４６個 の符号化データビットに加えたものになる。

好ましい実施例においては、２４ビツトずつのデータから成る８つのチャネルを 送信するので、合わせて１９２ビツトとなる。デジタルシステムを駆動するのに 都合の良い方法の１つは、何らかの整数値をｎとするとき、２進ｎビブトカウノ タにより除算されるクロックを使用する。デジタルプロセスは、カウンタがロー ルオーバするたびに発生する信号に基づいて動作する。従って、２つの累乗に等 しいビット総数を含む１つの「フレーム」を作成するために、１９２ビツトのデ ータに十分な追加ビットを付加することが有利である。それらの追加ビットはク ロック情報と、同期パターンとから構成されて〜する。好ましい実施例では、１ ９２のデータビットに６４個の追加ビットを追加して、２５６個のチャネルビッ トから構成される１サンプルを生成する。これにより、デジタル論理において８ ビツトカウンタ（２’　＝２５８）を使用でき、好都合である。言うまでもなく 、本発明の範囲から逸脱せずにデータビットに任意の数の追加ビットを追加でき る。

図１は、本発Ｉｌｌを使用して編成した１フレ一ム分のデータを示す。フレーム ！０１は２５６ビツトのデジタル情報から構成されている。各々のビットは論理 値ｌには論理ｌＩＩ′１０のいずれかである。第１のビット（ビット０）と、そ の後の４つおきのビットは論理植里である。それらのクロッキングビット１０５ は受信論理に対するｌ＋、’ｌｌｉ＋Ｉ　１の道しるべとして働く。ビット０と とット５との間には４つのユーザビフ）　１０３があり、それらのユーザビット は、たとえば、時間コード、音声データ又は制御↑吉報を提供するために使用さ れても良い。ビット５からビット２４５までの間には、５番口ごとのビットを玲 いて、４つずつのデジタルデータビノト１０４がある。データビット＋０４は、 チャネルごとに２４ビツト電子化を１１′なって、８チヤネルの情＋Ｖ（チャネ ル０から７）を表わしている。データフレー１．　Ｉ　Ｏ＋の最後の１０ビツト であるビット２４６がら２５５は同期パターン＋０２の＋、ｌ／川である。好ま しい実施例では、同期パターン１０２は１０個の連続する論理６１１ＩＯから構 成されている。次のデータフレーム＋０１のビットｏは論理ｉｔ／１１をもって 同期パター７の１０個の連続する０を終ｒさせるので、同期パターンｌ’４１゛ ビ・Ｉトと叶ばれる。

木Ｒ１１のインタフェースプロトコルは、ＡＥＳが推奨している３２ｋＨｚ、４ ４、ＩｋＨｚ及び４８ｋＨｚの３つのサンプリング周波数を含めたどのようなサ ンプリング周波数と組合せても使用可能である。各サンプル周期が２５６個のチ ャネルビットを含んでいる場合、毎秒４８ｋｌ＄ｉＪのサンプルは１２．２８８ ＭＨｚの伝送りロックを発生させる。全てのデータビットが１であるならば、そ の結果、ユイ９．器で発生する最大周波数は６．１４４ＭＨｚ方形波になるであ ろう。光フｒイバケーブルにおけるＴｄｈｌとＴｄｌｈは等しくないこともあり 、また、ｌと１　（データ）の間にいくつかのＯが存在していても良いので、ｌ と１の間の時間周期が伝送りロック周期の厳密な倍数ではないようなパターンを 受信することはＩＩＪ能である。これによって、特に、データ転送速度が高いと きには、受イ５器で混乱を引起こすおそれがあり、その場合、クロック周期は遅 延時間の差に近づいてゆく。５ｈａｒｐの先ファイバ送信器／受（、ｉ２ｉ！対 については、最大クロック速１１は約２０ＭＨｚである。島速でクロッキングさ れるデータパターンの中には、６１Ｆ　に、度をもって読取るのが困難になるも のもある。

データを適正に受信するためには、受信器論理は入力データ転送速度と同期させ ることができるクロック発振器を含むべきである。このクロックは、光学受信器 からデータを受信するシフトレジスタを駆動するために使用される。最前のクロ 、クパルス以後に光学受信器で遷移があったならば、論理値ｌを入力し、遷移が なければ、論理値０を入力する。（１）発振器を同期すること、（２）シフトレ ジスタを始動すること、及び（３）変調方式における余分の１を除去することを 目的として、システムに論理を適用できる。

アナログ媒体を介してデータを搬送する変復調装置やディスクドライブにおいて は、データ転送速度を受信時間に先立って確定することになり、ｖｃｏを受信周 波数に近い周波数に設定しｕつ位相同期（周波数ロックを示唆して０る）が実行 されるまでフェーズロックループにｖｃｏを調整させるのは相当に単純なことで ある。受信周波数がわかっていないとき、従来の７エーズロツクループはＶＣＯ を送信クロック周波数の有理数倍（３７４倍又は５７３倍）に無理に不正確にロ ックさせてしまうことがありうる。

好ましい実施例では、本発明は広いサンプル速度範囲にわたってデータを受信す る。そのため、従来通りの位相ロック技法や同期技法を使用することはできない 。そうではなく、伝送されるデータはデータストリームの中に挿入されるデータ であるが、データビット自体はｌ又は０のいずれがでありうる。受信クロックを 同期する位相検出器は、チャネルの遷移により表現されるデータｌの受信時に位 相！！！４差を確定する。受信クロックは相当に一定した速度で動作するので、 遷移が起こらないＯが存在するという状況で機能すること力呵能である。許容さ れる最長のＯのストリングの終了時に、ｖｃｏはある限度の中で依然として正確 である。

単純な位相検出器の１つはフリップフロップである。図２八及び図２Ｂは、単純 なフリップフロップ位相検出器の構造と動作を示す。図２Ａでは、光学伝送シス テムからのチャネル情報０ＰＴＯＯＵＴをゲート２０２でフリップフロップ２０ ３の非反転出力と排他的論理和演算する。フリップフロップ２０３はＸＯＲゲー ト２０２の出力（ＸＯＲ０ＵＴ）によりクロッキングされる。フリップフロップ ２０３の反転出力端子はそのデータ入力端子に接続している。ＸＯＲゲート２０ ２はパルス発生器として動作し、フリップフロップ２０１をクロッキングするた めに使用される。ＶＣＯの出力端子（ＶＣＯ０ＵＴ）はフリップフロップ２０＋ のデータ入力端子に結合している。位相検出器の出力はフリップフロップ２０１ の非反転出力端子（ＦＬＯＰ　０ＵＴ）から取出されるや図２（Ｂ）は、位相検 出器の動作を示す。ＸＯＲゲート２０２は遷移を受信するたびに短い＋Ｅパルス を出力する。受信側ｖＣＯはフリップフロップ２０＋のデータ入力端子に結合し ている。そこで、フリップフロップ２０１はｖＣＯの位相が０ＰＴＯＯＵＴにお けるチャネル遷移の位置の先にあるか又は後にあるかを指示する。

ＸＯＲゲー１−２０２の出力とＶＣＯの出力の立」二かり端は、それらが信号中 の作息味遷移が起こりうる時点であることに注意を喚起する印として矢印によっ て指示されている。ＶＣＯの立」二かり端はビットセル２０５の境界と一致して おり、それらの境界の内側でのどのようなチャネル遷移もそのｖＣＯサイクルに おいてはｌと解釈される。遷移の欠如はＯを指示する。伝送遅延が常に一定であ るならば、受信したビットはビットセル２０５の中心に当たるのであるが、立上 がりと立ドがりの時間、あるいは異常なデータパターンに起因する遅延の変化に よって、受（スしたビットはビットセルカウンタのいずれかの側へ幾分かずれる 。過剰なビットシフト（ジッタ）はビットをビットセルの境界の外へ追いやり、 受信誤差をもたらしかねない。

ＸＯＲゲート２０２はフリップフロップ２０１をクロッキングし、フリップフロ ップ２０１の出力はクロック位相誤差を指示する。クロックの立下がり端は、人 力する遷移の中心の両側で、均等に離間したビットセル境界を規定する。ブリッ プフロップ２０１の出力端子をｖＣＯに接続すると、受信システムはＶＣＯを０ ＰＴＯＯＵＴのチャネル遷移との間で、チャネル遷移がクロックの立下がり端と 一致するような位相関係に強制的に置こうとする。

典型的なフリップフロップの出力電圧は０から５ボルトである。入力電圧を２゜ ５Ｖとして、ｖＣＯを正しい周波数で動作するように設定すると、フリップフロ ップ２０１はランダムパターンを描いて交互にハイとローになり、その平均電圧 は２．５ｖである。ＶＣＯに別の平均電圧が印加されれば、ＶＣＯは必然的に異 なる平均周波数となり、それは位相同期を失なったことを示唆する。

ＶＣＯが５ｖ入力をもって１０％高すぎる速度で動作し、また、０■入力をもっ て１０％遅すぎる速度で動作する場合には、入力電圧として２゜５Ｖを使用する ならば、ｖＣＯは正しい周波数の＋１０％又は−１０％のいずれかで交互に動作 することになり、その平均が正しい周波数となる。発振器の周波数は絶えず変化 しているので、送信クロックに対するその位相も絶えず変化している。ビットセ ルの境界はクロックによって規定されるため、それらの境界も絶えず変化しくク ロックジッタ）、その平均が正しい位相をもつのである。

受信側クロックの位相が１クロツクサイクルの１／２だけドリフトすれば、クロ ックの立上がり端は受信する遷移の中心と一致し、受信データはジッタに関わる 余裕をもたない、、シフタの余裕がないと、信頼性をもってデータを受信するこ 七は不可能である。データを信頼しうるちのにすべき場合には、最大許容シフタ はデータとクロックの双方に灯して１クロック周期の１７２を超えることができ ない。ノックの最大の余裕を得るためには、クロックをごく安定させるべきであ る。

クロックの位相が１０％速すぎる速度又は１０％遅すぎる速度で推移している場 合、１０回のクロックサイクルの中で１クロツクサイクル分の位相変化を経過す ることになる。この場合に、インタフェースプロトコルが５つの連続するＯを許 容するならば、クロック位相は次のチャネル遷移が期待される時点まで、二分の 一サイクルだけオフ状態となりつるであろう。フリップフロップ２０１は５つの クロックなしビット周期に先立つ遷移によってとりつる２つの状態のうち一方に 設定され、ＶＣＯを制御しつつ、次の遷移が受信されるまでこの状態を維持する 。

５つの連続する０を許容するインタフェースプロトコルにおいては、ジッタの問 題を回避するために、ｖＣＯをはるかに狭い範囲に限定しなければならない。

周波数変調（ＦＭ）のようにデータビット相互間で１つのＯが許容される場合に は、フリップフロップが影響を受けないままでありうる総則間はクロック周期ま る２回分である。ＦＭ符号化を使用するとき、クロックの位相が１０％速すぎる 速度又は１０％遅すぎる速度で推移すると、最大クロックジッタは１つのビット セルの＋／−２０％である。１つのビットセルの＋／−５０％は障害を表わすの で、＋／−２０％はＦＭコードの受信に関わる■ＣＯ仕様としては許容しうるも のであろう。ディスクドライブの場合、駆動モータの速度はデータを失なわずに 、多くとも数パーセントしか変化（受信データ転送速度の変化）しない。

１つのコードの中の連続するＯの最大数をそのコードのランレングスと〜１い、 ＦＭではこれはｌに等しい。本発明の好ましい実施例におり１では、ランレング スは４である。言いかえると、４ビツトのデータを意図的に配置したｌによって 隔離して、最大ランレングスを制限すると共に、クロック速度を提供する。１９ ２ビツトのデータを４ビツトずつの４８のビット群にグループ分けする。図■に 示すように、各々の４ビツト訂の始めに１を追加して、５ビツトずつの４８のビ ット群を形成する。これで、合わせて２４０ビツトとなる。フレームごとに許容 されている２５６のビットのうち、余分の１６ビツトは特別のユーザービット及 び同期パターンとして残されている。

１６ビツトのスペースは定義同期周期１０２（定義された長さはクロブク周波数 制御を補助する）と、最終的には制御情報、音声データ、又は時間コードを搬送 すると思われるユーザビット＋０３とを含む。好ましい実施例では、それらのユ ーザビットは１６ビツトスペースの初めの６つの位置を占め、（前と後に１を置 いた状態で）１０ビツトの同期周期を残す。

杆ましい実施例では、受信側■ＣＯは３２ｋＨｚから６４ｋＨｚの範囲のサンプ ル速度でデータにロックオンし且つデータを受信することができる。フレームご とのビット数が２５６であるとき、これは８．１９２ＭＨｚから１６．３８４Ｍ Ｈｚのチャネルクロック周波数に相当する。従って、好ましい実施例を使用すれ ば、光学系に要求される１ｏｏｋＨｚという最小信号速度条件は満たされるので ある。

好ましい実施例のインタフェースを最初に送信装置と受信装置との間に接続する とき、受信ｍＶＣＯは人力して来るデータパターンに対して周波数と位相の双方 で直ちに調整を実行することができなければならない。サンプル速度に関する情 報を提供するあいまいでない同期パターンの１つは、同期パターンエリア内の多 数の０から成る長ランレングス違反である。好ましい実施例においては、ｌＯビ ット同期語は１０個の連続する０から構成されている。

現在、利用できるＶＣＯは数多くある。きわめて安定しているＶＣＯの１つはバ ラクタ同期ダイオードと、インダクタとを利用する。この相対的に単純な発振器 回路は、２０ＭＨｚを越える周波数で５０％のデエーテイサイクルの出力を発生 する。図３は、本発明の好ましい実施例において使用するためのｖＣＯを示す。

コンデンサＣ１はＶＣＯの入力端子と接地点との間に結合している。バラクタ同 調ダイオードＴＤＩの第１の端子はｖＣＯの入力端子に結合し、他方の端子はコ ンデンサ０２及びＣ３の第１の端子と、インダクタＬｌの第１の端子とに結合し ている。インダクタＬ１の第２の端子は接地点に結合している。コンデンサＣ２ の第２の端子は抵抗ｎＲ１の第１の端子と、インバータ３０１及び３０２から構 成されるＨＣＵＯ４の入力端子とに結合している。コンデンサＣ３の第２の端子 は抵抗器Ｒ３の第１の端子に結合している。抵抗ｎＲ３の第２の端子はＨＣＵＯ ４の出力端子と、抵抗器Ｒ２の第２の端子と、直列インバータ３０３の入力端子 とに結合している。抵抗器Ｒ１の第２の端子はインバータ３０１の出力端子と、 コンデンサＣ５の第１の端子とに結合している。コンデンサＣ５の第２の端子は インバータ３０２の入力端子と、抵抗ｆｉＲ２の第１の端子とに結合して＋１す る。図３のＶＣＯの出力は直列インバータ３０３の出力端子から取出される。

同調ダイオードの中には、およそ１６対ｌの範囲のキャパシタンスを有するもの もある。そのような同調デバイスの１つであるＭｏｔｏｒｏｌａ　ＭＶＡＭＩＯ ８は、ｌポルトで約５００ｐｆのキャパシタンスを示す。回路の周波数はキャパ シタンスの平方根に反比例するので、そのような発振器の周波数の周波数範囲は 多（とも４対ｌである。

電源■Ｓは抵抗器Ｒ４を介してコンデンサＣ４の第１の端子と、インバータ３０ １及び３０２とに結合している。コンデンサＣ４の第２の端子は接地点に結合し ている。ＨＣＵＯ４はその線形モードで動作されて、相当に大きな供給電源を要 求するので、電源と直列である抵抗器Ｒ４は引出しつる電流を制限する。好まし い実施例では、ｖＣＯ回路の中の全てのコンデンサはセラミック部品又はモノリ シブク部品である。帰還コンデンサＣ３と抵抗器Ｒ３は、制御電圧の範囲全体（ 約ＩＶ）にわたって、インダクタの最上位置で一定のＲＦ電圧が得られるように 調整される。インダクタは、５０以上の範囲のＱ値をもつ抵抗器に似た部品であ るべきである。

図３のＶＣＯは約４対１の周波数範囲を有する。ＶＣＯを制御するために図２の フリップフロップ位相検出器を使用する場合には、ＶＣＯの位相ζよりイクルを 経過するたびに変化し、４対ｌの周波数範囲を得るために要求されるＯｈｔら８ ボルトの全てを供給するために、０から５ボルトの出力範囲をもつ位相検出器を 使１１けることが可能である。さらに、ＶＣＯの入力側のノ（イノぐスコンデン サＣＩ（動作のために必要である）は、フリップフロップ２０１に対する相当に 大きな負荷を提示する。

好ましい実施例では、Ｃ３＝１０ｐｆ、Ｃ２＝２２ｐｆ、Ｃ３＝ＩＯｐｆ。

Ｃ４＝Ｏ，ｌμｆ、　Ｃ３＝１０ｐｆ、　Ｌ１＝６８０ｎＨ，Ｒ１＝Ｒ２＝１０ ０にΩ、Ｒ３＝３．３にΩ及びＲ４＝２０Ωとなっている。言うまでもなく、こ れらの値は便宜上の例にあたえられたものである。本発明の趣旨から逸脱せず（ こ本発明と共に他の素子値、ある０は全く異なる可変ＶＣＯ構造さえも使用して 良ＩＩ）ことは当業者には明白であろう。

図４は、Ｏから５■の範囲にわたってＯから５ボルトの論理レベルにＶＣＯ＋こ 対し影響を及ぼさせるために汎用トランジスタと、２つのダイオードと、１対の コンデンサとを使用する電荷ポンプ回路を示す。コンデンサＣ７の第１の端子１ １入力端子Ａに結合し、コンデンサＣ７の第２の端子はダイオードＤ１の入力端 子と、ｎＷ）ランジスタＱ１のエミッタとに結合している。トランジスタＱ１の コレクタは電源■ＣＣに結合している。コンデンサＣ８の第１の端子ｉ！入力端 子Ｂに結合し、コンデンサＣ８の第２の端子はダイオードＤ２の出力端子と、ｐ 型トランジスタＱ２のエミッタとに結合している。トランジスタＱ２のコレクタ １！接地点に結合している。トランジスタＱ１及びＱ２のベースと、ダイオード ＤＩの出力端子と、ダイオードＤ２の入力端子とは、全て、電荷ポンプ回路の出 力端子並びに抵抗器Ｒ６の第１の端子に結合している。抵抗器Ｒ６の第２の端子 番よコンデンサＣ６を介して接地点に結合している。電荷ポンプ回路の出力端子 ｌよＶＣＯの入力端子に結合している。

本発明の好ましい実施例においては、Ｃ７＝Ｃ８＝３３ｐｆ、Ｃ６＝０．３３μ ｆ及びＲ６＝１００Ωとなって埴る。

回路は２つの論理入力端子をイ１する。入力端子Ａは制ｍ電圧を高くする（ＶＣ Ｏ周′ＩｆＬ数を増加させる）ために短い１の５ｖパルスを受信し、入力端子Ｂ は制御を月をドげる（ＶＣＯ周波数を減少させる）ために短い口の５■パルスを 受信する。

同調ダイオードの漏れ電流は少ない。制御電圧はバイパスコンデンサＣＩに蓄積 され、コンデンサと、トランジスタと、ダイオードの電荷ボンピング作用によっ て変更される。回路の動作を理解するために、コンデンサＣＩの電圧は４ポルト であると想定する。入力端子Ａは通常はローであり、コンデンサＣ７の両端間電 圧は約４ボルトである。入力端子Ａがハイになると、コンデンサＣ７の両端間電 圧は逆極性の１ボルトに変化する。この電圧変化は、駆動回路からダイオードＤ Ｉを介してコンデンサＣＩへと供給される追加の電流を必要とし、これはコンデ ンサＣＩの電荷をわずかに加えることになる。入力端７’Ａが（おそら（は１０ ０　ｎ５ｅｃｅに）Ｐトしたときには、コンデンサＣ７の両端間電圧は元の４ｖ 値まで変化してほぼ戻る。これを実行するための電流はこの時＋資でトランジス タを介して供給され、その結果、この動作段階で発生する電流は、コンデンサＣ １に蓄積されているＴｈＲにほとんど影響を及ぼさない。

人力ＭＪ’Ａがハイになるたびに、コンデンサＣＩの電荷は少量ずつ加わってゆ き、それにより、電圧は約１２ミリボルトだけ段階的に変化する。入力端子Ｂの 動作は、極性が逆になることを除いて、入力端子Ａの動作とほぼ同一である。

回路が動作しているとき、コンデンサＣＩの電荷はＡとＢの入力端子の動作によ って変更され続けて、ＶＣＯを強制的に正しい周波数にさせる。所定のクロック 速度とデータ転送速度に対して、バラクタの漏れは少量であるにもかかわらず、 発生する充電電流はｖＣＯを制御するのに十分である場合が多い。

位相検出器の出力端子に接続している、コンデンサＣ６と直列の抵抗器Ｒ６は、 システムを安定させる。ＶＣＯにおいては位相は周波数の積分であり、且つ電荷 ポンプは本質的にはボンピングされた電荷を積分するので、ＶＣＯと電荷ポンプ の組合せは条件付きの安定をもたらす。直列の抵抗器とコンデンサはシステムを さらに安定させよようとする。

位相誤差が検出されるたびに、位相補正パルスを取出す。コンデンサＣ６がなけ れば、それら全てのパルスをコンデンサｃ１に追加した場合に、ｖｃｏの周波ｉ はステップごとに変化するであろう、ＶＣＯの位相が最終的に正しくなったとき 、周波数は全蓄積電荷によって余りにも大きくはずれてシフトされてしまってい るであろう。その結果、類似してはいるが逆極性の一連の電荷によって、逆のプ ロセスが起こるであろう。

唯一つのパルスが印加された場合、コンデンサＣＩは、当初、約１２ミリボルト により充電されるが、コンデンサｃ６は充電パルスに先立つ始動電圧にとどまる 。やがて、コンデンサＣ１へのＩ　２ｍＶの追加は一部、抵抗ｉ１！！Ｒｅを介 してコンデンサＣ６へ流１１ける（ＴＣ＝３３０ｎｓｅｃ）　、制御ｎｉ！＋＋ の最終的な変化は約３ｍＶだけであるが、制御１月が１２ｍＶをピークとしてい た期間中の（要求された方向への）移相は位相修正を加えるのに十分であるが、 長期間周波数にはわずかなｌ５胃しか及ぼさない。

図５は、バラクタのデータンートの値から計算した、期待周波数と電圧の関係を 小すグラフである。帰還キャパシタンス、結合キャパシタンス及び漂遊キャパシ タンスについて、ある程度配慮した。図５に小す通り、１ボルトがら２ボルトへ の１ボルトステツプは制御範囲のド端部における周波数の約３０％の変化相当し 、−・１３％６ボルトから７ボルトへの同じ幅のステップは−１一端部における 周波数の約１４％の変化に相当する。

それらの値をＩＰ均すると、ＶＣＯ定数は２２％／ポルトとなる。直線性を想定 すると、３ミリボルトステツプはｖＣＯ周波数を約、０６パーセ／ト変化させる 。

図３のｖＣＯと、図４の電荷ポンプとを使用してデータストリームを位相同期し 、ＨつＶＣＯの制御１１１７ｒｉ圧を１つの３ｍＶステップだけ外して設定し、 その位相が当初は１■−シかった場合には、位相が１クロック周期の許容最大の 割合である５０％だけドリフトするために、約８００回のクロックサイクルが必 要になるであろう。この技法を使用して、同期パターンとして１０個の０がら成 る長ランレングス違反を許容すると、ｖｃｏは同期パターンの終端で、Ｉクロッ クサイクルの、きわめて小さいクロックジッタの許容奢である１％を越えて外れ ることができないであろう。

当初のｖＣＯ周波敗が正しい受信クロック速度から１％外れていれば、受信側ｖ ＣＯは送信クロックに対して、位相関係が１クロツクサイクルの１７２だけ変化 するために必要とされる時間の中で２５回のｖｃｏクロブクが経過するような速 度でドリフトする。本発明を使用すると、最大ランレングスが４である場合、２ ５クロツクサイクルの間に最大で５回のチャネル遷移が受信されるであろう。

それら５回の遷移の各々にλ４して位相検出器が受信側ｖｃｏに修正パルスを印 加して、周波数をそれぞれ、０６％修正すると、０．３％の長期間周波数変化が 得られる。１％の遷移周波数変化と結合させれば、その修ＩＥは位相変化を十分 に一定にすることができるであろう（２つの周波数が同じである場合、それらの 周波数は必ずしも同　でなくとも良いが、　・定である位相関係をイｒする）。

この時点以降、ＶＣＯに送信クロックとの位相周期を実行させ、最終的には長期 間受信ＶＣＯ周波数を＋Ｅ　Ｌ、い値にさせるために、システムはさらに位相ク ロッキングパルスを供給することができる。

次に、好ましい実施例の同期パターンを認識し、Ｒつ位相検出器が制御を引継ぎ 、ＶＣＯをデータストリームに同期できるようにｖｃｏを正しい周波数の１％以 内に設定する１段を説明する。

図１に示すように、好ましい実施例の同期パターンは同期パターン終了ビットに よって終わる。ランレングス違反検出器を使用して同期パターンを検出する場合 、この第１回の「同期後」遷移はタイミングマーカとして働く。好ましい実施例 では、周波数が＋ＥＬければ、この同期後タイミングマーカは２５ＢＶＣＯサイ クルごとに１回起こる。受信側ｖｃｏをこの目的に適合するように制御するため に回路を取出すことができるが、依然として信頼しうる同期周期検出は要求され ている。

好ましい実施例の受信１１１ＶｃＯは、（生産許容差に従って）４対里を越える 潜在周波数範囲を有する。先に挙げた素子値を使用したとき、期特出カ範囲を５ ＭＨｚから２５ＭＨｚとすべきである。人力信号が３２ｋＨｚのサンプル速度（ ８，１９２ＭＨｚの送信クロック）にあり且つ受信側ｖｃｏがその上限（２５Ｍ Ｈ２，比＝３．０５　：　Ｉ）にある場合には、同期周期（０１０個、目回のク ローｌり時間周期）は３３を越える連続する０として受信され、これは受信クロ ック速度が高すぎるということを指示している。これに対し、データが６４ｋＨ ｚで送イ、ｔさｔｌ、（１６，３８４ＭＨｚ（１）送信クロック）、ｌっｖｃｏ 受信ｐｙｏフクハ５ＭＨｚで始動した（比＝３．３：ｌ）場合には、同じ１０個 の０がら成る同期パターンは約４ｖ４の連続するＯとして受信され、それは受信 クロック１，１波数が低すぎるということを指示している。

伝送されるデータは全て１であっても、全てＯであても良く、あるいは、０と１ を混合した組合せであってもＬ４いので、４ビツトずつの各ビット訂の終りにデ ータ１を導入すれば、受信側クロックが同期をＷＩ得するのにＩ・分な送信クロ ック情報が得らオｌるのである。フレーム同期周期が１０個の０がら成る場合、 受信側ケロノクが同期から外れる機会も生まれるのであるが、この周期は１分に 短く且つまれであるので、問題は起こらない。ところが、同期周期は、送信の場 合であっても複数のＯを含むメツセージをあいまいさな（識別可能であるほどに は十分に長い。

受（１，器は、最初に人力デジタルメツセージを復号しようとするとき、データ 転送速度に関する°１１　＋ｉｉｌの知識をもたず、従って、送信器のクロック 周波数又は位相に関する事１１；１の知識をもたない。受信器には電圧側御発振 器が組込まれており、受信器のＩｔｌ　＋；回路はその主用制御発振器を使用し て、データフレームの同期パターンを基ずどしで使用しつつ、受信側ｖｃｏを送 信器と周波数−位相同期状態にすることができる。

当初、送イ、−器クロックと受信側ｖＣＯの周波数は大きく異なっていることも あり・）るので、受信側■ＣＯは人力データパター７と同相ではない。この予測 不可能な１７４波数不一致の結果、フレーム同期は任意の数の受信クロック周期 に当たる工）さであるように見える。受信側■ｃｏが正しい周波数で動作してい ても、ｖｃｏは（１χ相同期状態にはなく、受信されるデータ遷移は何らかの無 作為の、予期される時間ノックを受けるため、１０個の（送信）クロック周期フ レーム同期パター７は受信器では９個だけの受信クロック又は１２個もの受信ク ロックに当たる長さをもつような現われかたをするであろう。送信クロックと受 信クロックとの位相関係は鮪作へで、Ｐｙ！Ｉ４不ｉ１能であるので、見かけの 同Ｉｇ１周期が期特長さく！０クロフク）となるまで受信側ＶＣＯを制御するこ とは困難又は不可能であろう。さらに、クロック周波数の尺度として同期周期を 使用する場合に受信クロックをどれほど１１．確に制御しうるかの度合いは余り に不十分であるので、データ遷移と受信クロ１りとの正規の位相比較を開始でき ない。受信クロックの不正確さは、’２４；ｒ側フェーズロックループの捕獲範 囲を越えてしまっているであろう。

好ましい実施例においては、受信＊ＶＣＯの周波数と位相を整列させるために、 ３つの段階を組合せて使用する。第１の段階は、第２の段階が同期パターンを認 識して、同期周期ごとに２５６クロツクという関係を成）′１．させるように、 ｖｃｏを１分に近接する周波数の中に設定しなければならない。次に、第３の段 階はＶＣＯを位相クロックしようとする。

従って、本発明のｔｒましい実施例は３つの技法を組合せて使用して、受信側Ｖ ＣＯの周波数を適１１．に整列させるのである。

１、同期周期が１０個の受信クロックという「１標に十分に近いように見え、そ の結果、同期パターンをあいまいさなく識別でき、正規のデータパターンとの混 同が起こりえないように、受信側ｖＣｏを調整する。

２、同１ＩＩＩ終１’ｆｉ＋１移間に起こる受信クロックの数がＩＩ几い数であ る２５６に１・分に近くなり、それにより、位相同期機構が１１１１！１できる ように、受イ、ｉ側ｖｃｏをＪｌ！ｆ！する。

３、受信側■ＣＯを正規の方式で位相同期する。

第１の段階では、第２の段階に同期パターンを認識させ且つ同期パターンごとに ２５６クロ１りという関係を成立させるために、受信側ｖｃＯを送信周波数に十 分に近づける。第３のステラ・ブは位相同期を試みつつ、実際にはｌクロックパ ルスを飛越しても良いので、第２の段階は同期ごとに２５５クロブクがら２５７ クロツク（２５５と２５７を含む）になったときにｖｃｏを修正するのを停止し 、第３の段階にＶＣＯの制御を引継がせるべきである。この階層は、第３の段階 が位相同期を試みたときに受信側ｖＣｏが正しい周波数の＋／−１％以内に確実 に入るように保証する。

データはビットセルウィンドウの中で相当に大キくシブタしうるので、位相同期 が実行される時点を認識するのは困難であろう。ところが、ｖｃｏが正しい周波 数の１％以内に入るように、Ｖｃｏ周波数が第２の段階の限界内にあると仮定す ると、第３の段階を使用する位相同期は必然的なものである。それに対応して、 受信側■ＣＯの周波数が段階２の限界の中に入った時点、すなわち、システムが Ｊｌ常に位相同期されそうであり、データはイ、ｊ頼しうるちのである時点を指 小するために、受信論理へ信号を送信すべきである。

好ましい実施例の２５６ビツトフレームは、どの１フレームにおいてもｌの最大 数がデータチャネルの１の含自暖に応じて２４６でありｎつｌの最小数は５０で あるようなＮ４ｉ２＋をイ１する。チャネル遷移を受信するたびに８ビツト遷移 カウンタを増分してゆくと、８ビツトカウンタがロールオーバするたびに、少な くとも１つの完全フレーム、多くとも５つの完全フレームが受信されることにな る。同様に、遷移カウンタのロールオーバから次のロールオーバまでの間にも少 なくとも１つの同期パターン、多くとも５つの同期パターンが受信される。

連続して受信される０の数をカウントするために別のカウンタが配置されており 、（受信側■ＣＯにより駆動される）、その最大カウントは設定された限界に従 ってフリップフロップをセットさせる（すなわち、連続するＯの最大数は１２、 最小数は８）。総Ｖ　ＣＯｒｉ　Ｘ：の程度と方向を指示するために、遷移カウ ンタのロールオーバ時にそれらのフリップフロップの値をレジスタにクロッキン グする６連続するＯのカウントが８に達したが、＋３には決して至っていない場 合には、ｖＣＯは段階１の限界内にあり、制御は段階２に渡る。

段階２は同期終了ビット検出器と、９ビツト■ＣＯカウンタとから構成されてい る。同期終了子検出器は、少なくとも８つのＯが進んだ後に第１の遷移を受信し たときに、１つのパルスを出力する。このパルスを受信したとき、ｖＣＯカウノ クをＪｆ価し、リセットする。ｖＣＯカウンタは、最前の同期終了ビット以後の 受信ＶＣＯ周期の数をカウントする。リセットに先立って、ＶＣＯカウンタの値 はｖＣＯが周波数ロック範囲を外れているか否かを判定する。同期終了子検出器 の出力はデータノーケンスの始まりをマークするので、受信論理においては、受 信データを使用可能な情報に変換することはａ用である。

第２の段階の検出器は、位相同期を指示するために、受信論理へ信号を出力して 、信号を少なくとも１回の遷移カウンタのロールオーバの分だけ遅延させ、段階 ３に同期を保証するための適切な時間を与える。

ｖＣＯが限界から余りに太き（外れている場合には、段階２及び３は段階１の誤 った動作を引起こす可能性があるので、それら３つの段階の優先順位では、第１ の段階が優位にあり、次に第２の段階、続いて、第３の位相ロック段階がある。

図６は、本発明の好ましい実施例の動作を示すフローチャートである。ステップ ６０１では、典型的には何らかの型のインタフェースを介して、デジタル情報を 受信装置へ送り出す。ステップ６０２で、段階型の動作が始まる。ステップ６０ ３では、インタフェース回路は、受信した、データ！で終わるＯの最大数をカウ ントする。決定ブロック６０４においては、「０は８ａより少ないか？」という 質問を尋ねる。その回答がイエスであれば、ステププロ０５でシステムは次のフ レームカウンタのロールオーバを待機し、ステップ６０６で受信側ｖｃｏの周波 数を増加させるために制御信号を送信し、ステップ６０７で連続０カウンタをリ セットし、ステップ６０２において段階１の動作を繰返す。回答がノーであれば 、決定ブロック６０８で、ｒｉ１個を越える０があるが？」という質問を提示す る。その回答がイエスであれば、システムはステップ６０９で次のフレームカウ ンタのロールオーバを待機し、ステップ６１０で受信側■ｃｏの周波数を減少さ せるために制御信号を送（、ｌＬ、ステップ６０７で１！！続０カウンタをリセ ットし、ステププロ０２において段階１の動作を繰返す。回答がノーであれば、 システムはステップ６１１で段階２の回路をイネーブルし、ステップ６１２で段 階２の動作を開始する。

スナップ６１３では、システムは同期パターンの受信がら次の受信までの間の受 信■ＣＯクロブクの数をカウントする。決定ブロック６１４においては、「クロ ックは２５５未満か？」という質問を尋ねる。その回答がイエスであれば、ステ ップ６１５でｖＣＯカウンタをリセットし、ステップ６１６では受信側ｖｃ。

の周波数を増加させるために制御信号を送信する。回答がノーであれば、決定ブ ロック６１７において、「ブロックは２５７を越えるが？」という質問を提示す る。その＋６１答がイエスであれば、ステップ６１８でｖｃｏカウンタをリセッ トし、ステップ６０９では受信側■ＣＯの周波数を減少させるために制御信号を 送信する。回答がノーであれば、システムはステップ６２０で段階３の動作に入 る。

決定ブロック６２１においては、「段階１の限界内にあるが？」という質問を尋 ねる。フレームカウンタのロールオーバごとに受信される連続する０の最大数が 段階１の動作の許容しろる限界を外れている（く８又は）１１）ならば、ステッ プ６０２で制御は段階１に戻る。連続する０の数が依然として段階１の限界の中 にあれば（〉７及び＜１２）、システムは決定ブロック６２３において、次の質 問である「段階２の限界内にあるか？」を尋ねる。同期パターンの発生ごとに受 信されるＶＣＯクロックの数が段階２の動作の許容しつる限界を外れている（〈 ２５５又は＞２５７）ならば、ステップ６１２で制御は段階２に戻る。ｖＣＯク ロックの数が依然として段ｗｔ２の動作の許容しうる限界の中にあれば、（〉２ ５４及び＜２５８）、制御はステップ６２５へと移行する。

ステップ６２５では、受信側ｖＣＯの位相をデジタルデータ信号の位相と比較す る。決定ブロック６２６においては、「ｖＣＯの位相は遅れているか？」という 質問を提示する。その回答がイエスであれば、ステップ６２７で、ｖＣＯの位相 を増加させるために受信側■ＣＯの入力端子へ制御パルスを送信し、動作はステ １プロ２０で継続する。回答がノーであれば、決定ブロック６２８において「ｖ ＣＯの位相は先行しているか？」という質問を尋ねる。その回答がイエスであれ ば、ステップ６２９で、■ｃｏの位相を減少させるために受信側■ＣＯの入力端 子へ制御パルスを送信し、動作はステププロ２０で継続する。回答がノーであれ ば、システムは、ステップ６３０で、位相同期が実行されたことを指示する信号 を送信し、制御はステップ６２０へ移行して、位相同期動作を維持する。

本発明の紅ましい実施例を実行するための１つのシステムのブロック線図を図７ に示す。デジタルデータ信号７１２はパルス発生６７０１の入力端子に接続する 。パルス発生器７０１はインタフェース伝送システムからＮＲＺＩデジタルデー タ信号を受信し、信号７１２の遷移を検出するたびに１つのパルスを出力する、 ＜ルス発生器７０１の出力端子はフレーム検出器７０２と、データセパレータ７ ０３と、位相検出器７０４とに結合している。フレーム検出器７０２はデータ信 号７１２における遷移の回数を監視し、２５６回の遷移が起こるたびに信号を出 力する。データセパレータ７０３はパルス出カフ１４を受信し、クロッキング情 報を優先順位セレクタ７０５により使用するための論理レベルに変換しつつ、デ ータ情報をクロッキング情報から分離する。位相検出器７０４はパルス出カフＩ ４の位相をＶＣＯＣ刃出１３の位相と比較し、■ｃｏ出カフ１３の位相が先行し ているのか又は遅れているのかを指示する信号を出力する。

優先順位セレクタ７０５はフレーム検出器７０２及びデータセパレータ７０３と 、データ論理７０６及び■ＣＯ出力端？７１３とに結合している。優先順位セレ クタ７０５は、受信側ＶＣＯ７０８が段階１の限界内にあるか又は段ＩＦ−２の 限界内にあるかを判定し、現７１段階と、ＶＣ０７０８に対する周波数修正につ いて要求されるＪＪ法とを指小する信シフを出力制９１￥；置７０７へ出力する 。出力制御装置７０７は優先順位セレクタ７０５、データ論理７０６及び位相検 出器７０４がらの情報を復号し、発振器の周波数と位相を調整するために、制御 パルスを信号線７０９及ＣＦ７１０を介してｖＣ０７０８へ発生する。ＶＣＯＣ 刃出１３は、デジタルデータ信号（，１号７１２をブロックしてデジタル情報を 復号するために使用される。

好ましい実施例では、受信側■ＣＯは、電荷ポンプを駆動する２つの論理出力を 介して制御される。段Ｍ１又は段Ｗｒ２の修書「中、２５６回のチャネル遷移ご とに、すなわち、同期１’ｌ（ビットを受信するたびに１つの修ｉｔパルスが発 生するので、Ａ出力と８出力のパルス持続時間は〕１常に長くて良い。この目的 のために、パルスはＦ！１Ｖｃｏクロック分の長さであることができる。これに 対し、位相回期段階である段Ｗｔ３では、チャネル遷移ごとに１つのパルスが期 待されるので、修正パルスの幅を狭くすべきである（遷移１回の幅より狭い）。

同期中、好ましい実施例におけるｖＣＯは１６．３８４ＭＨｚの最大周波数で動 作し、その周期は８１　ｎ５ｅｃである。Ａ信号とＢ信号はｖＣＯのゲーティン グバージョンであっても良＜、３０ｎｓｅｃのパルスを発生する。この短い期間 の中でコンデンサＣ７を５ボルトにより充電又は放電するためには、著しく大き なインパルス電流を供給しなければならない。抵抗器をコンデンサと直列に配置 することによって、この電流を減少させ、より長い時間にわたって拡散させるこ とは可能であろうが、ピーク電流を妥当なレベル（ＩＯｍＡなど）まで減少させ るには、抵抗器を４７０オームもの大きさにしなければならないであろう。コン デンサＣ７の値が１００ｐｆであるとき、これにより、時定数は４７　ｎ５ｅｃ になるであろうし、３０ｎｓｅｃの゛１１サイクルの間に、電荷のごく一部しが ■ｃｏ人カコンデンサへ導通されないであろう。

特に、制ｒ１＃電圧に対するｖＣＯの感度が最小である高いｖＣＯ周波数におい ては、このような−ｊ（態が起こる。最１４の動作を得るには、ｖＣＯの電圧対 周波数特ガを指数関係とすべきであり、その場合、同期特性は全ｖＣＯ範囲にわ たって・定である。ＡとＢのピン入力端子を意図をもって制限するならば、高い ｖＣＯ周マ・ノド及び装置を説明した。

）￥１２（Ａ） チー７　１　ｌ　１ｍ７１７１ＦＩ　Ｏ１）刀ｚ（８） 巳デ、属 らｄ 補正書の写しくｎ訳文）！ｉ出書（特許法第１８４条の８）平成　年　月　日 １、特許出願の表示 Ｐ　ＣＴ／Ｕ　Ｓ　９３１０　Ｏ４６０２、発明の名称 デジタルオーディオインタフェースプロトコルを提供する方法及び装置３、特許 出願人 住　所　アメリカ合衆国　９００１８　カリフ欅ルニア州・ロサンゼルス争ホー ルドリッジ　アヴエニュ・３６３０名　称　アレシス 代表者　バーマー、ラッセル 国　籍　アメリカ合衆国 ４、代理人 〒１００ ５、補正古の提出年月日 １９９３年１２月２３日 ６、添付書類の目録 （＋）　補正書の写しく翻訳文）　１通補正請求の範囲 ■、複数のデータ転送速度でのデジタルデータの非同期通信のための方法におい て、 デジタル情報を、各々が同期パターンと、複数のイ［効データビブトとを有する 複数のデータフレームへと符号化する過程と；通ず、ｉ用媒体を使用して前記複 数のデータフレームを伝送する過程と：１つの周波数を有する受信用発振器を使 用して１１；１記複数のデータフレームを受イ１．シて前記データフレームのそ れぞれの前記同期パターンを検出する過程と；それぞれの同期パターンの検出中 に、前記発振器の１．’１波数をカウントする過程と： カウントされた前記発振器の周期数に基づいて、前記受信用発振器の前記周波数 の１回１１の調整を実行する過程と；１１；１数回期バク−７の発生から次の発 生までの間に経過する受信側発振器周期の数を＋’＋ｉｌ記データプレー！・中 のビット数の範囲内におさめて、位相同期手段に１１４記２イ、１側発振器を前 記デジタルデータに位相同期させるように、＋ｌｉ記受信側発振器の前記周波数 の２回口の調整をプこ行する過程と；前記受信側発振器を前記デジタルデータに 位相ロックする過程とから成る方法２．１つのデータフレームは２５６ビツトか ら構成されている請求項１記載の方法。

３、前記データフレームは４ビツトずつの４８のビフｌと、その各々の後に続く ２進値１と、ｌ０ｖ４の連続する２進（ＡＯから成る同期パターンと、同期周期 Ｉ！１゛ビットと、４つのユーザビットと、シーケンス終了ビットとから構成さ れている請求項２記載の方法。

４、＋ｉｉ＋記周波数周波数■呵］１の調整は、少なくとも８つのビットと、前 記同期バター７の１１個を越えない連続するＯとが検出される調整である請求項 １記載の方法。

５、前記周波数の前記２回目の調整は、前記同期パターンの発生から次の発生ま での間に少な（とも２５５個のビットと、２５７を越えな１１１クロフクとがカ ウントされる調整である！＋１　、に項１記戦の方法。

６、＋ｉｉｉ記位相［１旧υ１する過程は、前記データの位相を１１１１記受信 側発振器の位相と比較する位相検出器を有するフェーズロックループを使用して 実行される諸求項ｌ記戦のＪｊ法。

７、複数のテ゛−タ転送速度でのデジタルデータのＪＩ同期通信のための回路に おいて、 伝送用丁段に結合しており、各々が前記デジタルデータと、同期バター７とから 構＋＋にされている　一連のデータフレームを伝送するデジタル送信器と；前記 伝送１１１媒体に結合しており、発振器の出力に」、（づいて前記データフレー ムのＪ惇々の中に１１１１記同期パターンを位置させることができるデジタル受 （Ω器と；発振器の周期数をカウントする手段と；＋ｊｉ＋記発賑器発振＋ＦＩ 記同記聞ターン中にカウントされる発振器の周期数が、第１段階の範囲の中で、 前記デジタル受（３２Ｓに前記同期パターンを認識させるまで、その周波数の１ 回［１のＲ１！！を実行し、前記発振器が、１つのデータフレームの中で発生す る発振器の周期数が、第２段階の範囲の中で、前記発振器を伝送されるデータフ レームに位相同期することができるようになるまで、その周波数の２回目の調整 を実行し、前記発ｆｌ、Ｉ器を前記伝送されるデータフレームに位相同期する位 相同期手段とから成る同Ｗ８゜ ８．１つのデータフレームは２５６ビツトから構成されている請求項７記載の回 路、 ９、前記データフレームは４ビツトずつの４８のビット訂と、その各々の後に続 く２進１１／１．　Ｉと、１０個の連続する２進４ａＯから成る同期パターンと 、同期周期林１゛ビ！トと、４つのユーザピットと、シーケンス終了ビブトとか ら構成されている請求項８記載の回路。

１０、＋ｉｉｉ記周波数周波数２回目の調整は、少なくとも８つのビットと、前 記同期パター７の１１個を越えない連続するＯとが検出される調整である請求項 ７記載の回路。

１１　前記１．’、１波数の前記２回口の調整は、前記同期パターンの発生から 次の発生までの間に少なくとも２５５個のビットと、２５７を越えないクロック とがカウントされる調整である請求項７記載の回路。

１２、前記位相同期は、＋１１１記データの位相をｎｉｌ記受信側発振器の位相 と比較する位相検出器をイ１するフェーズロックループを使用して実行される請 求項７記戦の回路。

１３、各データフレームがＮビットの２進データを含み、各データフレームはさ らに同期パターンと、複数のデジタルサンプリングされたビットとから構成され ており、前記同期パターンは甲　・の終了ビットによって終了する複数の１１！ 続する同　の２進ビー１　）から構成されている・連のデータフレームの伝送周 波数に発振器を位相同期する方法において、 （ａ）前記一連のデータフレームをデジタル送信器からデジタル受信器へ伝送す る過程と； （ｂ）各データフレームにおける前記同期パターンを位置指定する過程と；（ｃ ）Ｉつの周波数をイｒする発振器の出力信号に基づいてカウンタを用いて前記同 期バク−７を解釈する過程と： （ｄ　）　＋＋ｉｉ記同期パターンが第Ｉの上限に満たない連続する同一の２進 ビブトしかもたないと解釈された場合に、前記発振器の前記周波数を増加させる 過程と；（ｅ）前記同期パターンが第１の上限を越える連続する同一の２進ビツ トを有していると解釈された場合に、前記発振器の前記周波数を減少させる過程 と；（ｆ）過程（ｄ）又は過程（ｅ）で前記発振器の周波数調整が要求されな（ なるまで、過程（ｂ）から（ｅ）を繰返す過程と；（ｇ）前記同期パターンの発 生から連続する次の発生までの間に前記発振器の発振の回数をカウントする過程 と； （ｈ）前記発振器の前記発振の回数が第２の下限より少ない場合に、前記発振器 の前記周波数を増加させる過程と： （ｉ）前記発振器の前記発振の回数が第２の上限より多い場合に、前記発振器の 前記周波数を減少させる過程と； （ｊ）過程（ｈ）又は過程（ｉ）で前記発振器の周波数調整が要求されなくなる まで、過程（ｇ）から（ｉ）を繰返す過程と；（ｋ　）　ｌｌ１ｌ記発振器の位 相を前記データフレームの前記伝送周波数の位相と比較する過程と； （１）前記発振器の前記位相が前記データフレームの０；Ｓ記伝送周波数の前記 位相の後にある場合に、０；１記発振器の１１９記位相を進ませる過程と；（ｍ ）前記発振器の前記位相が前記データフレームの前記伝送周波数の前記位相より 先にある場合に、＋ｌ’ｌ記発振器の＋１１１記位相を遅らせる過程と；（ｎ） 過程（１）又は過程（ｍ）で位相調整が要求されなくなるまで、過程（ｋ）から （ｍ）を繰込す過程とから成る方法。

１４．１つのデータフレームは２５６ビツトから構成されている請求項１３記載 の方法。

１５、前記データフレームは４ビツトずつの４８のビット群と、その各々の後に 続く２進＆＃＋１と、１０個のｉ！？！続する２進値０から成る同期パターンと 、同期周＋１ＪＩ終１”ビットと、４つのユーザビブトと、ンーケ／ス終Ｙビフ トとから構成されている請求項Ｉ４記載の方法。

１６　、　＋１ｉｌ記第１の上限は８ビー／　トから成る請求項１３記載のノＪ 法。

１７、前記第１の１．限は１１ビツトから成る請求項＋３記載のノ」法。

１８、＋ｉｉｉ記第２のト限は２５５から成る請求項１３記載の方法。

１９、前記第２の上限は２５７から成る請求項１３記戦の方法。

２０、各々が同期パターンと、複数のａ効データビットとを有する複数のデータ フレームを具備し： １１；１配回期パターンは、前記データフレームのクロック速度の事前の知識な しに受信器を前記データフレームへとロックさせるための第１の回数の遷移を有 し；前記複数のデータビットは、前記クロック速度の事前の知識なしに前記受信 器を前記データフレームへとロックさせるための周期的遷移を有するようなデー タ変調方式。

２１、前記同期パターンは１０回の連続する遷移から構成されている請求項２０ 記載の方式。

２２、前記データビットは４ビツトおきに少なくとも１回の遷移を含む請求項２ ０記載の方式。

２３、前記データフレームは２５６ビツトから構成されている請求項２０記戦の 方式。

フロントページの続き （５１）　Ｉｎｔ、　Ｃ１，６識別記号　庁内整理番号ＨＯ４Ｌ　７１０４　Ａ 　７７４１−５に２５／４０　Ｃ９１９９−５Ｋ （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、ＳＥ） 、０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＩ、ＣＭ、ＧＡ、ＧＮ、ＭＬ、ＭＲ，ＳＮ 、ＴＤ。

ＴＧ）、　ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ。

ＤＥ、ＤＫ、ＥＳ、ＦＩ、ＧＢ、ＨＵ、ＪＰ、ＫＰ、ＫＲ，ＬＫ、　ＬＵ、　Ｍ Ｇ、　ＭＮ、　ＭＷ、　ＮＬ、　Ｎｏ、　ＰＬ、ＲＯ，ＲＵ、ＳＤ、５Ｅ （７２）発明者　ザック、アラン アメリカ合衆国　９１４０１−４６１６　カリフォルニア州・ヴアン　ナイス・ キャサリンアヴエニュ・５６３４ ＦＩ （７２）発明者　ライル、マーカス アメリカ合衆国　９００４９−１８２０　カリフォルニア州・ロサンゼルス・ウ ェストリッジロード・２１６７ （７２）発明者　ブラウン、デビット アメリカ合衆国　９００３４−２９１８　カリフォルニア州・ロサンゼルス・カ ンフィールドアヴエニュ・ナンバート３３２１ （７２）発明者　ラフキー、カール アメリカ合衆国　９３０６３−２５０３　カリフォルニア州・シミ　ヴアレイ・ ナンバー７４・ロックウッド　コート・３４０５

Claims (23)

【特許請求の範囲】
1. １．複数のデータ転送速度でのデジタルデータの非同期通信のための方法におい て、 デジタル情報を、各々が同期パターンと、複数の有効データビットとを有する複 数のデータフレーム中と符号化する過程と；通信用媒体を使用して前記複数のデ ータフレームを伝送する過程と；１つの周波数を有する受信用発振器を使用して 前記複数のデータフレームを受信する過程と； 前記同期パターンを識別し員つ前記有効データビットから分離することができる ように、前記読取り側発振器の前記周波数の１回目の調整を実行する過程と；前 記同期パターンの発生から次の発生までの間に経過する受信側発振器周期の数を 前記データフレーム中のビット数の範囲内におさめて、位相同期手段に前記受信 側発振器を前記デジタルデータに位相同期させるように、前記読取り側発振器の 前記周波数の２回目の調整を実行する過程と；前記受信側発振器を前記デジタル データに位相同期する過程とから成る方法。
2. ２．１つのデータフレームは２５６ビットから構成されている請求項１記載の方 法。
3. ３．前記データフレームは４ビットずつの４８のビット群と、その各々の後に続 く２進値１と、１０個の連続する２進値０から成る同期パターンと、同期周期終 了ビットと、４つのユーザビットと、シーケンス終了ビットとから構成されてい る請求項２記載の方法。
4. ４．前記周波数の前記１回目の調整は、少なくとも８つのビットと、前記同期パ ターンの１１個を越えない連続する０とが検出される調整である請求項１記載の 方法。
5. ５．前記周波数の前記２回目の調整は、前記同期パターンの発生から次の発生ま での間に少なくとも２５５個のビットと、２５７を越えないクロックとがカウン トされる調整である請求項１記載の方法。
6. ６．前記位相同期する過程は、前記データの位相を前記受信側発振器の位相と比 較する位相検出器を行するフェーズロックループを使用して実行される請求項１ 記載の方法。
7. ７．複数のデータ転送速度でのデジタルデータの非同期通信のための回路におい て、 伝送用媒体に結合しており、各々が前記デジタルデータと、同期パターンとから 構成されている一連のデータフレームを伝送するデジタル送信器と；前記伝送用 媒体に結合しており、発振器の出力に基づいて前記データフレームの各々の中で 前記同期パターンを位置指定することができるデジタル受信器と；前記発振器は 、前記デジタル受信器により前記同期パターンが認識されるまで、その周波数の 第１回の調整を実行することと；前記発振器は、発振器を伝送されるデータフレ ームに位相同期することができるようになるまで、その周波数の２回目の調整を 実行することと；前記発振器を前記伝送されるデータフレームに位相同期する位 相同期手段とから成る回路。
8. ８．１つのデータフレームは２５６ビットから構成されている請求項７記載の回 路。
9. ９．前記データフレームは４ビットずつの４８のビット群と、その各々の後に続 く２進値１と、１０個の連続する２進値０から成る同期パターンと、同期周期終 了ビットと、４つのユーザビットと、シーケンス終了ビットとから構成されてい る請求項８記載の回路。
10. １０．前記周波数の前記２回目の調整は、少なくとも８つのビットと、前記同期 パターンの１１個を越えない連続する０とが検出される調整である請求項７記載 の回路。
11. １１．前記周波数の前記２回目の調整は、前記同期パターンの発生から次の発生 までの間に少なくとも２５５個のビットと、２５７を越えないクロックとがカウ ントされる調整である請求項７記載の回路。
12. １２．前記位相同期は、前記データの位相を前記受信側発振器の位相と比較する 位相検出器を有するフェーズロックループを使用して実行される請求項７記載の 方法。
13. １３．各データフレームがＮビットの２進データを含み、各データフレームはさ らに同期パターンと、複数のデジタルサンプリングされたビットとから構成され ており、前記同期パターンは単一の終了ビットによって終了する複数の連続する 同一の２進ビットから構成されているような一連のデータフレームの伝送周波数 に発振器を位相同期する方法において、（ａ）前記一連のデータフレームをデジ タル送信器からデジタル受信器へ伝送する過程と； （ｂ）各データフレームにおける前記同期パターンを位置指定する過程と；（ｃ ）１つの周波数を有する発振器の出力信号に基づいて前記同期パターンを解釈す る過程と； （ｄ）前記同期パターンが第１の下限に満たない連続する同一の２進ビットしか もたないと解釈された場合に、前記発振器の前記周波数を増加させる過程と；（ ｅ）前記同期パターンが第１の上限を越える連続する同一の２進ビットを有して いると解釈された場合に、前記発振器の前記周波数を減少させる過程と；（ｆ） 過程（ｄ）又は過程（ｅ）で前記発振器の周波数調整が要求されなくなるまで、 過程（ｂ）から（ｅ）を繰返す過程と；（ｇ）前記同期パターンの発生から連続 する次の発生までの間に前記発振器の発振の回数をカウントする過程と； （ｈ）前記発展器の前記発振の回数が第２の下限より少ない場合に、前記発振器 の前記周波数を増加させる過程と； （ｉ）前記発振器の前記発振の回数が第２の上限より多い場合に、前記発振器の 前記周波数を減少させる過程と； （ｊ）過程（ｈ）又は過程（ｉ）で前記発振器の周波数調整が要求されなくなる まで、過程（ｇ）から（ｉ）を繰返す過程と；（ｋ）前記発振器の位相を前記デ ータフレームの前記伝送周波数の位相と比較する過程と； （ｌ）前記発振器の前記位相が前記データフレームの前記伝送周波数の前記位相 の後にある場合に、前記発振器の前記位相を進ませる過程と；（ｍ）前記発振器 の前記位相が前記データフレームの前記伝送周波数の前記位相より先にある場合 に、前記発展器の前記位相を遅らせる過程と；（ｎ）過程（ｌ）又は過程（ｍ） で位相調整が要求されなくなるまで、過程（ｋ）から（ｍ）を繰返す過程とから 成る方法。
14. １４．１つのデータフレームは２５６ビットから構成されている請求項１３記載 の方法。
15. １５．前記データフレームは４ビットずつの４８のビット群と、その各々の後に 続く２進値１と、１０個の連続する２進値０から成る同期パターンと、同期周期 終了ビットと、４つのユーザビットと、シーケンス終了ビットとから構成きれて いる請求項１４記載の方法。
16. １６．前記第１の下限は８ビットから成る請求項１３記載の方法。
17. １７．前記第１の上限は１１ビットから成る請求項１３記載の方法。
18. １８．前記第２の下限は２５５から成る請求項１３記載の方法。
19. １９．前記第２の上限は２５７から成る請求項１３記載の方法。
20. ２０．各々が同期パターンと、複数の有効データビットとを有する複数のデータ フレームを具備し； 前記同期パターンは、前記データフレームのクロック速度の事前の知識なしに受 信器を前記データフレームヘと同期させるための第１の回数の遷移を有し；前記 複数のデータビットは、前記クロック速度の事前の知識なしに前記受信器を前記 データフレームヘと同期させるための周期的遷移を有するようなデータ変調方式 。
21. ２１．前記同期パターンは１０回の連続する遷移から構成されている請求項２０ 記載の方式。
22. ２２．前記データビットは４ビットおきに少なくとも１回の遷移を含む請求項２ ０記載の方式。
23. ２３．前記データフレームは２５６ビットから構成されている請求項２０記載の 方式。