JPH07506474A

JPH07506474A - サンプル・ホールド回路を用いるｄｃフィードバック回路

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Publication number: JPH07506474A
Application number: JP5519286A
Authority: JP
Inventors: ダフト，ドナルド・マシュー; エリス，ジェラルド・ロス; カロタイ，ポール・ゾルタン
Original assignee: Micro Motion Inc
Current assignee: Micro Motion Inc
Priority date: 1992-04-23
Filing date: 1993-04-15
Publication date: 1995-07-13
Anticipated expiration: 2017-02-25
Also published as: CA2118020A1; EP0637411A1; EP0637411B1; CA2118020C; DE69304197T2; ATE141729T1; WO1993022830A1; US5233312A; JP3261132B2; DE69304197D1; HK1003238A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

サンプル・ホールド回路を用いるＤＣフィードバンク回路発明の分野本発明は、増幅器に関し、より詳細には、サンプル・ホールド回路をＤＣ信号フィードバンク手段として用いる増幅器に関する。本発明はより詳細には、ＡＣ積分増幅器であって、積分増幅器の入力に印加される或いは出力に現れる任意の不要なりＣ成分を消去するＤＣフィードバック信号を提供するためにサンプル・ホールト回路が用いられているＡＣｆｉＲ分増幅器分間幅器。発明の課題／背景小振幅で対称な反復的又は周期的なＡＣ信号を精密に処理し測定しなければならない応用において積分増幅器（ｆｉ１分器）を低域フィルタとして用いることが知られている。一つの斯かる応用は、１９８９年７月４日に発行された米国特許第１１．８４３．８９０号においてサムソン及びゾロツクによって示されているようなコリオリ効果型メータに関連している。この特許では、コリオリ・メータに係合している検知器によって発生している小振幅のＡＣ信号が増幅され、高周波ノイズを濾波し、濾波された信号を論理回路に印加する積分器に印加される。論理回路は濾波された信号間の時間遅延（△Ｌ）を測定してメータを通って流れる材料の質量流量を決定する。論理回路によって達成される測定の精度は論理回路に印加される信号間の時間遅延の正確な測定値に依存する。それ故、コリオリ効果メータと論理回路の中間の信号処理回路は論理回路に印加される信号にランダムな時間遅延を誘導してはならない。この理由により、該処理回路は不要な時間遅延の発生を防ぐためにＤＣ結合されている。又、入力信号は出来るだけノイズを含んでいないことが望ましい。サムソン及びブロックは、信号から高周波数ノイズを除去して、論理回路にコリオリ効果メータによって発生される２つのビックオフ信号が有するのと同じ時間遅延をその間に有する無ノイズ信号を論理回路に印加する低域フィルタとして作動する積分器を開示している。積分器に先行する増幅器段は積分器にＤＣ結合されているため、積分器に印加されるＡＣ信号は、積分器の入力がＤＣ結合されている増幅器によって生成されるＤＣ成分を含み得る。又、積分器として用いられている演算増幅器は同様の有害な影響を及ぼすオフセット電圧をそれらの作動に発生する。低周波数或いはＤＣにおける電圧利得は比較的大きい。それ故、その結果得られる入力のＤＣ成分は積分器を不均衡にすることがあり、それらの作動に悪影響を及ぼす。これにより、積分器出力信号間の時間遅延を測定する論理回路の作動が低下することがある。このＤＣ成分を除去する試みがなされている。然し乍ら、これらの試みはほんの限定された程度にまでしか成功しておらず、全て付随の欠点を有している。一つの斯かる先行技術の解決法は積分器の入力と出力を周期的に短絡させることである。これは、積分器の入力と出力が短絡している間に積分器の作動を停止する故に特定の応用においては好ましくない。これは、出力信号中のＤＣ成分が短絡の除去時に再出現する故に更に好ましくない。もう一つの試みられた解決法は、積分器の出力と入力との間に接続されたＤＣフィードバック増幅器の使用である。このフィードバック増幅器は積分器の出力の濾波された部分を受け取り、この信号を積分器の入力に印加してＤＣ成分を消去する。この応急処置は理想的ではないっこのフィードバック増幅器の人力は、積分器出力信号のＡＣ成分を濾波してＤＣ信号のみをフィードバック増幅器の入力に印加する周波数選択ネットワークを含んでいる。この低域フィルタは、フィードバック増幅器が積分器の出力から入力にＡＣ信号をフィードバックしないようにするために必要とされる。この低域フィルタは約２乃至５ヘルツ（Ｈｚ）の低いコーナー周波数（ｃｏｒｎｅｒ　ｆ　ｒｅｑｕｅｎｃｙ）を有している。この低いコーナー周波数により、増幅器はＤＣフィードバック増幅器として機能することができるが、積分器がこの周波数範囲内及びそれを下回る周波数成分を有する信号を受け取る時にこの２乃至５Ｈｚの折点周波数が積分器の作動を瞬間的に不均衡にするという欠点がある。この場合、積分器は高利得増幅器として作動し、２乃至５Ｈｚ範囲の大振幅の減衰出力信号を発生する。この減衰信号は論理回路の作動に悪影響を及ぼす。加つるに、低域フィルタは流量測定デバイスの応答時間を増大せしめ、高速のブロセス変化に対する応答が遅くなってしまう。コリオリ・メータ・システムの右及び左チャンネルにおける低域フィルタはわずかに異なる周波数応答を有しており、これは論理回路に印加された時に非常に低い周波数差信号を発生し得るため、ＤＣフィードバック増幅器の使用は更に不都合となる。これは、妨害信号が残存する期間にわたって論理回路の作動に悪影響を及ぼし得る。例えば、右チャンネルと左チャンネルとの積分器の間のＲＣ時定数の差が１０分のＩＨｚである場合、これは数秒の持続性を有する０、ＩＨｚ妨害信号を発生し得る。このインターバルの期間中、論理回路はコリオリ効果メータによって発生される信号間の時間差を正確に測定することが出来ない。それ故、積分器が受信されたＡＣ信号のための高域フィルタとして作動し得るようにＡＣｆｌＩ分器の入力に現れ得るＤＣ成分を消去するための改良された回路の必要性が現存することが分かる。解決−発明の陳述上記の諸課題及び欠点を克服するＤＣフィードバック回路を含む本発明の演算増幅器によって、上記３題は解決され、当該技術の進歩が達成される。本発明は、一対のサンプル・ホールド回路を用いて積分器の出力に現れる信号中のＤＣ成分の存在を検出し、これに応答して瞬間的なフィードバック信号を積分器の入力に印加し、出力にＤＣ成分を発生せしめた入力のＤＣ成分を消去する。第一のサンプル・ホールド回路は積分器の出力信号の正のピークの信号振幅を記憶する。第二のサンプル・ホールド回路は積分器の出力の負のピークの信号振幅を記憶する。積分器の出力信号は正弦波であり、その正及び負のピークは、積分器がその人力にＤＣ信号成分がない状態でＡＣ専用デバイスとして作動している時はいつでもＸ（ゼロ・ボルト）軸に関して対称である。積分器がその入力にＤＣ成分を受け取ると、このＤＣ成分は積分器によって増幅され、出力信号の正及び負のピークはゼロ・ボルトＸ軸から外れた電圧レベルに関して対称になる。積分器に固有のオフセント電圧は同様な有害なオフセントを生じる。サンプル・ホールド回路の出力の間には電圧分割器又はボテンンヨメータが接続され、電圧分割器の中点は積分器の出力信号の最大の正ピークと負ピークとの差を表す。このポテンショメータの中点は、出力信号中にＤＣ成分がないときにはゼロ・ボルトにあり、積分器の出力中にＤＣ成分があるときにはゼロ以外のＤＣレベルにある。本発明によると、ポテンショメータからのこのＤＣ信号の一部は積分器の入力にフィードバックされ、入力信号のＤＣ成分を消去する。これにより、積分器はＡＣ成分のみを有する入力信号で作動し、ＤＣ成分を有していない出力信号を生成することが出来る。本発明の積分器は精密に作動する。何故ならば、ＡＣ入力信号のみを受け取り、この入力信号を増幅し濾波して９０度だけ位相シフトするからである。サンプル・ホールド回路は出力信号の正及び負のピークをサンプリングして、積分器の入力信号に現れてしまうであろうＩＡＣサイクル内のＤＣ成分を消去するＤＣフィードバック信号を発生する。サンプル・ホールド回路を含むこのＤＣフィードバック回路は、これまで用いられてきた上記のＤＣＣフィードパ１機構に関連する不安定性その他の欠点を解消することによって、先行技術のＤＣフィードバック回路の欠点を回避する。本発明のＤＣフィードバックは又、非積分増幅器についても有用であり、増幅器の入力に印加されるＡＣ信号のＤＣ成分を消去することが出来る。図面の簡単な説明本発明の上記の利点と特徴は図面と関連して行われる下記の詳細な説明の一部によってより良（理解し得る。図１は本発明をブロック図の形で開示しており、図２は図１の積分器の回路を開示しており、図３は図２の回路に関する波形を示しており、図４は非積分増幅器の回路を開示しており、図５は図４の回路に関する波形を示している。詳細な説明図１は、本発明の積分器を採用したサムソンとゾロツクの特許のコリオリ質量流量測定システムを示している。このシステムはコリオリ効果メーク１０及びメータ電子回路２０を含む。メータ１０はメータ１０を通って流れる流体の質量流量を表す出力信号１０７Ｒ１１０７Ｌを発生する。メータ電子回路２０は信号１０７Ｒ１１０７Ｌを処理して１１ｔｆｌ流量と合計の質量流量情報とを導出する。コリオリ・メータ１０は一対のマニホルド１０３．１０３’　、円筒状部材１５０及び一対の平行流管１０２．１０２′を含んでいる。流管の上部湾曲部分１３０．１３０゛にはドライバ１４０が接続されている。これらの流管の側方脚部１３Ｌ　１３１’　、１３４．１３４′には関連の磁石１０６Ｒ１１０６Ｌと共に一対の速度感知コイル１０４Ｒ，１０４Ｌが固定されている。流管１０２．１０２°は図示のように実質的にＵ字形でもよく、その下端を管取り付はプロ・ツク１２０．１２０°　（こ取り１寸けており、これらのプロ・ツクはそれぞれのマニホルド１０３．１０３゛に固定されている。メータ１０は閉じた連続流体経路を提供しており、これにより流体又は材料は入力導管（図示せず）から、メータの入口端１０１に、それから入口チャンネル１０５、取り付はプロ・ツク１２０、流管１０２．１０２″を通って右の取り付はブロック１２０′に、そして出口チャンネル１０５°、出口端１０１゛を通って出口導管（図示せず）に流れることが出来る。円筒状部材１５０は流体を通さず、単にマニホルド１０３．１０３ °を整列させるように作用するだけである。流管１０２．１０２’　は、駆動回路１１１１こよってドライバ１４０に印加される経路１１２上の信号によって、それらの湾曲軸Ｗ−ｗＳｗ’　−ｗ’　に関して反対位相に正弦的に駆動される。信号１１２は両流管をそれらの共鳴周波数で正弦的に振動させる。流体が振動している流管を通過すると、その結果表れるコリオリの力によって、これらの２つの流管の振動間に差が生じる。これらの差を測定する１つの方法（よ、所定の基準面と交差する流管上の１点とその同じ面と交差する流管上の別の点との間の時間遅延△ｔを測定することである。このΔｔはこれらの２つの導管を通過する流体の質量に比例する。時間間隔△ｔを測定するために、コイル１０４Ｒ１１０４Ｌが磁石１０６Ｒ１１０６Ｌの自由端の近くに配置される。コイル１０４Ｒ，１０４Ｌによって発生される信号出力はこれらの流管の移動の速度特性を提供し、時間間隔と、した力（つてメータＩＯを通過する流体の質量流量を決定するように処理される。コ！〕第１ノ・メータの作動及び測定のより詳細な説明のために、上記のサムソン及びゾロツクの特許だけでなく１９８３年１１月２９日にジュー。イー、スミス他に発行された米国特許Ｒｅ３１．４５０号をも援用する。更に米国特許第４．１８７．７２１号、第４．４９１．０２５号、及び第４．８４３．８９０号も援用する。これらは全て本出願の譲受人に譲り受けられている。メータ電子回路２０は右の速度信号１０７Ｒ及び左の速度信号１０７Ｌを受け取り、メータＩＯを通過する流体のための質量流量その他の情報を発生する。メータ電子回路２０は増幅器１０８．１０９と論理回路１２１に経路１１８．１１９を経由して接続されている積分器１１３．１１４とを含んでいる。論理回路１２１は経路１２２を介して利用回路１１２３に接続されている。ピックオフ・コイル１０４Ｒ，１０４Ｌからの速度信号１０７Ｒ，１０７Ｌは純粋なＡＣ信号である。増幅器１０８．１０９はこれらの信号を増幅して、これらを信号１１０Ｒ１１１０Ｌとして積分器１１３．１１４に印加する。然し乍ら、出力信号１１ＱＲ，１１０Ｌは、増幅器１０８．１０９．１１３がＡＣ結合ではなく直結されているため、ＤＣ成分を有し得る。この直結は、信号１１０Ｒ１１１０Ｌへのランダムな位相シフト又は時間遅延の導入を防ぐために必要である。論理回路によって導出される質量流量情報が信号１０７Ｌと信号１０７Ｒとの間の時間遅延Δ ｔによって表されるので、正しい位相関係が重要である。それ故、信号１１０Ｒ。１１０Ｌはそれらの経路において同じ時間遅延又は位相遅延を有することが必要である。積分器１１３．１１４の出力１１８．１１９は論理回路１２１に接続されている。経路１１８．１１９の一部分に関連する破線は、本発明にとって重要でないサムソン及びゾロツクによって示されている回路を表している。論理回路１２１は、所定の交差点での信号１１８と信号１１９との間の時間遅延を測定することにより、コリオリ・メータ１０を流れる材料の質量流量を決定する。この時間遅延は比較的小さく、それ故、正確な測定値が得られるべき場合、信号処理回路の中間の信号経路１０７Ｒ，１０７Ｌ並びに論理回路１２１は、コイル１０４Ｒ。１０４Ｌによって発生される信号間で測定されるべき時間差を凌駕する未知の或いはランダムな位相シフト又は時間遅延を含まないことが重要である。処理回路によって発生される如何なる未知の遅延も信号１０７Ｒ，１０７Ｌ間の時間遅延を変え、論理回路１２１に印加される信号１１０Ｒ，ｌｌ０Ｌの比較的小さな時間遅延を意味のないものにしてしまう。図３は、図１のシステムの種々の点に関連する波形を示す。図３のライン３゜Ｏはピックオフ：＋イル１０４Ｒ，１０４Ｌかラノ信号１０７Ｒ，１０７Ｌだけでなく積分器１１３．１１４の入力に印加される信号１１０Ｒ，ｌｌ０Ｌも示している。ライン３００上で表される状態は、信号１０７Ｒ１１０７Ｌ、ｌｌ０Ｒ１１１０Ｌが時間遅延及びノイズを有していないことを想定している。信号１１０Ｒ５ＬＬＯＬだけでな（信号１０７Ｒ１１０７Ｌは、メータ１０を材料が何も流れていないときには互いに重なり合い、それらの間のゼロの時間遅延を表す。図３のライン３０１は流体がメータ１０を流れている条件の下での波形１１０Ｒ，ｌｌ０Ｌを示している。これら２つの波形はＸ軸に沿った△Ｌとして表される量だけ互いに変位している。この△ｔは、ドライバ１４０と流体が管１０２．１０２゛を通過する時に発生するコリオリの力とによって駆動される流管の同時振動から生じる時間遅延を表している。この△

【という差は、ピックオフ信号１０７Ｒとピックオフ信号１０７Ｌとの間、及び、信号１１０Ｒと信号１１０Ｌとの間の変位を表している。信号１１０Ｒ，１１０Ｌは、増幅器１０８．１０９の出力にノイズがな（且つ増幅器１０８．１０９内に如何なる時間遅延もないという理想化された状態を表している。積分器１１３．１１４の出力信号１１８．１１９がライン３０３上に示されており、積分器１１３．１１４によって９０度だけ信号１１０Ｒ１１１０Ｌから位相シフトしている。左チャンネルの積分器１１４の出力信号１１９はライン３０５上に示されており、ライン３０１上に示されている入力信号１１０Ｌから９０度変位した状態に示されている。図３のライン３０２はビックオフ信号１０７Ｒ１１０７Ｌ中にノイズが存在する条件の下での波形１１０Ｒ，ｌｌ０Ｌを示している。このノイズは信号１１０Ｒ１１１０Ｌに増幅された形で現れており、好ましくない。何故ならば、時間遅延検出レベルの前後のノイズは信号１１０Ｒ，ｌｌ０Ｌが論理回路１２１に直接印加されようとした場合にこれら２つの信号間の時間遅延を精密に測定することを困難にするからである。論理回路１２１にとっては、ライン３０１に示されているようにノイズ無しの条件に対する２つの信号の間の位相シフト△ｔを測定することは比較的容易である。ノイズの存在によって測定レベルの近傍に誤ったタイミング関係が形成されるため、論理回路１２１がライン３０２上に示される形のノイズ信号の有意な△を測定を行うことは困難である。積分器１１３．１１４は、このノイズを低減させて出力信号１１８．１１９がライン３０３に対して示すように比較的ノイズを含まないようにする低域フィルタとして用いられる。上記を部分的に要約すると、右のピックオフ信号１０７Ｒ及び左のピックオフ信号１０７Ｌはそれぞれ増幅器１０８．１０９によって増幅され、増幅された信号１１０Ｒ１１１０Ｌとして積分器に印加される。これらの入力信号は図３のライン３０２上に示されているノイズを含み得る。積分器は低域フィルタとして作動し、ライン３０３上の積分器の出力信号１１８．１１９がノイズを含まないように、且つピックオフ信号１０７Ｒというピックオフ信号１０７Ｌとの間だけでなく信号１１０Ｒと信号１１０Ｌとの間の時間差に忠実に対応する時間差Δｔをそれらの信号１１８．１１９間に有するように、このノイズを除去する。信号１１８．１１９は論理回路１２１に印加され、この論理回路はこれら２つの信号間の時間差を測定し、メータ１０を通過する流体の質量流量を計算する。図２は、本発明を実施する図１の積分器１１３．１１４の更なる詳細を開示している。左チャンネルの積分器１１４は詳細に図示されているが、右チャンネルの積分器１１３は左チヤンネル積分器１１４と同じであるためダイアダラムの形で示す。ここで左チャンネルの積分器回路１１４の作動を図２と図３の波形を参照して説明する。図２上で、増幅された左チャンネルのピックオフ信号１１０Ｌは抵抗Ｒ１を通して且つ経路２２１を経由して演算増幅器１１４の反転入力２２２に送られる。演算増幅器１１４、抵抗Ｒ１及びコンデンサＣ１は積分器を構成する。演算増幅器の非反転入力２２３はＲ１とＣ１と同じ値を有する抵抗Ｒ３とコンデンサＣ２の並列結合によって接地されている。これらの素子の目的は、反転入力２２２から見て同じインピーダンスを非反転入力２２３に与えることである。積分器１１３は低域フィルタとして作動する。この積分器の増幅度はＤＣ及び低周波数において最大であり、コンデンサＣ１によって与えられる負のフィードバック信号に起因して周波数の増大と共に低下する。増幅器１０９（図１）によって入力信号１１ＯＬに印加され得る或いは積分器回路のどこかで発生し得る如何なるＤＣ成分も、積分器１１４がその出力にＤＣオフセットなしで作動するように、以下に述べるフィードバック回路によって効果的に消去される。この場合、図３のライン３０３上及び３０５上に示されているように、経路１１９上の積分器１１４の出力は、積分器人力２２２に印加される入力信号１１０Ｌ（図３、ライン３００）に対して正確に９０度だけシフトした比較的ノイズのない信号である。右チャンネルの積分器１１３は入力信号１１０Ｒの受信に応答して同様に作動し、出力信号１１８を発生する。この信号は左チャンネルの積分器１１４からの信号１１９と共に論理回路１２１の入力に印加される。信号１１８．１２１（図３、ライン３０３）はライン３００上のそれらの入力信号１１０Ｒ１１１０Ｌに対して９０度シフトしている。然し乍ら、この位相シフトは既知の一定の値であり、出力信号１１８と出力信号１１９との間の相対的な時間遅延△【に影響することがない。斯くして、これらの積分器の２つの出力信号は図１上のビックオフ・コイル１０４Ｒ１１０４Ｌによって発生するピックオフ信号１０７Ｒ１１０７Ｌ間のソフト△ｔと同じ量△ｔだけ互いにシフトしている。図２上の入力信号１１０Ｌは又、抵抗Ｒ５を通して且つ経路２０７を経由してその非反転入力が接地されている電圧比較器２０６の反転入力に印加される。比較器２０６の出力は単安定マルチバイブレーク（ワンショット）２０３．２０４の正及び負のトリが入力に接続されている。比較器２０６は経路２０７上で対称的な正弦波入力波形を受け、経路２０８に矩形波出力を発生する。この矩形波出力信号は比較器２０６の高電圧利得とクランプ作用に因り急峻な前縁及び後縁を有する。この矩形波出力信号２０８は図３のライン３０４上に示されており、ゼロ・ボルトと＋５ボルトとの間で変化する。ワンノヨット回路２０３は矩形波２０８の後縁の遷移に応答し、矩形波２０８の各員（復縁）の遷移に応答して短い正方向の信号２１２を発生する。ワンノヨソト２０３の出力信号２１２が図３のライン３０６上に示されている。ワンショット２０４は矩形波２０８の前縁に応答して、図３のライン３０７上に示されている時間Ｔ２に短い出力信号２１３を発生する。出力信号２１２．２１３は１８０度互０に位相シフトしている。ワンショット２０３．２０４及び正の電源電圧に接続されている要素Ｒ９、Ｒ１０、Ｃ３、Ｃ４はライン３０６．３０７上に示されているパルスの長さを決定する。パルス信号２１２によって、サンプル・ホールド回路２０１は入力パルス２１２が印加される時間（Ｔｏ及びＴ４）に積分器の出力信号１１９の値を受け取って記憶する。図３のライン３０６では、積分器の出力Ｃ３号１１９がその正のピーク値或いはその近傍にある時間にパルス２１２がサンプル・ホールド回路２０１に印加されることが分かる。ワンショット２０４からのパルス２１３は１８０度だけパルス２１２から位相ソフトされており、パルス２１３によりサンプル・ホールド回路２０２はＴ２及びＴｏに積分器の出力信号１１９の値を受け取って記憶する。図３のライン３０７上では、出力信号１１９がその負のピーク値又はその近傍にある時にパルス２１３が発生されることが分かる。斯かる状況により、サンプル・ホールド回路２０２は経路１１９上の出力信号の負のピーク値を記憶し、一方、サンプル・ホールド回路２０１は信号１１９の正のピーク値を記憶する。サンプル・ホールド回路２０１の出力２１４は電圧分割器Ｒ２１の上部端子に印加され、サンプル・ホールド回路２０２の出力２１６は電圧分割器Ｒ２１の下部入力に印加される。電圧分割器Ｒ２１の中央タップ２１８は波形１１９の正のピークと負のピークとの差を表す。積分器１１４がその入力にＤＣ成分を受け取らない条件の場合、信号１１９の正のピークの振幅は、ゼロ・ボルトの信号が電圧分割器Ｒ２１の中央タップに印加されるように、負のピークの振幅に等しい。積分器１１４によって受け取られる入力信号がＤＣ成分を有する条件の場合、出力信号１１９の正及び負のピークはゼロ・ボルトＸ軸に関しては等しくなく、正或いは負のいずれかの方向にシフトされる。この場合、電圧分割器Ｒ２１のタップ２１８は、積分器の出力信号１１９がゼロ・ボルトＸ軸に関してシフトする量に等しいＤＣｉｌを取る。経路２１９上のＤＣ電位は積分器の出力に現れるオフセットに比例する。このＤＣ信号２１９は抵抗Ｒ２を通して送られ、積分器を含むループのＤＣ成分を消去する。これにより、その出力信号１１９のピークの偏位がこのゼロ・ボルトＸ軸に関して対称になるように、積分器の作動をシフトさせる。右チャンネルの積分器は、その入力に現れ且つサンプル・ホールド回路によって即座に検出されて消去されるＤＣ成分について同様に作動する。図４は、非積分増幅器の出力信号におけるＤＣオフセットを検出し且つこの検出されたＤＣオフセット電圧を増幅器の入力に印加してＤＣオフセットを消去するために一対のサンプル・ホールド回路を如何に用い得るかを示している。図４の回路は図２の左チャンネルの積分器１１４に類似している。図２上の素子に対応する図４上の素子は同一の参照数字で指示される。図４の新しい素子は４００台の参照数字で指示される。図４上で、素子４２４は図２の積分器２２４の場合におけるような積分増幅器ではな〈従来の演算増幅器である。それ故、増幅器４２４のためのフィードバック手段は積分増幅器２２４のためのフィードバック・コンデンサＣ１ではなく抵抗４０２を含んでいる。又、図４において、入力導体＋１０と比較器２０６の反転入力との接続は微分器を構成している。詳細には、コンデンサＣ４０１は入力導体１１０を比較器２０５の反転入力と接続し、抵抗Ｒ４０１は比較器２０５の反転入力をアースに接続している。コンデンサＣ４０１と抵抗４０１の直列接続は、比較器２０６の反転入力によって受け取られる信号が微分された信号１１０であるように微分器（９０度位相シフト）を構成する。図４に図示されているこれらの回路素子の残りは図２に図示されている回路素子と同じであり、それ故、それらの詳細な説明は繰り返さない。ここで図４の回路の作動を図５のタイミング図に関連して説明する。図５のライン５００は図４の入力導体１１０に受け取られた入力信号１１０を表わす。この入力信号はＶＩＩＡＳで示される量だけゼロ・ボルトＸ軸から外れているＶ　＋　ｙの振幅を有する正弦波である。入力信号１１０はコンデンサＣ４０１と抵抗Ｒ４０１によって微分され、その結果得られる微分信号２０７は増幅器２０６の反転入力に印加される。この信号２０７は図５のライン５０１上に図示されている。信号５０１はライン５００上に図示されている入力信号１１０に対して９０度位相シフトしている。比較器２０６は図２の場合に説明されているように作動し、ライン５０２上に示されている矩形波信号２０８を発生する。この矩形波信号２０８は図２について説明したように作動する２つのワンショット回路２０３．２０４に印加される。ワンショット２０３は矩形波信号２０８の各前縁に応答してライン５０３上に示すパルス出力２１２を発生する。ワンショット２０４は信号２０８の各後縁に応答してライン５０４上に示す正のパルス２１３を発生する。これらの正のパルス２１２．２１３はサンプル・ホールド回路２０１，２０２にそれぞれ印加される。これらのサンプル・ホールド回路は増幅器４２４の出力１１９に現れる信号のピークを記憶する。ＤＣフィードバックのない増幅器４２４の出力は、振幅Ｖ。Ｕア及びＤＣオフセットＶｓｌＡＳを有する正弦波１１９としてライン５０５に対して示されている。ワンショット２０３及びサンプル・ホールド回路２０１は出力信号１１９の振幅をサンプリングするべく時間Ｔ１において作動する。ライン５０５がら分がるように、出力信号ＶｕｕＹは時間Ｔ１においてその最大の負のピークにある。ワンノヨノト２０４及びサンプル・ホールド回路２０２は時間Ｔ３において作動し、出力信号１】９の正のピークの振幅をサンプリングする。これら正及び負のピークの振幅は電圧分割器Ｒ２１に印加され、電圧分割器Ｒ２１の中央タップ２１８はＶ１□に等しいＤＣ電位を有する。このＤＣ信号は経路２１９、抵抗Ｒ２及び経路Ｒ２２１を経由して増幅器４２４の入力に印加される。正しいフィードバックループ利得を生成するべく回路要素が適切な値に設定された状態では、この信号は増幅器４２４の出力に現れるＤＣオフセットを消去する。増幅器４２４の出力からのＤＣオフセットの除去により、好ましくない位相シフト或いは時間遅延なしに、ライン５０６に示されるようにゼロ・ボルト軸を中心に対称的な１サイクルの入力信号内に純粋なＡＣ信号１１９が生成される。これは、図５のライン５１６上に図示されている。要約すると、サンプル・ホールド回路の使用を含む本発明の原理は、出力信号にＤＣ成分を生じた入力信号のＤＣ成分を消去するＤＣフィードバック信号の使用である。この機能を実行するためのサンプル・ホールド回路の使用は従来の型式のＤＣ結合演算増幅器だけでなく、積分型ＤＣ増幅器に等しく適用可能である。上記の開示は本発明の１つの可能な実施例を述べている。詳細に述べられていない他の構成及び実施例が本発明の教示の下で且つ以下の請求の範囲において述べられているように実行され得る。ＦＩＧ、３゜好Ｔｏ　Ｔｉ　Ｔ＋　Ｔｚ　Ｔａフロントページの続き（７２）発明者　力口タイ、ポール・ゾルタン

Claims

【特許請求の範囲】

１．入力２２１と出力１１９とを有する演算増幅器１１４と、前記入力によるＡＣ信号とＤＣオフセットとの同時の受信に応答して前記演算増幅器のＤＣレベル・シフト及び飽和を防ぐための回路とを有する演算増幅器回路において、前記出力１１９に接続され、前記ＡＣ信号の前記受信に応答し且つ前記演算増幅器から独立に回路２０３、２０４によって制御される回路２０１、２０２であって、前記入力へのＡＣ信号の受信に応答して前記出力に現れる正及び負の信号のピークの振幅を記憶するための回路２０１、２０２と、前記正及び負の信号のピークの平均化された振幅を表すフィードバック信号を発生するための手段Ｒ２１と、前記入力上の前記ＡＣ信号のＤＣオフセットを消去するべく、前記フィードバック信号の少なくとも一部分を前記ＡＣ信号を受け取る前記入力に印加するための手段２２１と、を具備する演算増幅器回路。
２．前記演算増幅器が、その出力信号が前記ＡＣ信号に対して９０°位相シフトしている積分演算増幅器である請求項１記載の演算増幅器回路。
３．記憶するための前記回路が、前記出力に接続された第一のサンプル・ホールド回路２０１と、前記ＡＣ信号の第一極性の遷移に応答する手段２０６、２０３であって、前記ＡＣ入力信号のゼロ交差時に前記サンプル・ホールド回路を作動させ、前記出力に現れる一方の極性の信号のピーク振幅を記憶するための手段２０６、２０３と、前記出力に接続された第二のサンプル・ホールド回路２０２と、前記ＡＣ信号の第二の極性の遷移に応答する手段２０６、２０４であって、前記ＡＣ信号のゼロ交差時に前記サンプル・ホールド回路を作動させ、前記出力に現れる別の極性の信号の振幅を記憶するための手段２０６、２０４と、を具備する請求項２記載の演算増幅器回路。
４．発生するための前記手段が、前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に接続された電圧分割器Ｒ２１と、前記電圧分割器上のタップ２１９と、を備えていて、前記タップの電位が前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路に記憶されている前記信号の平均値を表すように前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０４が電位を前記電圧分割器に印加し、印加するための前記手段が、前記タップ上の前記電位の少なくとも一部分を前記演算増幅器の前記入力に送り、前記演算増幅器の前記入力に印加されるＡＣ信号のＤＣ成分を消去するための手段２２１を具備する請求項３記載の演算増幅器回路。
５．前記遷移に応答する前記手段が、前記演算増幅器の前記入力に接続された矩形波発生手段２０６であって、前記演算増幅器の前記入力へのＡＣ信号の受信に応答して、前記ＡＣ信号と同じ周波数を有する矩形波信号を発生するための矩形波発生手段２０６と、前記矩形波信号の各前縁の発生に応答して前記第一のサンプル・ホールド手段を作動させ、前記演算増幅器の前記出力での一方の種性の前記信号のピーク振幅を記憶するための手段２０３と、前記矩形波信号の各後縁の発生に応答して前記第二のサンプル・ホールド手段を作動させ、前記演算増幅器の前記出力での別の極性の前記信号のピーク振幅を記憶するための手段２０４と、を具備する請求項３記載の演算増幅器回路。
６．記憶するための前記回路が、前記出力に接続された第一のサンプル・ホールド回路２０１と、前記ＡＣ信号の第一の極性の遷移に応答する手段２０３、２０６であって、前記第一のサンプル・ホールド回路を作動させ、前記出力に現れる一方の極性の信号のピーク振幅を記憶するための手段２０３、２０６と、前記出力に接続された第二のサンプル・ホールド回路２０２と、前記ＡＣ信号の第二の極性の遷移に応答する手段２０６、２０４であって、前記第二のサンプル・ホールド回路を作動させ、前記出力に現れる別の極性の信号のピーク振幅を記憶するための手段２０６、２０４と、を具備する請求項１記載の演算増幅器回路。
７．印加するための前記手段が、前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に接続された電圧分割器Ｒ２１と、前記電圧分割器上のタップ２１９であって、前記タップの電位が前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路に記憶されている前記信号の平均値を表すように前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０４が電位を前記電圧分割器に印加するべく作用するタップ２１９と、前記タップ上の前記電位の少なくとも一部分を前記演算増幅器の前記入力に送り、前記演算増幅器の前記入力に印加されるＡＣ信号のＤＣ成分を消去するための手段２２１と、を具備する請求項６記載の演算増幅器回路。
８．微分されたＡＣ信号を発生するために前記ＡＣ［入力］信号を微分するための手段Ｃ４０１、Ｒ４０１と、微分するための前記手段に接続された矩形波発生手段２０６であって、前記微分されたＡＣ信号の発生に応答し、前記微分されたＡＣ信号と同じ周波数を有する矩形波信号を発生するための矩形波発生手段２０６と、前記矩形波信号の各前縁の発生に応答して前記第一のサンプル・ホールド手段を作動させ、前記演算増幅器の前記出力での一方の極性の前記信号のピーク振幅を記憶するための手段２０３と、前記矩形波信号の各後縁の発生に応答して前記第二のサンプル・ホールド手段を作動させ、前記演算増幅器の前記出力での別の極性の前記信号のピーク振幅を記憶するための手段２０４と、を合わせて具備する請求項７記載の演算増幅器回路。
９．入力と出力とを有する演算増幅器１１４と、ＤＣオフセットを有するＡＣ信号の前記人力による受信に応答して前記演算増幅器のＤＣレベル・シフト及び飽和を防ぐための回路とを有する演算増幅器回路において、前記出力に接続された第一の記憶回路２０１であって、前記演算増幅器から独立していて前記ＡＣ信号の受信に応答して作動する回路によって制御され、前記入力での第一の極性の信号の受信に応答して前記出力に現れる正の信号のピーク振幅を記憶するための第一の記憶回路２０１と、前記出力に接続された第二の記憶回路２０２であって、前記演算増幅器から独立していて前記ＡＣ信号の受信に応答して作動する回路によって制御され、前記人力での第二の極性の信号の受信に応答して前記出力に現れる負の信号のピーク振幅を記憶するための第二記憶回路２０２と、前記第一の記憶回路及び前記第二の記憶回路によって記憶されている前記信号の平均化されたピーク振幅を表すフィードバック信号を発生するための手段Ｒ２１と、前記入力に印加されるＡＣ信号のＤＣオフセットを消去するように、前記フィードバック信号の少なくとも一部分を前記ＡＣ信号を受け取る前記入力に印加するための手段２２１と、を具備する演算増幅器回路。
１０．前記第一の記憶回路及び前記第二の記憶回路が第一のサンプル・ホールド回路２０１及び第二のサンプル・ホールド回路２０２を含み、前記演算増幅器回路が更に、前記ＤＣオフセットを含む前記ＡＣ信号のピーク振幅の精密なサンプリングを可能にするために前記ＡＣ信号を微分するための手段Ｃ４０１、Ｒ４０１と、前記入力信号の第一の極性の遷移に応答する手段２０３であって、前記微分された信号のゼロ交差時に前記第一のサンプル・ホールド回路を作動させ、前記出力に現れる正の信号のピーク振幅を記憶するための手段２０３と、前記入力信号の第二の極性の遷移に応答する手段２０４であって、前記微分された信号のゼロ交差時に前記第二のサンプル・ホールド回路を作動させ、前記出力に現れる負の信号のピーク振幅を記憶するための手段２０４と、を具備する請求項９記載の演算増幅器回路。
１１．フィードバック信号を発生するための前記手段が、前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に接続された電圧分割器Ｒ２１と、前記電圧分割器上のタップ２１９と、を備えており、前記タップの電位が前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路に記憶された前記信号の平均値を表すように前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０２が電位を前記電圧分割器に印加するようになされた請求項１０記載の演算増幅器回路。
１２．印加するための前記手段が、前記タップでの前記電位の少なくとも一部分を前記演算増幅器の前記入力に印加し、前記演算増幅器の前記入力に印加されるＡＣ信号のＤＣ成分を消去するための手段２２１を具備する請求項１１記載の演算増幅器回路。
１３．前記増幅器が積分演算増幅器である請求項９記載の演算増幅器回路。
１４．前記第一の記憶回路２０１及び前記第二の記憶回路２０２が第一のサンプル・ホールド回路及び第二のサンプル・ホールド回路を含み、前記演算増幅器回路が更に、前記入力信号の第一の極性の遷移に応答する手段２０３であって、前記ＡＣ入力信号のゼロ交差時に前記第一のサンプル・ホールド回路を作動させ、前記出力に現れる正の信号のピーク振幅を記憶するための手段２０３と、前記入力信号の第二の極性の遷移に応答する手段２０４であって、前記ＡＣ信号のゼロ交差時に前記第二のサンプル・ホールド回路を作動させ、前記出力に現れる負の信号のピーク振幅を記憶するための手段２０４と、を具備する請求項１３記載の演算増幅器回路。
１５．フィードバック信号を発生するための前記手段が、前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に接続された電圧分割器Ｒ２１と、前記電圧分割器上のタップ２１９と、を備えており、前記タップの電位が前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路に記憶された前記信号の平均値を表すように前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０２が電位を前記電圧分割器に印加するようになされた請求項１４記載の演算増幅器回路。
１６．印加するための前記手段が、前記タップでの前記電位の少なくとも一部分を前記演算増幅器の前記入力に印加し、前記演算増幅器の前記入力に印加されるＡＣ信号のＤＣ成分を消去するための手段２２１を具備する請求項１５記載の演算増幅器回路。
１７．入力と出力とを有する演算増幅器１１４と、ＤＣオフセットを有するＡＣ信号の前記入力による受信に応答して前記演算増幅器のＤＣレベル・シフト及び飽和を防ぐための回路とを有する演算増幅器回路において、前記出力に接続された第一のサンプル・ホールド回路２０１と、前記演算増幅器から独立した手段２０６、２０３であって、前記出力上に現れる正の極性の信号のピーク振幅を記憶するべく前記ＡＣ信号の第一の極性の遷移に応答して前記第一のサンプル・ホールド回路を作動させるための手段２０６、２０３と、前記出力に接続された第二のサンプル・ホールド回路２０２と、前記演算増幅器から独立した手段２０６、２０４であって、前記出力上に現れる負の極性の信号のピーク振幅を記憶するべく前記ＡＣ信号の第二の極性の遷移に応答して前記第二のサンプル・ホールド回路を作動させるための手段２０６、２０４と、前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に接続された電圧分割器Ｒ２１と、前記電圧分割器上のタップ２１９であって、前記タップの電位が前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路に記憶された前記信号の平均値を表すように前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０２が電位を前記電圧分割器に印加するべく作用するタップ２１９と、前記タップ上の前記電位の少なくとも一部分を前記ＡＣ信号を受け取る前記演算増幅器の前記人力に印加し、前記演算増幅器の前記入力に印加される前記ＡＣ信号のＤＣ成分を消去するための手段２２１と、を具備する演算量増幅器回路。
１８．前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路を作動させるための前記手段が、前記入力に接続された微分器Ｃ４０１、Ｒ４０１であって、前記入力へのＡＣ信号の受信に応答して、微分されたＡＣ信号２０７を発生するための微分器Ｃ４０１、Ｒ４０１と、前記微分されたＡＣ信号の発生に応答して、前記微分されたＡＣ信号と同じ周波数を有する矩形波信号２０８を発生するための矩形波発生手段２０６と、前記矩形波信号の各前縁の発生に応答して前記第一のサンプル・ホールド手段を作動させ、前記演算増幅器の前記出力上に現れる前記正及び負の極性のうちの第一の極性の信号のピーク振幅を記憶するための手段２０３と、前記矩形波信号の各後縁の発生に応答して前記第二のサンプル・ホールド手段を作動させ、前記演算増幅器の前記出力上に現れる前記正及び負の極性のうちの第二の極性の信号のピーク振幅を記憶するための手段２０４と、を具備する請求項１７記載の演算増幅器回路。
１９．前記演算増幅器１１４、Ｃ１が積分演算増幅器である請求項１７記載の演算増幅器回路。
２０．前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路を作動させるための前記手段が、前記ＡＣ信号の受信に応答して、前記ＡＣ入力信号と同じ周波数を有する矩形波信号を発生するための矩形波発生手段２０６と、前記矩形波信号の各前縁の発生に応答して前記第一のサンプル・ホールド手段２０１を作動させ、前記演算増幅器の前記出力上に現れる前記正及び負の極性のうちの第一の極性の信号のピーク振幅を記憶するための手段２０３と、前記矩形波信号の各後縁の発生に応答して前記第二のサンプル・ホールド手段２０２を作動させ、前記演算増幅器の前記出力上に現れる前記正及び負の極性のうちの第二の極性の信号のピーク振幅を記憶するための手段２０４と、を具備する請求項１７記載の演算増幅器回路。
２１．入力と出力とを有する演算増幅器１１４と、前記入力によるＡＣ信号及びＤＣオフセットの同時受信に応答して前記演算増幅器のＤＣレベル・シフト及び飽和を防ぐための回路とを作動させるための方法において、前記演算増幅器から独立し且つ前記ＡＣ信号の受信に応答する回路２０１、２０２を作動させ、前記入力でのＡＣ信号の受信に応答して前記出力上に現れる正及び負の信号のピークを記憶する段階と、前記正及び負の信号の平均化されたピーク振幅を表すフィードバック信号２１９を発生する段階と、前記フィードバック信号の少なくとも一部分２２１を前記ＡＣ信号を受け取る前記入力に印加して前記入力上の前記ＡＣのＤＣ成分を消去する段階と、を含む方法。
２２．前記演算増幅器を、その出力信号が前記ＡＣ信号に対して９０°位相シフトしている積分演算増幅器１１４、Ｃ１として作動させる段階を含む請求項２１記載の方法。
２３．記憶する前記段階が、前記ＡＣ信号のゼロ交差時に第一のサンプル・ホールド回路２０１を作動させ、前記ＡＣ信号の第一の極性の遷移に応答して前記出力に現れる一方の極性の信号のピーク振幅を記憶する段階と、前記ＡＣ信号のゼロ交差時に第二のサンプル・ホールド回路２０２を作動させ、前記ＡＣ信号の第二の極性の遷移に応答して前記出力に現れる別の極性の信号のピーク振幅を記憶する段階と、を含む請求項２２記載の方法。
２４．フィードバック信号を発生する前記段階が、前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０２を作動させて、電位を前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に接続された電圧分割器Ｒ２１に印加し、前記電圧分割器上のタップの電位２１９が前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路に記憶された前記信号の平均値を表す段階を含み、印加する前記段階が、前記タップ上の前記電位の少なくとも一部分２２１を前記演算増幅器の前記入力に送り、前記演算増幅器の前記入力に印加されているＡＣ信号のＤＣ成分を消去する段階を含む請求項２３記載の方法。
２５．前記入力でのＡＣ信号の受信に応答して、前記入力に接続された矩形波発生手段２０６を作動させ、前記入力での前記ＡＣ信号と同じ周波数を有する矩形波信号を発生する段階と、前記第一のサンプル・ホールド回路２０１を作動させ、前記矩形波信号の各前縁の発生に応答して前記演算増幅器の前記出力での一方の極性の前記信号のピーク振幅を記憶する段階と、前記第二のサンプル・ホールド回路２０２を作動させ、前記矩形波信号の各後縁の発生に応答して前記演算増幅器の前記出力上の別の極性の前記信号のピーク振幅を記憶する段階と、を合わせて含む請求項２４記載の方法。
２６．記憶する前記段階が、第一のサンプル・ホールド回路２０１を作動させ、前記ＡＣ信号の第一の極性の遷移に応答して前記出力に現れる一方の極性の信号のピーク振幅を記憶する段階と、第二のサンプル・ホールド回路２０２を作動させ、前記ＡＣ信号の第二の極性の遷移に応答して前記出力に現れる別の極性の信号のピーク振幅を記憶する段階と、を含む請求項２１記載の方法。
２７．フィードバック信号を発生する前記段階が、前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０２を作動させて、前記電圧分割器上のタップの電位２１９が前記第一及び第二サンプル・ホールド回路に記憶された前記信号の平均値を表すように電位を前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に接続された電圧分割器Ｒ２１に印加する段階を含み、印加する前記段階が、前記タップ上の前記電位の少なくとも一部分２２１を前記演算増幅器の前記入力に送り、前記演算増幅器の前記入力に印加されているＡＣ信号のＤＣ成分を消去する段階を含む請求項２６記載の方法。
２８．前記入力上の前記ＡＣ信号を微分Ｃ４０１、Ｒ４０１して、微分されたＡＣ信号を発生する段階と、前記微分されたＡＣ信号の発生に応答して矩形波発生手段２０６を作動させ、前記微分されたＡＣ信号と同じ周波数を有する矩形波信号２０８を発生する段階と、前記第一のサンプル・ホールド回路２０１を作動させ、前記矩形波信号の各前縁の発生に応答して前記演算増幅器の前記出力上の一方の極性の前記信号のピーク振幅を記憶する段階と、前記第二のサンプル・ホールド回路２０２を作動させ、前記矩形波信号の各後縁の発生に応答して前記演算増幅器の前記出力上の別の極性の前記信号のピーク振幅を記憶する段階と、を合わせて含む請求項２７記載の演算増幅器。
２９．入力と出力とを有する演算増幅器１１４と、ＤＣオフセットを有するＡＣ信号の前記入力による受信に応答して前記演算増幅器のＤＣレベル・シフト及び飽和を防ぐための回路とを作動させる方法において、前記演算増幅器の入力２２２にＤＣ成分を有するＡＣ信号１１０を受け取る段階と、前記演算増幅器から独立しており且つ前記ＡＣ信号の受信に応答する回路２０６の制御の下で、前記演算増幅器の出力に接続された第一の記憶回路２０１を作動させ、前記入力での第一の極性の信号の受信に応答して前記出力に現れる正の信号のピーク振幅を記憶する段階と、前記演算増幅器から独立しており且つ前記ＡＣ信号の受信に応答する回路２０７の制御の下で、前記出力に接続された第二の記憶回路２０２を作動させ、前記入力への第二の極性の信号の受信に応答して前記出力に現れる負の信号のピーク振幅を記憶する段階と、前記第一の記憶回路及び前記第二の記憶回路によって記憶されている前記信号の平均化された振幅を表すフィードバック信号２１９を発生する段階と、前記人力に印加されるＡＣ信号のＤＣ成分を消去するべく、前記フィードバック信号の少なくとも一部分２２１を前記ＡＣ信号を受け取る前記入力に印加する段階と、を含む方法。
３０．前記第一の記憶回路２０１及び前記第二の記憶回路２０２が第一のサンプル・ホールド回路及び第二のサンプル・ホールド回路を含み、更に、前記ＡＣ信号を微分Ｃ４０１、Ｒ４０１して、前記ＤＣオフセットを含む前記ＡＣ信号のピーク振幅の精密なサンプリングを行う段階と、前記微分された信号のゼロ交差時に前記第一のサンプル・ホールド回路２０１を作動させ、前記入力信号の第一の極性の遷移に応答して前記出力に現れる正の信号のピーク振幅を記憶する段階と、前記微分された信号のゼロ交差時に前記第二のサンプル・ホールド回路２０２を作動させ、前記入力信号の第二の極性の遷移に応答して前記出力に現れる負の信号のピーク振幅を記憶する段階と、を含む請求項２９記載の方法。
３１．フィードバック信号を発生する前記段階が、前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に電圧分割器Ｒ２１を接続する段階を含み、前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０２は、前記電圧分割器上のタップの電位２１９が前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路に記憶された前記信号の平均値を表すように電位を前記電圧分割器に印加するようになされた請求項３０記載の方法。
３２．印加する前記段階が、前記タップ上の前記電位の少なくとも一部分２２１を前記演算増幅器の前記入力に印加し、前記演算増幅器の前記入力に印加されているＡＣ信号のＤＣ成分を消去する段階を含む請求項３１記載の方法。
３３．前記演算増幅器１１４、Ｃ１が積分演算増幅器である請求項２９記載の方法。
３４．前記第一の記憶回路２０１及び前記第二の記憶回路２０２が第一のサンプル・ホールド回路及び第二のサンプル・ホールド回路を含み、更に、前記ＡＣ信号１１０のゼロ交差時に前記第一のサンプル・ホールド回路２０１を作動させ、前記入力信号の第一の極性の遷移に応答して前記出力に現れる正の信号のピーク振幅を記憶する段階と、前記ＡＣ信号１１０のゼロ交差時に前記第二のサンプル・ホールド回路２０２を作動させ、前記入力信号の第二の極性の遷移に応答して前記出力に現れる負の信号のピーク振幅を記憶する段階と、を含む請求項３３記載の方法。
３５．フィードバック信号を発生する前記段階が、前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０２を作動させ、電位を前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に接続された電圧分割器に印加し、前記電圧分割器上のタップの電位が前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路に記憶された前記信号の平均値を表す段階を含む請求項３４記載の方法。
３６．前記タップ上の前記電位の少なくとも一部分２２１を前記演算増幅器の前記入力に印加して、前記演算増幅器の前記入力に印加されているＡＣ信号のＤＣ成分を消去する段階を含む請求項３５記載の方法。
３７．入力と出力とを有する演算増幅器１１４と、ＤＣオフセットを有するＡＣ信号の前記入力による受信に応答して前記演算増幅器のＤＣレベル・シフト及び飽和を防ぐための回路とを作動させるための方法において、前記入力でのＡＣ信号の第一の極性の遷移に応答して前記出力に現れる正の信号のピーク振幅を記憶するために、前記ＡＣ信号の受信に応答し且つ前記演算増幅器から独立した回路２０６の制御の下で第一のサンプル・ホールド回路２０１を作動させる段階と、前記入力での前記ＡＣ信号の第二の極性の遷移に応答して前記出力に現れる負の信号のピーク振幅を記憶するために、前記ＡＣ信号の受信に応答し且つ前記演算増幅器から独立した回路の制御の下で第二のサンプル・ホールド回路２０２を作動させる段階と、前記電圧分割器上のタップの電位２１９が前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路に記憶された前記信号の平均値を表すように電位を前記第一のサンプル・ホールド回路の出力と前記第二のサンプル・ホールド回路の出力との間に接続された電圧分割器Ｒ２１に印加するために、前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０２を作動させる段階と、前記タップ上の前記電位の少なくとも一部分２２１を前記演算増幅器の前記入力に印加して前記演算増幅器の前記入力に印加されているＡＣ信号のＤＣ成分を消会する段階を含むことを特徴とする方法。
３８．前記第一のサンプル・ホールド回路及び前記第二のサンプル・ホールド回路を作動させる前記段階が、前記入力でのＡＣ信号の受信に応答して、微分されたＡＣ信号２０７、Ｃ４０１、Ｒ４０１を発生する段階と、前記微分されたＡＣ信号と同じ周波数を有する矩形波信号２０８を発生する段階と、前記第一のサンプル・ホールド回路２０１を作動させ、前記矩形波信号の各前縁の発生に応答して前記演算増幅器の前記出力に現れる一方の極性の信号のピーク振幅を記憶する段階と、前記第二のサンプル・ホールド回路２０２を作動させ、前記矩形波信号の各後縁の発生に応答して前記演算増幅器の前記出力に現れる別の極性の信号のピーク振幅を記憶する段階と、を含む請求項３７記載の方法。
３９．前記演算増幅器が積分演算増幅器１１４、ＣＩである請求項３７記載の方法。
４０．前記第一のサンプル・ホールド回路２０１及び前記第二のサンプル・ホールド回路２０２を作動させる前記段階が、前記ＡＣ信号と同じ周波数を有する矩形波信号２０８を発生する段階と、前記第一のサンプル・ホールド回路２０１を作動させ、前記矩形波信号の各前縁の発生に応答して前記演算増幅器の前記出力に現れる一方の極性の信号のピーク振幅を記憶する段階と、前記第二のサンプル・ホールド回路２０２を作動させ、前記矩形波信号の各後縁の発生に応答して前記演算増幅器の前記出力に現れる別の極性の信号のピーク振幅を記憶する段階を含む請求項３７記載の方法。