JPH0750693B2 - 酸化シリコン膜の製造方法 - Google Patents
酸化シリコン膜の製造方法Info
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- JPH0750693B2 JPH0750693B2 JP60272163A JP27216385A JPH0750693B2 JP H0750693 B2 JPH0750693 B2 JP H0750693B2 JP 60272163 A JP60272163 A JP 60272163A JP 27216385 A JP27216385 A JP 27216385A JP H0750693 B2 JPH0750693 B2 JP H0750693B2
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- oxide film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
- H10D64/0134—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid with a treatment, e.g. annealing, after the formation of the insulator and before the formation of the conductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/40—Ion implantation into wafers, substrates or parts of devices into insulating materials
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- Formation Of Insulating Films (AREA)
- Silicon Compounds (AREA)
- Physical Vapour Deposition (AREA)
Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明は酸化シリコン膜及びその形成方法に関し、特に
二酸化シリコン薄膜及びその形成方法に関するものであ
る。
二酸化シリコン薄膜及びその形成方法に関するものであ
る。
ロ．従来技術 半導体装置において、二酸化シリコン（SiO2）薄膜は種
々の箇所に形成されているが、その物性や膜質等はデバ
イス性能を大きく左右する。
々の箇所に形成されているが、その物性や膜質等はデバ
イス性能を大きく左右する。
ハ．発明の目的 本発明の目的は主として二酸化シリコンからなる酸化シ
リコン膜として、その電気特性、光学特性等の向上した
酸化シリコン膜を提供し、かつその効果的な形成方法も
提供することにある。
リコン膜として、その電気特性、光学特性等の向上した
酸化シリコン膜を提供し、かつその効果的な形成方法も
提供することにある。
ニ．発明の構成 即ち、本発明は、酸化シリコン膜を形成する工程と、イ
オン加速電圧がおよそ20keV〜50keVであり、イオン注入
量がおよそ１×1016個/cm2〜８×1016個/cm2である条件
の下で、前記酸化シリコン膜にシリコンイオンを注入す
る工程と、温度がおよそ900℃〜1000℃である条件の下
におよそ20分〜40分のアニール処理を行って、前記加速
電圧及び注入量に対応した粒径のシリコン粒子を前記シ
リコン酸化膜中に形成する工程とを有する酸化シリコン
膜の製造方法に係るものである。
オン加速電圧がおよそ20keV〜50keVであり、イオン注入
量がおよそ１×1016個/cm2〜８×1016個/cm2である条件
の下で、前記酸化シリコン膜にシリコンイオンを注入す
る工程と、温度がおよそ900℃〜1000℃である条件の下
におよそ20分〜40分のアニール処理を行って、前記加速
電圧及び注入量に対応した粒径のシリコン粒子を前記シ
リコン酸化膜中に形成する工程とを有する酸化シリコン
膜の製造方法に係るものである。
ホ．実施例 以下、本発明の実施例を図面について詳細に説明する。
第１図は、本発明を概略的に例示するものである。
第1A図は、シリコン基板１の表面に例えば熱酸化技術に
よつてSiO2膜２を成長させた状態を示す。このSiO2膜２
は種々の用途、機能があるが、例えばゲート酸化膜とな
るものである。
よつてSiO2膜２を成長させた状態を示す。このSiO2膜２
は種々の用途、機能があるが、例えばゲート酸化膜とな
るものである。
そして次に、第1B図のように、制御された加速電圧（特
に20〜50KeV）及び注入量（特に１×1016〜８×1016個/
cm2）でシリコンイオン３を照射し、SiO2膜２中に注入
する。
に20〜50KeV）及び注入量（特に１×1016〜８×1016個/
cm2）でシリコンイオン３を照射し、SiO2膜２中に注入
する。
更にこのイオン注入後に、所定の条件（特に20〜40分で
900〜1100℃）でアニールを施す。
900〜1100℃）でアニールを施す。
本発明者は、こうしたSiO2膜中へのSiのイオン注入及び
その後のアニール処理の結果、SiO2膜中には粒径の制御
されたシリコン析出物（例えば粒径20Å以上のSiクラス
ター）が生成しており、かつこの粒径がイオン注入条件
（加速電圧、注入量）によつて制御可能であり、得られ
たSiO2膜が純粋なSiO2膜とは異なる有用な諸特性（電気
特性、光学特性等）を示すことを見出したのである。次
に、この非常に興味ある有用な知見について詳細に説明
する。
その後のアニール処理の結果、SiO2膜中には粒径の制御
されたシリコン析出物（例えば粒径20Å以上のSiクラス
ター）が生成しており、かつこの粒径がイオン注入条件
（加速電圧、注入量）によつて制御可能であり、得られ
たSiO2膜が純粋なSiO2膜とは異なる有用な諸特性（電気
特性、光学特性等）を示すことを見出したのである。次
に、この非常に興味ある有用な知見について詳細に説明
する。
上記のようにSiO2膜中にSiをイオン注入すると、次のよ
うな現象が生じるものと考えられる。即ち、イオン注入
工程において、まず加速されたSiが非晶質状態のSiO2ネ
ットワークのどこかにぶつかり、ネットワークを切断
し、ダングリングボンドを生ぜしめる。そのダングリン
グボンドに、注入されたSi（これは、ネットワークを切
断したSiそのものである必要はなく、次々と注入されて
くるSiのうちのどれか１ケと考えてよい。）が結びつ
き、結果的にSiXOYという構造を形成する。単位体積あ
たりに存在する原子としてはSi:Oは約1:2となつている
ため、統計的に考えればSiOが多くなる。実際後述する
実験結果でも、SiOが多量に観測された。熱的にSiO2とS
iが安定であるから、イオン注入後のアニールで、SiXOY
はSiO2とSiになる。これも実験により確認されている。
加えて、SiO2中のSiの拡散定数は非常に小さいために、
アニールによつて生じる熱拡散は無視できる。したがつ
て、Siの析出は、SiXOY→SiO2の過程で実質的にSiの過
不足が生じたことのみによつておこなわれる。即ち、Si
O2中に生じるSiXOYの密度分布により、Si析出物の粒径
が律則される。このSiXOYの密度分布は、イオン注入時
の加速電圧及び注入量で制御できる。
うな現象が生じるものと考えられる。即ち、イオン注入
工程において、まず加速されたSiが非晶質状態のSiO2ネ
ットワークのどこかにぶつかり、ネットワークを切断
し、ダングリングボンドを生ぜしめる。そのダングリン
グボンドに、注入されたSi（これは、ネットワークを切
断したSiそのものである必要はなく、次々と注入されて
くるSiのうちのどれか１ケと考えてよい。）が結びつ
き、結果的にSiXOYという構造を形成する。単位体積あ
たりに存在する原子としてはSi:Oは約1:2となつている
ため、統計的に考えればSiOが多くなる。実際後述する
実験結果でも、SiOが多量に観測された。熱的にSiO2とS
iが安定であるから、イオン注入後のアニールで、SiXOY
はSiO2とSiになる。これも実験により確認されている。
加えて、SiO2中のSiの拡散定数は非常に小さいために、
アニールによつて生じる熱拡散は無視できる。したがつ
て、Siの析出は、SiXOY→SiO2の過程で実質的にSiの過
不足が生じたことのみによつておこなわれる。即ち、Si
O2中に生じるSiXOYの密度分布により、Si析出物の粒径
が律則される。このSiXOYの密度分布は、イオン注入時
の加速電圧及び注入量で制御できる。
このように、SiO2中のSi析出物の粒径（一般には長径で
示す。）は、イオン注入条件で制御できる。このイオン
注入条件は、上記のSiXOYの深さ方向及び平面方向分布
を決める加速電圧及び注入量であり、加速電圧はエネル
ギーにして20〜50KeVとするのが望ましく、注入量は１
×1016〜８×1016個/cm2とするのが望ましい（１×1015
個/cm2程度だと、SiO2と実質的に変らない膜にしかなら
ないことがある）。また、Siを析出させるためのアニー
ルは、20〜40分（例えば30分）、900〜1100℃とするの
が望ましい。
示す。）は、イオン注入条件で制御できる。このイオン
注入条件は、上記のSiXOYの深さ方向及び平面方向分布
を決める加速電圧及び注入量であり、加速電圧はエネル
ギーにして20〜50KeVとするのが望ましく、注入量は１
×1016〜８×1016個/cm2とするのが望ましい（１×1015
個/cm2程度だと、SiO2と実質的に変らない膜にしかなら
ないことがある）。また、Siを析出させるためのアニー
ルは、20〜40分（例えば30分）、900〜1100℃とするの
が望ましい。
上記の如くにSiO2中のSiの粒径を変化させることによ
り、SiO2の例えば屈折率とか光の透過率を変化させるこ
とが可能である。また、導電率、誘電率なども変化さる
ことが可能であり、純粋なSiO2にはない新しい物性、或
いは用途、機能を期待することができる。
り、SiO2の例えば屈折率とか光の透過率を変化させるこ
とが可能である。また、導電率、誘電率なども変化さる
ことが可能であり、純粋なSiO2にはない新しい物性、或
いは用途、機能を期待することができる。
次に、第２図〜第19図について、本発明を実験例で更に
詳細に説明する。
詳細に説明する。
この実験例では、SiO2膜にSiを30KeVでイオン注入（ド
ーズ（注入）量５×1016cm-2）した膜のXPS（Ｘ−ray p
hotoemission spectroscopy）データーを第２図に示
す。第３図〜第５図は第２図に示したデーターから表面
及び320Å、480Åで得たスペクトルを取り出し、波形分
離処理したデーターを同時にプロットしたものである。
他方、第６図は、第２図と同一条件でSiO2膜を作成した
後に1000℃で30分、アニール処理を施したときのXPSに
よる深さ方向のデーターであり、第７図〜第９図は第３
図〜第５図と同様の処理を行なつたものである。
ーズ（注入）量５×1016cm-2）した膜のXPS（Ｘ−ray p
hotoemission spectroscopy）データーを第２図に示
す。第３図〜第５図は第２図に示したデーターから表面
及び320Å、480Åで得たスペクトルを取り出し、波形分
離処理したデーターを同時にプロットしたものである。
他方、第６図は、第２図と同一条件でSiO2膜を作成した
後に1000℃で30分、アニール処理を施したときのXPSに
よる深さ方向のデーターであり、第７図〜第９図は第３
図〜第５図と同様の処理を行なつたものである。
これらのデーターから明らかなように、アニール処理を
行なわないもの（第２図〜第５図）ではSiOが多量に観
察され、アニール処理を行なう（第６図〜第９図）と、
SiOの量は減少し、Siが多量に観察されるようになる。
これは、SiOが熱的に不安定であり、熱処理を行なうこ
とによりSiOはSiO2とSiに分離し、熱的安定状態に移行
するためであると考えられる。
行なわないもの（第２図〜第５図）ではSiOが多量に観
察され、アニール処理を行なう（第６図〜第９図）と、
SiOの量は減少し、Siが多量に観察されるようになる。
これは、SiOが熱的に不安定であり、熱処理を行なうこ
とによりSiOはSiO2とSiに分離し、熱的安定状態に移行
するためであると考えられる。
第10図は、アニール時間が30分及び300分（1000℃）の
条件での、分離したSiの深さ方向の分布を測定したもの
である。アニール時間が10倍になつても、深さ方向の分
布に大きな差は認められない。これから、SiO2中でのSi
の熱拡散はほぼ無視できると結論できる。
条件での、分離したSiの深さ方向の分布を測定したもの
である。アニール時間が10倍になつても、深さ方向の分
布に大きな差は認められない。これから、SiO2中でのSi
の熱拡散はほぼ無視できると結論できる。
第11図及び第12図は＃１の部分（即ち、表面部分）をと
り出し、図形処理したものである。第13図及び第14図は
＃２の部分（即ち、表面から400Åの部分）を取り出
し、図形処理したものである。第10図から、このの部分
（＃２）でSiの量がかなり多くなつている。第15図及び
第16図は＃３の部分（即ち、表面から1500Åの部分）を
とり出し、図形処理したものである。第10図から、この
部分（＃３）では、ほぼSiイオン注入の影響がないと言
える。なお、第11図、第13図及び第15図は、各部分をサ
ンプリングして画像処理を行なう明暗パターンをフーリ
エ変換によりデータ処理し、粒径をパラメータとしてプ
ロットしたもの（但し、実空間とは異なつたフーリエ空
間）である。また、第12図、第14図及び第16図は、対応
する各明暗パターンをフーリエ逆変換し、粒径20Å以上
のものについてのみ実空間座標でプロットしたものであ
る。
り出し、図形処理したものである。第13図及び第14図は
＃２の部分（即ち、表面から400Åの部分）を取り出
し、図形処理したものである。第10図から、このの部分
（＃２）でSiの量がかなり多くなつている。第15図及び
第16図は＃３の部分（即ち、表面から1500Åの部分）を
とり出し、図形処理したものである。第10図から、この
部分（＃３）では、ほぼSiイオン注入の影響がないと言
える。なお、第11図、第13図及び第15図は、各部分をサ
ンプリングして画像処理を行なう明暗パターンをフーリ
エ変換によりデータ処理し、粒径をパラメータとしてプ
ロットしたもの（但し、実空間とは異なつたフーリエ空
間）である。また、第12図、第14図及び第16図は、対応
する各明暗パターンをフーリエ逆変換し、粒径20Å以上
のものについてのみ実空間座標でプロットしたものであ
る。
第11図、第13図、第15図から＃１及び＃３では20Å程度
のクラスターはあまり認められないが、＃２では20Å程
度のクラスターを多く認めることができた。この20Åの
クラスターはSiであろう。
のクラスターはあまり認められないが、＃２では20Å程
度のクラスターを多く認めることができた。この20Åの
クラスターはSiであろう。
第17図はSiリッチのSiO2膜の電気特性を測定したもので
ある。膜厚は、SiリッチSiO2ともに700Åである。ここ
に示したSiリッチSiO2膜の製作条件は、第６図〜第９図
に示したものと同一である。また、第18図及び第19図は
それぞれ、Siイオン注入量が１×1016cm-2及び１×1015
cm-2で、その他は同一（1000℃、30分アニール、膜厚70
0Å）のものの電気特性である。
ある。膜厚は、SiリッチSiO2ともに700Åである。ここ
に示したSiリッチSiO2膜の製作条件は、第６図〜第９図
に示したものと同一である。また、第18図及び第19図は
それぞれ、Siイオン注入量が１×1016cm-2及び１×1015
cm-2で、その他は同一（1000℃、30分アニール、膜厚70
0Å）のものの電気特性である。
第17図〜第19図から次のようなことが結論づけられる。
即ち、純粋なSiO2の膜破壊は60〜65V近辺でおこるが、S
iを注入したものでは少なくとも65Vまでは破壊はおこら
ない。また、１×1015cm-2のSiイオン注入では、純粋な
SiO2と電気的な差異はほとんど認められない（第17図と
第19図の比較）が、１×1016から５×1016cm-2へとSi注
入量が増加するに従つて導電性も高くなつてくる（第17
図と第18図の比較）。
即ち、純粋なSiO2の膜破壊は60〜65V近辺でおこるが、S
iを注入したものでは少なくとも65Vまでは破壊はおこら
ない。また、１×1015cm-2のSiイオン注入では、純粋な
SiO2と電気的な差異はほとんど認められない（第17図と
第19図の比較）が、１×1016から５×1016cm-2へとSi注
入量が増加するに従つて導電性も高くなつてくる（第17
図と第18図の比較）。
以上に示した事実から明らかなように、本発明に基い
て、SiO2膜に制御された加速電圧及び注入量でSiをイオ
ン注入し、しかる後にアニールを施せば、同イオン注入
条件に対応した粒径のSi析出物を生成させ、これによつ
てSiO2膜の導電性、絶縁耐圧等を制御できることが理解
されるであろう。
て、SiO2膜に制御された加速電圧及び注入量でSiをイオ
ン注入し、しかる後にアニールを施せば、同イオン注入
条件に対応した粒径のSi析出物を生成させ、これによつ
てSiO2膜の導電性、絶縁耐圧等を制御できることが理解
されるであろう。
次に、こうしたSi析出物含有SiO2膜を使用したデバイス
例を第20図〜第25図に例示する。
例を第20図〜第25図に例示する。
第20図は、SOS（Silicon on Sapphire）構造のＰチャネ
ル型MOSFET（Metal Oxide Semiconductor Field Effect
Transistor）を示し、サファイア基体11上に成長させ
たＰ型単結晶シリコン層１を基板として使用することが
できる。このMOSFETはP-型基板１にP+型のソース領域13
及びドレイン領域14を有し、これら両領域間のチャネル
領域上にゲート酸化膜２を介してゲート電極17を設けた
ものである。図中の25はフィールドSiO2膜である。これ
は、いわゆるディープデプレッションTrと称され、エス
・アール・ホフスタイン（S.R.Hofstein）によつて詳し
い解析がなされている〔アイ・イー・イー・イー・トラ
ンザクションズ・オブ・エレクトロン・デバイセス（IE
EE TRANSACTIONS OF ELECTRON DEVICES）,VOL.ED−13,N
O.12,DECEMBER 1966〕。
ル型MOSFET（Metal Oxide Semiconductor Field Effect
Transistor）を示し、サファイア基体11上に成長させ
たＰ型単結晶シリコン層１を基板として使用することが
できる。このMOSFETはP-型基板１にP+型のソース領域13
及びドレイン領域14を有し、これら両領域間のチャネル
領域上にゲート酸化膜２を介してゲート電極17を設けた
ものである。図中の25はフィールドSiO2膜である。これ
は、いわゆるディープデプレッションTrと称され、エス
・アール・ホフスタイン（S.R.Hofstein）によつて詳し
い解析がなされている〔アイ・イー・イー・イー・トラ
ンザクションズ・オブ・エレクトロン・デバイセス（IE
EE TRANSACTIONS OF ELECTRON DEVICES）,VOL.ED−13,N
O.12,DECEMBER 1966〕。
このＰ型ディープデプレッションTrでは一般に、ソース
電圧をVDDとする。但し、基板電位は、基板を流れる電
流によつて決定されるので、チャネル方向に勾配をもつ
が最大でもVDDである。また、ドレイン電圧を0Vと仮定
すると、ドレイン領域近傍での基板電圧は0Vとなる。ゲ
ート電圧は0Vと仮定した場合には、ゲート電圧による基
板内での空乏層は発生せず、このトランジスタは抵抗と
して動作することになる。ところが、ゲート電圧を徐々
に増大させてゆくと、基板内ではまずドレイン領域近傍
に空乏層が生じ、これによつてチャネル領域の電流通路
が狭められ、ソース・ドレイン電流が減少する。この場
合、例えばゲート電圧を5Vに上げても、ソース領域近傍
では基板電圧は5V（＝VDD）となつているために、そこ
では空乏層が伸びないことになる。
電圧をVDDとする。但し、基板電位は、基板を流れる電
流によつて決定されるので、チャネル方向に勾配をもつ
が最大でもVDDである。また、ドレイン電圧を0Vと仮定
すると、ドレイン領域近傍での基板電圧は0Vとなる。ゲ
ート電圧は0Vと仮定した場合には、ゲート電圧による基
板内での空乏層は発生せず、このトランジスタは抵抗と
して動作することになる。ところが、ゲート電圧を徐々
に増大させてゆくと、基板内ではまずドレイン領域近傍
に空乏層が生じ、これによつてチャネル領域の電流通路
が狭められ、ソース・ドレイン電流が減少する。この場
合、例えばゲート電圧を5Vに上げても、ソース領域近傍
では基板電圧は5V（＝VDD）となつているために、そこ
では空乏層が伸びないことになる。
本発明者は上記のようにソース領域近傍に空傍化されな
い部分が残る状態で、電流が完全に遮断される場合があ
るかどうかを考察した結果、次の如き結論に到達した。
即ち、空乏層がソース領域にまで達する以前にチャネル
領域を完全に塞いで電流を遮断（ピンチオフ）したとす
れば、空乏層の端部がソース領域に面している位置での
電位は5Vとなつているはずである。ところが、この電位
が5Vであると、ゲート電圧も5Vであるから同位置ではゲ
ートからの電界の影響はなく、空乏化しなくなる。この
ため、ソース領域に面した部分での空乏層端はドレイン
領域側へ後退してゆくことになる。この後退は、基板電
流が流れ出して基板電位が低下し出すまで続く。即ち、
ゲート電位がソース電位と同じか或いはそれ以下の値し
かとらない場合には、必ず飽和電流が流れるのである。
い部分が残る状態で、電流が完全に遮断される場合があ
るかどうかを考察した結果、次の如き結論に到達した。
即ち、空乏層がソース領域にまで達する以前にチャネル
領域を完全に塞いで電流を遮断（ピンチオフ）したとす
れば、空乏層の端部がソース領域に面している位置での
電位は5Vとなつているはずである。ところが、この電位
が5Vであると、ゲート電圧も5Vであるから同位置ではゲ
ートからの電界の影響はなく、空乏化しなくなる。この
ため、ソース領域に面した部分での空乏層端はドレイン
領域側へ後退してゆくことになる。この後退は、基板電
流が流れ出して基板電位が低下し出すまで続く。即ち、
ゲート電位がソース電位と同じか或いはそれ以下の値し
かとらない場合には、必ず飽和電流が流れるのである。
従つて、Ｐ型ディープデプレッションTrでは、電流は完
全に遮断するためには、ゲート電圧をソース電圧以上に
上げることが必要となる。このためには、ゲート電圧を
昇圧する昇圧回路を設けるとか、或いはソース、ゲート
及びドレイン用として三電源（例えば、0V、＋VDD、−V
DD）にするといつた手段を講じなければならない。これ
では、通常のデプレッション型MOSFETを使用する場合と
何ら変わりはないので、効果的な対策が望まれる。
全に遮断するためには、ゲート電圧をソース電圧以上に
上げることが必要となる。このためには、ゲート電圧を
昇圧する昇圧回路を設けるとか、或いはソース、ゲート
及びドレイン用として三電源（例えば、0V、＋VDD、−V
DD）にするといつた手段を講じなければならない。これ
では、通常のデプレッション型MOSFETを使用する場合と
何ら変わりはないので、効果的な対策が望まれる。
そこで、本発明に基いて、SiO2ゲート酸化膜２に制御さ
れた量でSiをイオン注入し、アニールを施し、所望の粒
径のSi析出物を膜２中に生成せしめることによつて、 、基板１とSiO2膜２との界面近傍に電荷を帯びた層を
形成させる。
れた量でSiをイオン注入し、アニールを施し、所望の粒
径のSi析出物を膜２中に生成せしめることによつて、 、基板１とSiO2膜２との界面近傍に電荷を帯びた層を
形成させる。
、酸化膜中に深いトラップ準位を形成させ、そのトラ
ップにホール又はエレクトロンを注入し、界面準位に正
又は負のポテンシャルを与える。
ップにホール又はエレクトロンを注入し、界面準位に正
又は負のポテンシャルを与える。
上記、を実現させ、この効果によつてSi基板と酸化
膜（ゲート酸化膜）との界面ポテンシャルの制御を行な
い、もつてゲート電界強度を制御するものである。つま
り、Siの注入によりSiO2が化学量論比からずれ、このた
めトンネリングが生じ易くなり、やはりホール及びエレ
クトロンの注入がたやすく実現でき、界面準位の増大が
期待できる。この結果、特別な昇圧（又は降圧）回路を
設けることなしに、しかも外部からの供給電源を二電源
（例えば0VとVDD）のみとするだけで、しかもフローテ
ィンゲート不要にしてディープデプレッションTrの電流
を完全に遮断することができる。
膜（ゲート酸化膜）との界面ポテンシャルの制御を行な
い、もつてゲート電界強度を制御するものである。つま
り、Siの注入によりSiO2が化学量論比からずれ、このた
めトンネリングが生じ易くなり、やはりホール及びエレ
クトロンの注入がたやすく実現でき、界面準位の増大が
期待できる。この結果、特別な昇圧（又は降圧）回路を
設けることなしに、しかも外部からの供給電源を二電源
（例えば0VとVDD）のみとするだけで、しかもフローテ
ィンゲート不要にしてディープデプレッションTrの電流
を完全に遮断することができる。
第21図は、第20図のデバイスの一製造方法を示すもので
あつて、まず第21A図のように、通常のSOSを作成する手
順によりゲートポリシリコン17のエッチングの前工程ま
での工程により第22A図の構造を作成し、マスク20によ
つてゲート部分になるところへ選択的にSiイオン３を注
入する。その際、注入されたSi濃度の最大点がSi基板１
とSiO22の界面にくるように、イオン注入時の加速エネ
ルギー注入量を調節し、更にアニールを施す。
あつて、まず第21A図のように、通常のSOSを作成する手
順によりゲートポリシリコン17のエッチングの前工程ま
での工程により第22A図の構造を作成し、マスク20によ
つてゲート部分になるところへ選択的にSiイオン３を注
入する。その際、注入されたSi濃度の最大点がSi基板１
とSiO22の界面にくるように、イオン注入時の加速エネ
ルギー注入量を調節し、更にアニールを施す。
第22図は、本発明を三次元ICに適用した実施例を示すも
のである。
のである。
この実施例による半導体装置は基本的にはP-型シリコン
基板31の一主面側に形成されたN+型半導体領域33及び34
を夫々ソース領域及びドレイン領域とし、かつゲート酸
化膜36上にゲート電極37を有する通常のＮチャネル型MO
SFETと、第20図の実施例と同様にP-型シリコン層42にP+
型ソース領域43、ドレイン領域44を有し、かつシリコン
層42下にゲート酸化膜60とフローティングゲート48とコ
ントロールゲート37を有するＰチャネル型ディープデプ
レッションTrとが積層せしめられたものである。これら
両トランジスタは、ゲート37を共通に有し、ドレイン領
域34−44間が配線52により電気的に接続され、これによ
つてインバータ回路を構成することができる。なお、図
中の47、57はソース電極である。また、49、54は酸化膜
であり、56も同様の酸化膜であり、55はシリコンの表面
酸化膜である。
基板31の一主面側に形成されたN+型半導体領域33及び34
を夫々ソース領域及びドレイン領域とし、かつゲート酸
化膜36上にゲート電極37を有する通常のＮチャネル型MO
SFETと、第20図の実施例と同様にP-型シリコン層42にP+
型ソース領域43、ドレイン領域44を有し、かつシリコン
層42下にゲート酸化膜60とフローティングゲート48とコ
ントロールゲート37を有するＰチャネル型ディープデプ
レッションTrとが積層せしめられたものである。これら
両トランジスタは、ゲート37を共通に有し、ドレイン領
域34−44間が配線52により電気的に接続され、これによ
つてインバータ回路を構成することができる。なお、図
中の47、57はソース電極である。また、49、54は酸化膜
であり、56も同様の酸化膜であり、55はシリコンの表面
酸化膜である。
なお、上記の各領域43、44、50の不純物濃度は上述した
13、14、20と同じであつてよい。
13、14、20と同じであつてよい。
上記の如くに構成した三次元ICによれば、Ｐチャネル型
ディープデプレッションTrのフローティングゲート48に
対してソース領域43から酸化膜60を通して正ポテンシャ
ルのホールを注入し、チャネル領域45を完全にオフとす
ることができる。このフローティングゲートへのホール
注入は、このトランジスタの製造段階で製造者側で行な
えば、その後には必要のないものである。
ディープデプレッションTrのフローティングゲート48に
対してソース領域43から酸化膜60を通して正ポテンシャ
ルのホールを注入し、チャネル領域45を完全にオフとす
ることができる。このフローティングゲートへのホール
注入は、このトランジスタの製造段階で製造者側で行な
えば、その後には必要のないものである。
この例において、酸化膜60中に本発明に基いてSiをイオ
ン注入し、アニールでその析出物を生成せしめておけ
ば、酸化膜60の電気抵抗を制御してトンネル効果による
キャリアの注入を行ない易くなる。
ン注入し、アニールでその析出物を生成せしめておけ
ば、酸化膜60の電気抵抗を制御してトンネル効果による
キャリアの注入を行ない易くなる。
第23図は、本発明をEEPROM（electrically erasable an
d programmable read only memory）に適用した例を示
す。
d programmable read only memory）に適用した例を示
す。
即ち、Ｐ型シリコン基板31にN+型ソース領域33及びドレ
イン領域34を形成し、これら両領域間上にSiO2膜36、49
を介してフローティングゲート48及びコントロールゲー
ト37を夫々を設けている。図中の61はゲート電極、62は
フィールドSiO2膜である。このEEPROMにおいて、特にフ
ローティングゲート48下の酸化膜36のうち、ドレイン領
域34から電荷を注入すべき部分36aを、本発明に基いてS
i析出物を含有するSiO2膜とする。例えば、まず純粋のS
iO2膜36を形成し、このうち36aの位置において表面側の
厚さ300Åまでの領域36bにSiをイオン注入し、その下は
厚さ100Å以下の純SiO236cとすることができる。このよ
うに構成すると、Si析出物含有SiO236bによつて電気抵
抗が減少しかつ耐圧も上昇するから、酸化膜36a全体の
膜厚を大きくすることができる一方、純SiO2部分36cの
膜厚を100Å以下としても差支えない。このため、トン
ネル効果が向上し、ドレインからの電荷の注入及び放出
を行ない易くなり、書込み、読出しの容易なデバイスを
提供できる。なお、このトンネル効果は、SiO236b中のS
i析出物の粒径によつて制御可能である。
イン領域34を形成し、これら両領域間上にSiO2膜36、49
を介してフローティングゲート48及びコントロールゲー
ト37を夫々を設けている。図中の61はゲート電極、62は
フィールドSiO2膜である。このEEPROMにおいて、特にフ
ローティングゲート48下の酸化膜36のうち、ドレイン領
域34から電荷を注入すべき部分36aを、本発明に基いてS
i析出物を含有するSiO2膜とする。例えば、まず純粋のS
iO2膜36を形成し、このうち36aの位置において表面側の
厚さ300Åまでの領域36bにSiをイオン注入し、その下は
厚さ100Å以下の純SiO236cとすることができる。このよ
うに構成すると、Si析出物含有SiO236bによつて電気抵
抗が減少しかつ耐圧も上昇するから、酸化膜36a全体の
膜厚を大きくすることができる一方、純SiO2部分36cの
膜厚を100Å以下としても差支えない。このため、トン
ネル効果が向上し、ドレインからの電荷の注入及び放出
を行ない易くなり、書込み、読出しの容易なデバイスを
提供できる。なお、このトンネル効果は、SiO236b中のS
i析出物の粒径によつて制御可能である。
第24図は、本発明を固体撮像装置に適用した例を示す。
即ち、上面に光電変換素子71が配列されて光電変換素子
アレイ78が形成された基板76の上部を覆うように、透明
性のSiO2保護層が72が積層されている。そして、このSi
O2層72のうち、各光電変換素子71に対向する部位分、本
発明に基いてSiをイオン注入し、この部分での保護層72
の屈折率を選択的に変化させている。注入されるSiの濃
度分布に従つて屈折率が変化するので、このような屈折
率分布を有する部分はレンズ機能を奏することとなり、
レンズ領域79を形成する。従つて、保護層72中に形成さ
れたレンズ領域79によつて、入射する光線70は収束され
て、受光部たる各光電変換素子71上に効率良く集められ
る。
アレイ78が形成された基板76の上部を覆うように、透明
性のSiO2保護層が72が積層されている。そして、このSi
O2層72のうち、各光電変換素子71に対向する部位分、本
発明に基いてSiをイオン注入し、この部分での保護層72
の屈折率を選択的に変化させている。注入されるSiの濃
度分布に従つて屈折率が変化するので、このような屈折
率分布を有する部分はレンズ機能を奏することとなり、
レンズ領域79を形成する。従つて、保護層72中に形成さ
れたレンズ領域79によつて、入射する光線70は収束され
て、受光部たる各光電変換素子71上に効率良く集められ
る。
なお、注入されるSiは保護層72の屈折率を高めるもので
あるので、レンズ領域79においてその中心部でのSi量を
少なくし、周辺域でのSi量を多くする。また、この装置
は、SiO2層72自体は平坦な表面を呈するので組立て等を
行ない易く、かつ機械的強度も大きくできる。
あるので、レンズ領域79においてその中心部でのSi量を
少なくし、周辺域でのSi量を多くする。また、この装置
は、SiO2層72自体は平坦な表面を呈するので組立て等を
行ない易く、かつ機械的強度も大きくできる。
第25図は、本発明をスタティック型メモリに適用した例
を示す。
を示す。
このメモリによれば、α線が共通ノードN1に入射し、負
電荷が消滅しても、高誘電膜24にて形成されるキャパシ
タンスＣに蓄積されていた負電荷の放電が、直ちにα線
により消滅した負電荷を補うのでFET85はオン状態に留
まるものである。その際、共通ノードN1には、高誘電膜
24、25を介して基準電圧源VDDからFET84の漏洩電流に相
当する電流が供給されているので、共通ノードN1の電圧
は一瞬時的に、所定の値に回復する。
電荷が消滅しても、高誘電膜24にて形成されるキャパシ
タンスＣに蓄積されていた負電荷の放電が、直ちにα線
により消滅した負電荷を補うのでFET85はオン状態に留
まるものである。その際、共通ノードN1には、高誘電膜
24、25を介して基準電圧源VDDからFET84の漏洩電流に相
当する電流が供給されているので、共通ノードN1の電圧
は一瞬時的に、所定の値に回復する。
この例では、本発明に基いて高誘電膜24、25をSi析出物
含有SiO2で形成しているので、FET84、85の漏洩電流に
相当する電流を供給できるコンダクタンスと、雑音入力
による共通ノードN1、N2の電圧変動を補償できるキャパ
シタンスとを形成可能である。
含有SiO2で形成しているので、FET84、85の漏洩電流に
相当する電流を供給できるコンダクタンスと、雑音入力
による共通ノードN1、N2の電圧変動を補償できるキャパ
シタンスとを形成可能である。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
例えば、注入されたSiの粒径やその濃度プロファイルは
目的とするデバイスによつて様々に変化させてよい。ま
た、適用可能なデバイスも種々考えられ、上述した例の
他、SiO2中に含有させたSiが反射中心となることを利用
して、光フィルタや光減衰器等としての使用も可能とな
る。この場合、Si析出物の粒径を大きくすると、波長の
短い光も透過させ易くなり、また、粒径を小さくする
と、波長の短い光は反射され易くなるから、粒径の制御
によつて光の透過性を変えられる。
目的とするデバイスによつて様々に変化させてよい。ま
た、適用可能なデバイスも種々考えられ、上述した例の
他、SiO2中に含有させたSiが反射中心となることを利用
して、光フィルタや光減衰器等としての使用も可能とな
る。この場合、Si析出物の粒径を大きくすると、波長の
短い光も透過させ易くなり、また、粒径を小さくする
と、波長の短い光は反射され易くなるから、粒径の制御
によつて光の透過性を変えられる。
ヘ．発明の作用効果 以上説明したように、本発明の酸化シリコン膜の製造方
法によれば、粒径の制御可能なシリコン粒子を酸化シリ
コン膜中に形成することができ、ひいてはシリコン粒子
の粒径を制御することで酸化シリコン膜の電気特性や光
学特性を制御することができる。
法によれば、粒径の制御可能なシリコン粒子を酸化シリ
コン膜中に形成することができ、ひいてはシリコン粒子
の粒径を制御することで酸化シリコン膜の電気特性や光
学特性を制御することができる。
図面は本発明の実施例を示すものであつて、 第1A図及び第1B図はSiO2中にSiをイオン注入する工程を
概略図示する各断面図、 第２図はXPSデーターをSiO2膜中の深さに応じて示すス
ペクトル図（アニール前）、 第３図、第４図及び第５図は第２図に対応した深さでの
同様の各スペクトル図（アニール前）、 第６図はXPSデーターをSiO2膜中の深さに応じて示すス
ペクトル図（アニール後）、 第７図、第８図及び第９図は第６図に対応した深さでの
同様の各スペクトル図（アニール後）、 第10図はアニール条件によるSi分布を示すグラフ、 第11図、第13図、第15図はSiO2の各部分のSi粒径をパラ
メータとしてプロットして示す各処理パターン図、 第12図、第14図及び第16図は粒径20Å以上のSi析出物を
示す各概略図、 第17図、第18図及び第19図は各SiO2膜の電気特性を示す
各グラフ、 第20図はデバイス例を示す断面図、 第21A図及び第21B図は同デバイスの製造工程を示す各断
面図、 第22図、第23図及び第24図は他のデバイス例の各断面
図、 第25図は更に他のデバイスの等価回路図 である。 なお、図面に示す符号において、 １、11、31、76……基板 ２、36、49、72……SiO2膜 ３……Siイオン 17、37、48……ゲート 79……レンズ領域 である。
概略図示する各断面図、 第２図はXPSデーターをSiO2膜中の深さに応じて示すス
ペクトル図（アニール前）、 第３図、第４図及び第５図は第２図に対応した深さでの
同様の各スペクトル図（アニール前）、 第６図はXPSデーターをSiO2膜中の深さに応じて示すス
ペクトル図（アニール後）、 第７図、第８図及び第９図は第６図に対応した深さでの
同様の各スペクトル図（アニール後）、 第10図はアニール条件によるSi分布を示すグラフ、 第11図、第13図、第15図はSiO2の各部分のSi粒径をパラ
メータとしてプロットして示す各処理パターン図、 第12図、第14図及び第16図は粒径20Å以上のSi析出物を
示す各概略図、 第17図、第18図及び第19図は各SiO2膜の電気特性を示す
各グラフ、 第20図はデバイス例を示す断面図、 第21A図及び第21B図は同デバイスの製造工程を示す各断
面図、 第22図、第23図及び第24図は他のデバイス例の各断面
図、 第25図は更に他のデバイスの等価回路図 である。 なお、図面に示す符号において、 １、11、31、76……基板 ２、36、49、72……SiO2膜 ３……Siイオン 17、37、48……ゲート 79……レンズ領域 である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｚ 7352−4Ｍ
Claims (1)
- 【請求項１】酸化シリコン膜を形成する工程と、 イオン加速電圧がおよそ20keV〜50keVであり、イオン注
入量がおよそ１×1016個/cm2〜８×1016個/cm2である条
件の下で、前記酸化シリコン膜にシリコンイオンを注入
する工程と、 温度がおよそ900℃〜1000℃である条件の下におよそ20
分〜40分のアニール処理を行って、前記加速電圧及び注
入量に対応した粒径のシリコン粒子を前記シリコン酸化
膜中に形成する工程と、 を有する酸化シリコン膜の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272163A JPH0750693B2 (ja) | 1985-12-02 | 1985-12-02 | 酸化シリコン膜の製造方法 |
| US06/935,483 US4849248A (en) | 1985-12-02 | 1986-11-26 | Ion implantation method for making silicon-rich silicon dioxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272163A JPH0750693B2 (ja) | 1985-12-02 | 1985-12-02 | 酸化シリコン膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323328A JPS6323328A (ja) | 1988-01-30 |
| JPH0750693B2 true JPH0750693B2 (ja) | 1995-05-31 |
Family
ID=17509963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60272163A Expired - Lifetime JPH0750693B2 (ja) | 1985-12-02 | 1985-12-02 | 酸化シリコン膜の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4849248A (ja) |
| JP (1) | JPH0750693B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5037766A (en) * | 1988-12-06 | 1991-08-06 | Industrial Technology Research Institute | Method of fabricating a thin film polysilicon thin film transistor or resistor |
| US4934774A (en) * | 1989-06-08 | 1990-06-19 | Northern Telecom Limited | Optical waveguide and method for its manufacture |
| TW220007B (ja) * | 1992-03-12 | 1994-02-01 | Philips Nv | |
| GB2288062A (en) * | 1994-03-24 | 1995-10-04 | Univ Surrey | Forming luminescent silicon material and devices |
| US5665629A (en) * | 1995-08-11 | 1997-09-09 | International Business Machines Corporation | Four transistor SRAM process |
| US5578854A (en) * | 1995-08-11 | 1996-11-26 | International Business Machines Corporation | Vertical load resistor SRAM cell |
| US5726070A (en) * | 1995-09-06 | 1998-03-10 | United Microelectronics Corporation | Silicon-rich tunnel oxide formed by oxygen implantation for flash EEPROM |
| TW386314B (en) | 1998-09-19 | 2000-04-01 | United Microelectronics Corp | Structure of low power, high efficiency programmable erasable non-volatile memory cell and production method thereof |
| DE19933632C2 (de) * | 1999-07-17 | 2002-11-21 | Rossendorf Forschzent | Verfahren zur Herstellung von Monolagen aus Silizium-Nanoclustern in Siliziumdioxid |
| US6184123B1 (en) * | 1999-08-02 | 2001-02-06 | Taiwan Semiconductor Manufacturing Company | Method to prevent delamination of spin-on-glass and plasma nitride layers using ion implantation |
| US6797605B2 (en) * | 2001-07-26 | 2004-09-28 | Chartered Semiconductor Manufacturing Ltd. | Method to improve adhesion of dielectric films in damascene interconnects |
| EP1524685B1 (en) * | 2003-10-17 | 2013-01-23 | Imec | Method for processing a semiconductor device comprising an silicon-oxy-nitride dielectric layer |
| WO2009113375A1 (ja) * | 2008-03-14 | 2009-09-17 | コニカミノルタエムジー株式会社 | シリコンナノ粒子蛍光体含有酸化ケイ素膜、シリコンナノ粒子蛍光体及び単一分子観察方法 |
| US7987053B2 (en) * | 2008-05-30 | 2011-07-26 | Varian Medical Systems International Ag | Monitor units calculation method for proton fields |
| RU2504600C1 (ru) * | 2012-11-06 | 2014-01-20 | Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Уральский федеральный университет имени первого Президента России Б.Н. Ельцина" | Способ получения люминофора в виде аморфной пленки диоксида кремния с ионами селена на кремниевой подложке |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123562A (en) * | 1975-04-21 | 1976-10-28 | Sony Corp | Production method of semiconductor device |
| JPS5927110B2 (ja) * | 1975-08-22 | 1984-07-03 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US4197144A (en) * | 1978-09-21 | 1980-04-08 | General Electric Company | Method for improving writing of information in memory targets |
| DE3138960A1 (de) * | 1981-09-30 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur erzeugung elektrisch leitender schichten |
| JPS5931050A (ja) * | 1982-08-16 | 1984-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 抵抗体およびその形成方法 |
| JPS60120549A (ja) * | 1983-12-02 | 1985-06-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体素子用抵抗体 |
| DE3576245D1 (de) * | 1984-05-17 | 1990-04-05 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines nichtfluechtigen halbleiter-eeprom-elementes. |
-
1985
- 1985-12-02 JP JP60272163A patent/JPH0750693B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-26 US US06/935,483 patent/US4849248A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323328A (ja) | 1988-01-30 |
| US4849248A (en) | 1989-07-18 |
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