JPS6323328A - 酸化シリコン膜の製造方法 - Google Patents
酸化シリコン膜の製造方法Info
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- JPS6323328A JPS6323328A JP60272163A JP27216385A JPS6323328A JP S6323328 A JPS6323328 A JP S6323328A JP 60272163 A JP60272163 A JP 60272163A JP 27216385 A JP27216385 A JP 27216385A JP S6323328 A JPS6323328 A JP S6323328A
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- oxide film
- film
- silicon
- silicon oxide
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
- H10D64/0134—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid with a treatment, e.g. annealing, after the formation of the insulator and before the formation of the conductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/40—Ion implantation into wafers, substrates or parts of devices into insulating materials
Landscapes
- Formation Of Insulating Films (AREA)
- Silicon Compounds (AREA)
- Physical Vapour Deposition (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は酸化シリコン膜及びその形成方法に関し、特に
二酸化シリコン薄膜及びその形成方法に関するものであ
る。
二酸化シリコン薄膜及びその形成方法に関するものであ
る。
口、従来技術
半導体装置において、二酸化シリコン（Ｓｉｎ２）薄膜
は種々の箇所に形成さｎているが、その物性や膜質等は
デバイス性能を大きく左右する。
は種々の箇所に形成さｎているが、その物性や膜質等は
デバイス性能を大きく左右する。
ハ１発明の目的
本発明の目的は主として二酸化シリコンからなる酸化シ
リコン膜として、その電気特性、光学特性等の向上しり
酸化シリコン膜を提供し、かつその効果的な形成方法も
提供することにある。
リコン膜として、その電気特性、光学特性等の向上しり
酸化シリコン膜を提供し、かつその効果的な形成方法も
提供することにある。
二０発明の構成
即ち、本発明は、粒径の制御されたシリコン析出物を含
有する酸化シリコン膜に係るものである。
有する酸化シリコン膜に係るものである。
また、本発明は、酸化シリコン膜を成長させる工程と、
次いで所定の加速電圧及び注入量で前記酸化シリコン膜
にシリコンをイオン注入する工程と、次いでアニールを
施して前記加速電圧及び注入量に対応した粒径のシリコ
ン析出物を前記酸化シリコン膜中に生成させる工程とを
有する酸化シリコン膜の形成方法も提供するものである
。
次いで所定の加速電圧及び注入量で前記酸化シリコン膜
にシリコンをイオン注入する工程と、次いでアニールを
施して前記加速電圧及び注入量に対応した粒径のシリコ
ン析出物を前記酸化シリコン膜中に生成させる工程とを
有する酸化シリコン膜の形成方法も提供するものである
。
ホ、実施例
以下、本発明の実施例を図面について詳細に説明する。
第１図は、本発明を概略的に例示するものである。
第１Ａ図は、シリコン基板１０表面に例えば熱酸化技術
によってＳｉｎ、膜２を成長させた状態を示す。この８
ｉ０□膜２は種々の用途、機能があるが、例えばゲート
酸化膜となるものである。
によってＳｉｎ、膜２を成長させた状態を示す。この８
ｉ０□膜２は種々の用途、機能があるが、例えばゲート
酸化膜となるものである。
そして次Ｋ、第１Ｂ図のように、制御さ′ｎた加速電圧
（特に加〜５０Ｉ（ｅＶ）及び注入量（特にｌＸ１０１
６〜８Ｘ１０”個／ｉ）でシリコンイオン３を照射し、
Ｓｉｎ、膜２中に注入する。
（特に加〜５０Ｉ（ｅＶ）及び注入量（特にｌＸ１０１
６〜８Ｘ１０”個／ｉ）でシリコンイオン３を照射し、
Ｓｉｎ、膜２中に注入する。
更にこのイオン注入後に、所定の条件（特に加〜４０分
で９００〜１１００’Ｃ）でアニールを施す。
で９００〜１１００’Ｃ）でアニールを施す。
本発明者は、こうしたｓｉｏ、膜中へのＳｉ のイオン
注入の結果、Ｓｉｎ、膜中には粒径の制御さｎたシリコ
ン析出物（例えば粒径２０Ｘ以上のＳｉクラスター）が
生成しており、かつこの粒径がイオン注入条件（加速電
圧、注入量）Ｋよって制御可能であり、得らｊＬｆｃ８
ｉ０．膜が純粋な５ｉ０２膜とは異なる有用な諸特性（
電気特性、光学特性等）を示すことを見出したのである
。次に、この非常に興味ある山″用な知見について詳細
に説明する。
注入の結果、Ｓｉｎ、膜中には粒径の制御さｎたシリコ
ン析出物（例えば粒径２０Ｘ以上のＳｉクラスター）が
生成しており、かつこの粒径がイオン注入条件（加速電
圧、注入量）Ｋよって制御可能であり、得らｊＬｆｃ８
ｉ０．膜が純粋な５ｉ０２膜とは異なる有用な諸特性（
電気特性、光学特性等）を示すことを見出したのである
。次に、この非常に興味ある山″用な知見について詳細
に説明する。
上記のように５ｉ０２膜中に８ｉをイオン注入すると、
次のような現象が生じるものと考えらｎる。
次のような現象が生じるものと考えらｎる。
即ち、イオン圧入工程において、まず加速さｆ”Ｌ７’
ｃＳｉが非晶質状態のＳｉｎ、ネットワークのどこかに
ぶつかり、ネットワークを切断し、ダングリングボンド
を生ぜしめる。そのダングリングボンドに、注入さ′ｎ
＊ｓｉ（こしは、ネットワークを切断しｆｃＳｉそのも
のである必要はなく、次々とε人されてくるＳｉのうち
のどれか１ケと考えてよい。）が結びつき、結果的にＳ
ｉｘｏ、という構造を形成する。単位体積あたＩＩ）
Ｋ存在する原子としてはｓｉ：ｏは約１＝２となってい
るため、統計的に考えればＳｉＯが多くなる。実際後述
する実験結果でも、ＳｉＯが多量に観測された。 熱的
に５ｉｎｔとＳｉが安定であるから、イオン注入後のア
ニールで、Ｓｉ！ＯＹはＳｉｎ、とＳｉになる。
ｃＳｉが非晶質状態のＳｉｎ、ネットワークのどこかに
ぶつかり、ネットワークを切断し、ダングリングボンド
を生ぜしめる。そのダングリングボンドに、注入さ′ｎ
＊ｓｉ（こしは、ネットワークを切断しｆｃＳｉそのも
のである必要はなく、次々とε人されてくるＳｉのうち
のどれか１ケと考えてよい。）が結びつき、結果的にＳ
ｉｘｏ、という構造を形成する。単位体積あたＩＩ）
Ｋ存在する原子としてはｓｉ：ｏは約１＝２となってい
るため、統計的に考えればＳｉＯが多くなる。実際後述
する実験結果でも、ＳｉＯが多量に観測された。 熱的
に５ｉｎｔとＳｉが安定であるから、イオン注入後のア
ニールで、Ｓｉ！ＯＹはＳｉｎ、とＳｉになる。
これも実験により確認されている。加えて、Ｓｉｎ。
中のＳｉの拡散定数は非常に小さいために、アニールに
よって生じる熱拡散は無視できる。したがつて、Ｓｉの
析出は、８１ｘＯＴ−＝Ｓ ｉＯ，の過程で実質的にＳ
ｉの過不足が生じたことのみによっておこなわれろ。即
ち、Ｓｉｎ、中に生じる８ｉｘＯアの密度分布により、
８ｉ析出物の粒径が律則される。
よって生じる熱拡散は無視できる。したがつて、Ｓｉの
析出は、８１ｘＯＴ−＝Ｓ ｉＯ，の過程で実質的にＳ
ｉの過不足が生じたことのみによっておこなわれろ。即
ち、Ｓｉｎ、中に生じる８ｉｘＯアの密度分布により、
８ｉ析出物の粒径が律則される。
このＳｉ工Ｏアの密度分布は、イオン注入時の加速電圧
及び注入量で制御できる。
及び注入量で制御できる。
このように、Ｓ ｉｏ、中のＳｉ析出物の粒径（−般に
は長径で示す。）は、イオン注入条件で制御できる。こ
のイオン注入条件は、上記の５ｉｘＯ，の深さ方向及び
平面方向分布を決める加速電圧及び注入量であり、加速
電圧はエネルギーにして加〜５０ Ｋ ｅ Ｖとするの
が望ましく、注入量は１×１０′６〜８Ｘ１０１６個／
ｄとするのが望ましい（ＩＸＩＯ”側層程度だと、Ｓｉ
ｎ、と実質的に変らない膜にしかならないことがある）
。また、Ｓｉを析出させるためのアニールは、２０〜４
０分（例えば加分）、９００〜１１００°Ｃとするのが
望ましい。
は長径で示す。）は、イオン注入条件で制御できる。こ
のイオン注入条件は、上記の５ｉｘＯ，の深さ方向及び
平面方向分布を決める加速電圧及び注入量であり、加速
電圧はエネルギーにして加〜５０ Ｋ ｅ Ｖとするの
が望ましく、注入量は１×１０′６〜８Ｘ１０１６個／
ｄとするのが望ましい（ＩＸＩＯ”側層程度だと、Ｓｉ
ｎ、と実質的に変らない膜にしかならないことがある）
。また、Ｓｉを析出させるためのアニールは、２０〜４
０分（例えば加分）、９００〜１１００°Ｃとするのが
望ましい。
上記の如くにＳｉｎ、中のＳｉの粒径を変化させること
により、５ｉｎ２の例えば屈折率とか光の透過率を変化
させることが可能である。ま友、導電率、導電率なども
変化させることが可能であり、純粋なＳｉｎ、にはない
新しい物性、或いは用途、機能を期待することができる
。
により、５ｉｎ２の例えば屈折率とか光の透過率を変化
させることが可能である。ま友、導電率、導電率なども
変化させることが可能であり、純粋なＳｉｎ、にはない
新しい物性、或いは用途、機能を期待することができる
。
次に、第２図〜第（９）図について、本発明を実験例で
更に詳細に説明する。
更に詳細に説明する。
この実験例では、８ ｉｏ、膜に８ｉを３０ＫｅＶでイ
オン注入（ドーズ（注入）量５Ｘ１０”屋）した膜のＸ
Ｐ Ｓ （Ｘ −ｒａｙ ｐｈｏｔｏｅｍｉｓｓｉｏ
ｎ ５ｐｅｃｔｒｏｓｃｏｐｙ）データーを第２図に示
す。第３図〜第５図は第２図に示したデーターから表面
及び３２０ Ａ、４８０ Ｘ−で得たスペクトルを取り
出し、波形分離処理したデーターを同時にプロットした
ものである。他方、第６図は、第２図と同一条件でＳｉ
Ｏ，膜を作成した後に１００００Ｃで加分、アニール処
理を施したときのＸＰＳによる深さ方向のデーターであ
り、第７図〜第９図は第３図〜第５図と同様の処理を行
なったものである。
オン注入（ドーズ（注入）量５Ｘ１０”屋）した膜のＸ
Ｐ Ｓ （Ｘ −ｒａｙ ｐｈｏｔｏｅｍｉｓｓｉｏ
ｎ ５ｐｅｃｔｒｏｓｃｏｐｙ）データーを第２図に示
す。第３図〜第５図は第２図に示したデーターから表面
及び３２０ Ａ、４８０ Ｘ−で得たスペクトルを取り
出し、波形分離処理したデーターを同時にプロットした
ものである。他方、第６図は、第２図と同一条件でＳｉ
Ｏ，膜を作成した後に１００００Ｃで加分、アニール処
理を施したときのＸＰＳによる深さ方向のデーターであ
り、第７図〜第９図は第３図〜第５図と同様の処理を行
なったものである。
これらのデーターから明らかなように、アニール処理を
行なわないもの（第２図〜第５図）ではＳｉＯが多量に
観察さｎ、アニール処理を行なう（第６図〜第９図）と
、ＳｉＯの量は減少し、Ｓｉが多量に観察されるように
なる。こｎは、８ｉ０が熱的に不安定であり、熱処理を
行なつことによりＳｉＯはＳｉｎ、と８ｉに分離し、熱
的安定状態に移行するためであると考えら詐る。
行なわないもの（第２図〜第５図）ではＳｉＯが多量に
観察さｎ、アニール処理を行なう（第６図〜第９図）と
、ＳｉＯの量は減少し、Ｓｉが多量に観察されるように
なる。こｎは、８ｉ０が熱的に不安定であり、熱処理を
行なつことによりＳｉＯはＳｉｎ、と８ｉに分離し、熱
的安定状態に移行するためであると考えら詐る。
第１０図は、アニール時間が加分及び３００分（１００
０℃）の条件での、分離しｆｃＳｉの深さ方向の分布を
測定し友ものである。アニール時間が１０倍になっても
、深さ方向の分布に大きな差は認めら牡ない。こｎから
、８ｉ０．中でのＳｉＯ熱拡散はほぼ無視できると結論
できる。
０℃）の条件での、分離しｆｃＳｉの深さ方向の分布を
測定し友ものである。アニール時間が１０倍になっても
、深さ方向の分布に大きな差は認めら牡ない。こｎから
、８ｉ０．中でのＳｉＯ熱拡散はほぼ無視できると結論
できる。
第１１図は、第６図〜第９図に示したデーターを測定し
た膜と同条件で形成されｆｃ膜のＴＥＭ（Ｔｒａｎｓｍ
ｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐ
ｙ）による断面の超薄切片高分解能透過電顕写真である
。
た膜と同条件で形成されｆｃ膜のＴＥＭ（Ｔｒａｎｓｍ
ｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐ
ｙ）による断面の超薄切片高分解能透過電顕写真である
。
第１２図及び第１３図は第１１図に示した＃−１の部分
（即ち、表面部分）をとり出し、図形処理したものであ
る。第１４図及び第１５図は第１１図に示し７′ｃ＃２
の部分（即ち、表面から４００Ｘの部分）を取り出し、
図形処理しｆｃものである。第１０図から、このの部分
（＃２）でＳｉの量がかなり多くなっている。第１６図
及び第１７図は第１１図に示しｆｃ＃＃３の部分（即ち
、表面から１５００１−の部分）をとり出し、図形処理
したものである。第１０図から、この部分（＃３）では
、はぼＳｉイオン注入の影響がないと言える。なお、第
１２図、第１４図及び第１６図は、各部分をサンプリン
グして画像処理を行なう明暗パターンをフーリエ変換に
よりデータ処理し、粒径をパラメータとしてプロットし
たもの（但し、実空間とは異なったフーリエ空間）であ
る。ぼた、第１３図、第１５図及び第１７図は、対応す
る各明暗パターンをフーリエ逆変換し、粒径２０Ｘ以上
のものについてのみ実空間座標でプロットしたものでち
る。
（即ち、表面部分）をとり出し、図形処理したものであ
る。第１４図及び第１５図は第１１図に示し７′ｃ＃２
の部分（即ち、表面から４００Ｘの部分）を取り出し、
図形処理しｆｃものである。第１０図から、このの部分
（＃２）でＳｉの量がかなり多くなっている。第１６図
及び第１７図は第１１図に示しｆｃ＃＃３の部分（即ち
、表面から１５００１−の部分）をとり出し、図形処理
したものである。第１０図から、この部分（＃３）では
、はぼＳｉイオン注入の影響がないと言える。なお、第
１２図、第１４図及び第１６図は、各部分をサンプリン
グして画像処理を行なう明暗パターンをフーリエ変換に
よりデータ処理し、粒径をパラメータとしてプロットし
たもの（但し、実空間とは異なったフーリエ空間）であ
る。ぼた、第１３図、第１５図及び第１７図は、対応す
る各明暗パターンをフーリエ逆変換し、粒径２０Ｘ以上
のものについてのみ実空間座標でプロットしたものでち
る。
第１２図、第１４図、第１６図から＃＃１及び＃３では
２０又程度のクラスターはあまり認められないが、＃２
では２ｏＸ程度のクラスターを多く認めることができた
。この２０Ｘのクラスターは８ｉであろう。
２０又程度のクラスターはあまり認められないが、＃２
では２ｏＸ程度のクラスターを多く認めることができた
。この２０Ｘのクラスターは８ｉであろう。
第１８図は５ｉｌＪツチのＳｉＯ，膜の電気特性を測定
したものである。膜厚は、５ｉｌＪッチＳｉＯ，ともに
７００１である。ここに示し７Ｈ８ｉ リッチＳｉｎ！
膜の製作条件は、第６図〜第９図に示し次ものと同一で
ある。ま九、第１９図及び第加図はそれぞｎ。
したものである。膜厚は、５ｉｌＪッチＳｉＯ，ともに
７００１である。ここに示し７Ｈ８ｉ リッチＳｉｎ！
膜の製作条件は、第６図〜第９図に示し次ものと同一で
ある。ま九、第１９図及び第加図はそれぞｎ。
８ｉイオン江人量がｌＸｌ０”ｆｆｌ及びｌＸｌ０”〜
で、その他は同一（１０００℃、Ｉ分アニール、拙き厚
７００Ｘ）のものの電気特性である。
で、その他は同一（１０００℃、Ｉ分アニール、拙き厚
７００Ｘ）のものの電気特性である。
第１８図〜第加図から次のようなことが結論づけら詐る
。即ち、純粋なＳｉｎ、の膜破壊はω〜６５Ｖ近辺でお
こるが、Ｓｉを注入したものでは少なくとも６５Ｖまで
は破壊はおこらない。また、ｌＸｌ０”ＨのＳｉイオン
注入では、純粋なＳｉｎ、と電気的な差異はほとんど認
められない（第１８図と第加図の比較）が、ｌＸｌ０”
から５Ｘ１０１６鑵へとＳｉ江大量が増加するに従って
導１凡性も高くなってくる（第１８図と第１９図の比較
）。
。即ち、純粋なＳｉｎ、の膜破壊はω〜６５Ｖ近辺でお
こるが、Ｓｉを注入したものでは少なくとも６５Ｖまで
は破壊はおこらない。また、ｌＸｌ０”ＨのＳｉイオン
注入では、純粋なＳｉｎ、と電気的な差異はほとんど認
められない（第１８図と第加図の比較）が、ｌＸｌ０”
から５Ｘ１０１６鑵へとＳｉ江大量が増加するに従って
導１凡性も高くなってくる（第１８図と第１９図の比較
）。
以上に示した事実から明らかなように、本発明に基いて
、Ｓｉｎ、膜に制御さ扛几加速ＩＭ圧及び注入量でＳｉ
をイオン注入し、しかる後にアニールを施せば、同イオ
ン注入条件に対応した粒径のＳｉ析出物を生成させ、こ
ｎ′によってＳｉＯ，膜の導電性、絶縁耐圧等を制御で
きることが理解さｎるであろう。
、Ｓｉｎ、膜に制御さ扛几加速ＩＭ圧及び注入量でＳｉ
をイオン注入し、しかる後にアニールを施せば、同イオ
ン注入条件に対応した粒径のＳｉ析出物を生成させ、こ
ｎ′によってＳｉＯ，膜の導電性、絶縁耐圧等を制御で
きることが理解さｎるであろう。
次に、こうしｆｃ８ ｉ析出物含有５ｉｎ２膜を使用し
たデバイス例を第２１図〜第２６図に例示する。
たデバイス例を第２１図〜第２６図に例示する。
第２１図は、８０ Ｓ （Ｓ １ｌｉｃｏｎ ｏｎ ５
ａｐｐｈｉｒｅ）構造のＰチャネル型Ｍ ＯＳ Ｆ Ｅ
Ｔ （Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
Ｏｒ ）を示し、サファイア基体１１上に成長させたＰ
型単結晶シリコン層１を基板として使用することができ
る。
ａｐｐｈｉｒｅ）構造のＰチャネル型Ｍ ＯＳ Ｆ Ｅ
Ｔ （Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
Ｏｒ ）を示し、サファイア基体１１上に成長させたＰ
型単結晶シリコン層１を基板として使用することができ
る。
このＭＯＳＦＥＴはＰ−型基板１にＰ“型のソース領域
１３及びドレイン領域１４を有し、こｎら両領域間のチ
ャネル領域上にゲート酸化膜２を介してゲート電極１７
を設けたものである。図中の５はフィールドＳｉＯ２膜
である。これは、いわゆるディーグデプレッションＴｒ
と称さｎ、ニス・アールφホフスタイｙ （Ｓ 、 Ｒ
、Ｈｏｆｓｔｅｉｎ ）によって詳しい解析がなされて
いる〔アイ・イー・イー・イー−トランザクションズ・
オブ・エレクトロン・ｆハイセ、ｘ、 （ＩＥＥＥ Ｔ
Ｒ，ＡＮＳＡＣＴＩＯＮＳ ０ＦＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ ）、ＶＯＬ 、ＥＤ−１３。
１３及びドレイン領域１４を有し、こｎら両領域間のチ
ャネル領域上にゲート酸化膜２を介してゲート電極１７
を設けたものである。図中の５はフィールドＳｉＯ２膜
である。これは、いわゆるディーグデプレッションＴｒ
と称さｎ、ニス・アールφホフスタイｙ （Ｓ 、 Ｒ
、Ｈｏｆｓｔｅｉｎ ）によって詳しい解析がなされて
いる〔アイ・イー・イー・イー−トランザクションズ・
オブ・エレクトロン・ｆハイセ、ｘ、 （ＩＥＥＥ Ｔ
Ｒ，ＡＮＳＡＣＴＩＯＮＳ ０ＦＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ ）、ＶＯＬ 、ＥＤ−１３。
ＮＯ，１２、ＤＥＣＥ八ＩＢへＲ，１９６６）。
このＰ型ディープデプレッションＴｒでは一般に、ソー
ス電圧をＶＤｏとする。但し、基板電位は、基板を流詐
る電流によって決定されるので、チャネル方向に勾配を
もつが最大でもＶＤＤである。また、ドレイン電圧をＯ
ｖと仮定すると、ドレイン領域近傍での基板電位はＯｖ
となる。ゲート電圧はＯＶと仮定した場合には、ゲート
電圧による基板内での空乏層は発生せず、このトランジ
スタは抵抗として動作することになる。ところが、ゲー
ト電圧を徐々に増大させてゆくと、基板内ではまずドレ
イン領域近傍に空乏層が生じ、こ【によってチャネル領
域の電流通路が狭めら牡、ソース・ドレイン電流が減少
する。この場合、例えばゲート電圧を５ｖに上げても、
ソース領域近傍では基板電位は５Ｖ（＝Ｖ０）となって
いるｋめに、そこでは空乏層が伸びないことになる。
ス電圧をＶＤｏとする。但し、基板電位は、基板を流詐
る電流によって決定されるので、チャネル方向に勾配を
もつが最大でもＶＤＤである。また、ドレイン電圧をＯ
ｖと仮定すると、ドレイン領域近傍での基板電位はＯｖ
となる。ゲート電圧はＯＶと仮定した場合には、ゲート
電圧による基板内での空乏層は発生せず、このトランジ
スタは抵抗として動作することになる。ところが、ゲー
ト電圧を徐々に増大させてゆくと、基板内ではまずドレ
イン領域近傍に空乏層が生じ、こ【によってチャネル領
域の電流通路が狭めら牡、ソース・ドレイン電流が減少
する。この場合、例えばゲート電圧を５ｖに上げても、
ソース領域近傍では基板電位は５Ｖ（＝Ｖ０）となって
いるｋめに、そこでは空乏層が伸びないことになる。
本発明者は上記のようにノース領域近傍に空傍化さｔな
い部分が残る状態で、電流が完全に遮断される場合があ
るかどうかを考察し友結果、次の如き結論に到達した。
い部分が残る状態で、電流が完全に遮断される場合があ
るかどうかを考察し友結果、次の如き結論に到達した。
即ち、空乏層がソース領域にまで達する以前にチャネル
領域を完全に塞いで電流を遮断（ピンチオフ）したとす
ｎば、空乏層の端部がソース領域に面している位置での
電位は５ｖとなっているはずである。ところが、この電
位が５Ｖであると、ゲート電圧も５ｖであるから同位置
ではゲートからの電界の影響はなく、空乏化しなくなる
。このため、ソース領域に面した部分での空乏層端はド
レイン領域側へ後退してゆくことになる。この後退は、
基板電流が流れ出して基板電位が低下し出すまで続く。
領域を完全に塞いで電流を遮断（ピンチオフ）したとす
ｎば、空乏層の端部がソース領域に面している位置での
電位は５ｖとなっているはずである。ところが、この電
位が５Ｖであると、ゲート電圧も５ｖであるから同位置
ではゲートからの電界の影響はなく、空乏化しなくなる
。このため、ソース領域に面した部分での空乏層端はド
レイン領域側へ後退してゆくことになる。この後退は、
基板電流が流れ出して基板電位が低下し出すまで続く。
即ち、ゲート電位がソース電位と同じか或いはそｎ以下
の値しかとらない場合には、必ず飽和電流が流扛るので
ある。
の値しかとらない場合には、必ず飽和電流が流扛るので
ある。
従って、Ｐ型ディープデプレッションＴｒでは、を流は
完全に遮断するためには、ゲート電圧をソース電圧以上
に上げることが必要となる。このためには、ゲート電圧
を昇圧する昇圧回路を設けるとか、或いはソース、ゲー
ト及びドレイン用としテ三を源（ｆｌｌ、ｔＪｆ、Ｏｖ
、＋ｖＤＤ、−ＶＤＩ））ニスるといった手段を講じな
ければならない。こｎでは、通常のデプレッション型Ｍ
Ｏ８ＦＥＴを使用する場合と何ら変わりはないので、効
果的な対策が望まれる。
完全に遮断するためには、ゲート電圧をソース電圧以上
に上げることが必要となる。このためには、ゲート電圧
を昇圧する昇圧回路を設けるとか、或いはソース、ゲー
ト及びドレイン用としテ三を源（ｆｌｌ、ｔＪｆ、Ｏｖ
、＋ｖＤＤ、−ＶＤＩ））ニスるといった手段を講じな
ければならない。こｎでは、通常のデプレッション型Ｍ
Ｏ８ＦＥＴを使用する場合と何ら変わりはないので、効
果的な対策が望まれる。
そこで、本発明に基いて、８ｉ０．ゲート酸化膜２に制
御さＡ７’Ｃ量でＳｌをイオン注入し、アニールを施し
、所望の粒径の８ｉ析出物を膜２中に生成せしめること
によって、 ■、基板１と８ ｉｏ、膜２との界面近傍に電荷を帯び
た層を形成させる。
御さＡ７’Ｃ量でＳｌをイオン注入し、アニールを施し
、所望の粒径の８ｉ析出物を膜２中に生成せしめること
によって、 ■、基板１と８ ｉｏ、膜２との界面近傍に電荷を帯び
た層を形成させる。
■、酸化膜中に深いトラップ準位を形成させ、そのトラ
ップにホール又はエレクトロンを注入し、界面準位に正
又は負のポテンシャルを与える。
ップにホール又はエレクトロンを注入し、界面準位に正
又は負のポテンシャルを与える。
上記■、■を実現させ、この効果によってＳｉ基板と酸
化膜（ゲート酸化膜）との界面ポテンシャルの制御を行
ない、もってゲート電界強度を制御するものである。つ
まり、Ｓｉの注入によりＳｉｎ。
化膜（ゲート酸化膜）との界面ポテンシャルの制御を行
ない、もってゲート電界強度を制御するものである。つ
まり、Ｓｉの注入によりＳｉｎ。
が化学量論比からずｎ、このためトンネリングが生じ易
くなり、やはりホール及びエレクトロンの注入がたやす
く実現でき、界面準位の増大が期待できる。この結果、
特別な昇圧（又は降圧）回路を設けることなしに、しか
も外部からの供給電源を二電源（例えばＯｖとｖ、）の
みとするだけで、しかもフローティンゲート不要にして
ディープデプレッションＴｒの電流を完全に遮断するこ
とができる。
くなり、やはりホール及びエレクトロンの注入がたやす
く実現でき、界面準位の増大が期待できる。この結果、
特別な昇圧（又は降圧）回路を設けることなしに、しか
も外部からの供給電源を二電源（例えばＯｖとｖ、）の
みとするだけで、しかもフローティンゲート不要にして
ディープデプレッションＴｒの電流を完全に遮断するこ
とができる。
第ｎ図は、第２１図のデバイスの一製造方法を示すもの
であって、まず第２２Ａ図のように、通常のＳＯ８を作
成する手順によりゲートポリシリコン１７のエツチング
の前工程までの工程により第２２Ａ図の構造を作成し、
マスク加によってゲート部分になるところへ選択的にＳ
ｉイオン３を注入する。
であって、まず第２２Ａ図のように、通常のＳＯ８を作
成する手順によりゲートポリシリコン１７のエツチング
の前工程までの工程により第２２Ａ図の構造を作成し、
マスク加によってゲート部分になるところへ選択的にＳ
ｉイオン３を注入する。
その際、注入されたＳｉ濃度の最大点がＳｉ基板１とＳ
ｉＯ，２の界面にくるように、イオン注入時の加速エネ
ルギー注入量を調節し、更にアニールを施す。
ｉＯ，２の界面にくるように、イオン注入時の加速エネ
ルギー注入量を調節し、更にアニールを施す。
第ｎ図は、本発明を三次元ＩＣに適用した実施例を示す
ものである。
ものである。
この実施例による半導体装置は基本的にはＰ−型シリコ
ン基板３１の一主面側に形成さｎたＮ＋型半導体領域間
及びあを夫々ソース領域及びドレイン領域とし、かつゲ
ート酸化膜３６上にゲート電卓３７を有する通常のＮチ
ャネル型ＭＯ８ＦＥＴと、第２１図の実施例と同様にＰ
−型シリコン層４２にＰ＋型ソース領域４３、ドレイン
領域４４を有し、かつシリコン層４２下にゲート酸化膜
ωとフローティングゲート４８とコントロールゲート３
７を有するＰチャネル型ディープデプレッションＴ「と
が積層せしめられたものである。こｎら両トランジスタ
は、ゲート３７を共通に有し、ドレイン領域３４−４４
間が配線５２により電気的に接続され、こｎによってイ
ンバータ回路を構成することができる。なお、図中の４
７．５７はソース電極である。また、４９、潟は酸化膜
であり、５６も同様の酸化膜であり、謁はシリコンの表
面酸化膜である。
ン基板３１の一主面側に形成さｎたＮ＋型半導体領域間
及びあを夫々ソース領域及びドレイン領域とし、かつゲ
ート酸化膜３６上にゲート電卓３７を有する通常のＮチ
ャネル型ＭＯ８ＦＥＴと、第２１図の実施例と同様にＰ
−型シリコン層４２にＰ＋型ソース領域４３、ドレイン
領域４４を有し、かつシリコン層４２下にゲート酸化膜
ωとフローティングゲート４８とコントロールゲート３
７を有するＰチャネル型ディープデプレッションＴ「と
が積層せしめられたものである。こｎら両トランジスタ
は、ゲート３７を共通に有し、ドレイン領域３４−４４
間が配線５２により電気的に接続され、こｎによってイ
ンバータ回路を構成することができる。なお、図中の４
７．５７はソース電極である。また、４９、潟は酸化膜
であり、５６も同様の酸化膜であり、謁はシリコンの表
面酸化膜である。
なお、上記の各領域４３．４４、関の不純物濃度は上述
した１３．１４、加と同じであってよい。
した１３．１４、加と同じであってよい。
上記の如くに構成し友三次元ＩＣによれば、Ｐチャネル
型ディープデプレッションＴｒのフローティングゲート
４８に対してソース領域４３から酸化膜間を通して正ポ
テンシャルのホールを注入し、チャネル領域４５を完全
にオフとすることができる。
型ディープデプレッションＴｒのフローティングゲート
４８に対してソース領域４３から酸化膜間を通して正ポ
テンシャルのホールを注入し、チャネル領域４５を完全
にオフとすることができる。
このフローティングゲートへのホール注入は、このトラ
ンジスタの製造段階で製造者側で行なえば、その後には
必要のないものである。
ンジスタの製造段階で製造者側で行なえば、その後には
必要のないものである。
この例において、酸化膜（イ）中に本発明に基いて８ｉ
をイオン注入し、アニールでその析出物を生成せしめて
おけば、酸化膜間の電気抵抗を制御してトンネル効果に
よるキャリアの注入を行ない易くなる。
をイオン注入し、アニールでその析出物を生成せしめて
おけば、酸化膜間の電気抵抗を制御してトンネル効果に
よるキャリアの注入を行ない易くなる。
第冴図は、本発明をＥ Ｅ Ｐ ＲＯＭ （ｅｌｅｃｔ
ｒｉｃａ−１１ｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏ
ｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙＩＴｌｅｍ
Ｏｒｙ）に適用した例を示す。
ｒｉｃａ−１１ｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏ
ｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙＩＴｌｅｍ
Ｏｒｙ）に適用した例を示す。
即ち、Ｐ型シリコン基板３１にＮ＋型ソース領域お及び
ドレイン領域讃を形成し、こｎら両領域間上にＳｉｎ、
膜３６．４９を介してフローティングゲート４８及びコ
ントロールゲート３７を夫々設けている。
ドレイン領域讃を形成し、こｎら両領域間上にＳｉｎ、
膜３６．４９を介してフローティングゲート４８及びコ
ントロールゲート３７を夫々設けている。
図中の６１はゲート電極、６２はフィールド−８ｉｎ、
膜である。このＥＥＰＩＩ、ＯＭにおいて、特にフロー
ティングゲート４８下の酸化膜３６のうち、ドレイン領
域あから電荷を注入すべき部分３６ａを、本発明に基い
てＳｉ析出物を含有する８ｉ０．膜とする。
膜である。このＥＥＰＩＩ、ＯＭにおいて、特にフロー
ティングゲート４８下の酸化膜３６のうち、ドレイン領
域あから電荷を注入すべき部分３６ａを、本発明に基い
てＳｉ析出物を含有する８ｉ０．膜とする。
例えば、まず純粋のＳｉｎ、膜Ｉを形成し、このうち３
６ａの位置において表面側の厚さ３００λまでの領域３
６ｂにＳｉをイオン注入し、その下は厚さ１００Å以下
の純Ｓｉｏ、３６ｃとすることができる。このように構
成すると、Ｓｉ析出物含有８ｉ０，３６ｂによって電気
抵抗が減少しかつ耐圧も上昇するから、酸化膜３６ａ全
体の膜厚を大きくすることができる一方、純Ｓｉｎ、部
分３６ ｃの膜厚を１００Ｘ以下としても差支えない。
６ａの位置において表面側の厚さ３００λまでの領域３
６ｂにＳｉをイオン注入し、その下は厚さ１００Å以下
の純Ｓｉｏ、３６ｃとすることができる。このように構
成すると、Ｓｉ析出物含有８ｉ０，３６ｂによって電気
抵抗が減少しかつ耐圧も上昇するから、酸化膜３６ａ全
体の膜厚を大きくすることができる一方、純Ｓｉｎ、部
分３６ ｃの膜厚を１００Ｘ以下としても差支えない。
このため、トンネル効果が向上し、ドレインからの電荷
の注入及び放出を行ない易くなり、書込み、読出しの容
易なデバイスを提供できる。なお、このトンネル効果は
、Ｓｉｎ、３６ｂ中のＳｉ析出物の粒径によって制御可
能である。
の注入及び放出を行ない易くなり、書込み、読出しの容
易なデバイスを提供できる。なお、このトンネル効果は
、Ｓｉｎ、３６ｂ中のＳｉ析出物の粒径によって制御可
能である。
第５図は、本発明を固体撮像装置に適用した例を示す。
即ち、上面に光電変換素子７１が配列さｎて光電変換素
子アレイ７８が形成さｎ素基板７６の上部を覆うように
、透明性のＳｉｎ、保護層７２が積層さしている。そし
て、このＳｉｎ、層７２のうち、各光電変換素子７１に
対向する部位分、本発明に基いてＳｉをイオン注入し、
この部分での保護層７２の屈折率を選択的に変化させて
いる。注入さｎるＳｉの濃度分布に従って１折率が変化
するので、このような屈折率分布を有する部分はレンズ
機能を奏することとなり、レンズ領域７９を形成する。
子アレイ７８が形成さｎ素基板７６の上部を覆うように
、透明性のＳｉｎ、保護層７２が積層さしている。そし
て、このＳｉｎ、層７２のうち、各光電変換素子７１に
対向する部位分、本発明に基いてＳｉをイオン注入し、
この部分での保護層７２の屈折率を選択的に変化させて
いる。注入さｎるＳｉの濃度分布に従って１折率が変化
するので、このような屈折率分布を有する部分はレンズ
機能を奏することとなり、レンズ領域７９を形成する。
従って、保護層７２中に形成さｎたレンズ領域７９によ
って、′入射する光線７０は収束さｎて、受光部之る各
光電変換素子７１上に効率良く集めらｎる。
って、′入射する光線７０は収束さｎて、受光部之る各
光電変換素子７１上に効率良く集めらｎる。
なお、注入さｎるＳｉは保護層７２の屈折率を高めるも
のであるので、レンズ領域７９においてその中心部での
８１食を少なくし、周辺域でのＳｉ量を多くする。１ζ
この装置は、５ｉ０２層７２自体は平坦な表面を呈する
ので組立て等を行ない易く、かつ機械的強度も大きくで
きる。
のであるので、レンズ領域７９においてその中心部での
８１食を少なくし、周辺域でのＳｉ量を多くする。１ζ
この装置は、５ｉ０２層７２自体は平坦な表面を呈する
ので組立て等を行ない易く、かつ機械的強度も大きくで
きる。
第２６図は、本発明をスタティック型メモリに適用した
例を示す。
例を示す。
このメモリによｎば、α線が共通ノードＮ１に入射し、
負電荷が消滅しても、高誘電膜２４にて形成されるキャ
パシタンスＣに蓄積されていた負電荷の放電が、直ちに
α線により消滅した負電荷を補うのでＦＥＴ８５はオン
状態に留まるものである。
負電荷が消滅しても、高誘電膜２４にて形成されるキャ
パシタンスＣに蓄積されていた負電荷の放電が、直ちに
α線により消滅した負電荷を補うのでＦＥＴ８５はオン
状態に留まるものである。
その際、共通ノードＮｌには、高誘電膜冴、５を介して
基準電圧源Ｖ０からＦＥＴ８４の漏洩電流に相当する電
流が供給さｎているので、共通ノードＮ１の電圧は一瞬
時的に、所定の値に回復する。
基準電圧源Ｖ０からＦＥＴ８４の漏洩電流に相当する電
流が供給さｎているので、共通ノードＮ１の電圧は一瞬
時的に、所定の値に回復する。
この例では、本発明に基いて高誘電膜冴、５をＳｉ析出
物含有８ｉ０．で形成しているので、ＦＥＴ８４、羽の
漏洩電流に相当する電流を供給できるコンダクタンスと
、雑音人力による共通ノードＮ１、Ｎ２の電圧変動を補
償できるキャパシタンスとを形成可能である。
物含有８ｉ０．で形成しているので、ＦＥＴ８４、羽の
漏洩電流に相当する電流を供給できるコンダクタンスと
、雑音人力による共通ノードＮ１、Ｎ２の電圧変動を補
償できるキャパシタンスとを形成可能である。
以上、本発明を例示し友が、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
例えば、注入さｆ′ＬｆｃＳｉの粒径やその濃度プロフ
ァイルは目的とするデバイスによって様々に変化させて
よい。また、適用可能なデバイスも種々前えられ、上述
し九個の他、Ｓｉｎ、中に含有させたＳｉが反射中心と
なることを利用して、光フィルタや光減衰器等としての
使用も可能となる。この場合、８ｉ析出物の粒径な大き
くすると、波長の短い光も透過させ易くなり、ま次、粒
径を小さくすると、波長の短い光は反射さｎ易くなるか
ら、粒径の制御によって光の透過性を変えられる。
ァイルは目的とするデバイスによって様々に変化させて
よい。また、適用可能なデバイスも種々前えられ、上述
し九個の他、Ｓｉｎ、中に含有させたＳｉが反射中心と
なることを利用して、光フィルタや光減衰器等としての
使用も可能となる。この場合、８ｉ析出物の粒径な大き
くすると、波長の短い光も透過させ易くなり、ま次、粒
径を小さくすると、波長の短い光は反射さｎ易くなるか
ら、粒径の制御によって光の透過性を変えられる。
へ０発明の作用効果
本発明は上述の如く、粒径の制御さｎたシリコン析出物
を酸化シリコン膜中に含有せしめ、かつこのシリコン析
出物をイオン注入条件で粒径制御しているので、酸化シ
リコン膜の電気、光学特性等を再現性良く向上させるこ
とができる。
を酸化シリコン膜中に含有せしめ、かつこのシリコン析
出物をイオン注入条件で粒径制御しているので、酸化シ
リコン膜の電気、光学特性等を再現性良く向上させるこ
とができる。
図面は本発明の実施例を示すものであって、第１Ａ図及
び第１Ｂ図はＳｉｎ、中に８ｉをイオン注入する工程を
概略図示する各断面図、第２図はＸＰＳデーターをＳｉ
ｎ、膜中の深さに応じて示すスペクトル図（アニール前
）、第３図、第４図及び第５図は第２図に対応した深さ
での同様の各スペクトル図（アニール前）、第６図はＸ
ＰＳデーターをＳｉｎ、膜中の深さに応じて示すスペク
トル図（アニール後）、第７図、第８図及び第９図は第
６図に対応した深さでの同様の各スペクトル図（アニー
ル後）、第１０図はアニール条件によるＳｉ分布を示す
グラフ、 第１１図はＴＥＭによるＳｉｎ、断面の電子顕微鏡写真
、 第１２図、第１４図及び第１６図はＳｉｎ、の各部分の
Ｓｉ粒径をパラメータとしてプロットして示す各処理パ
ターン図、 第１３図、第１５図及び第１７図は粒径２０Ｘ以上のＳ
ｉ析出物を示す各概略図、 第１８図、第１９図、第加図は各８ ｉｏ、膜の電気特
性を示す各グラフ、 第２１図はデバイス例を示す断面図、 第２２Ａ図、第２２Ｂ図は同デバイスの製造工程を示す
各断面図、 第乙図、第Ｕ図及び第に図は他のデバイス例の６断面図
、 第５図は更に他のデバイスの等価回路図である。 なお、図面に示す符号において、 １．１１．３１．７６・・一基板 ２．３６．４９．７２・・・Ｓｉｎ、膜３・・・・・Ｓ
ｉイオン １７．３７．４８争・会ゲート ７９・・Φ・ルンズ領域 である。
び第１Ｂ図はＳｉｎ、中に８ｉをイオン注入する工程を
概略図示する各断面図、第２図はＸＰＳデーターをＳｉ
ｎ、膜中の深さに応じて示すスペクトル図（アニール前
）、第３図、第４図及び第５図は第２図に対応した深さ
での同様の各スペクトル図（アニール前）、第６図はＸ
ＰＳデーターをＳｉｎ、膜中の深さに応じて示すスペク
トル図（アニール後）、第７図、第８図及び第９図は第
６図に対応した深さでの同様の各スペクトル図（アニー
ル後）、第１０図はアニール条件によるＳｉ分布を示す
グラフ、 第１１図はＴＥＭによるＳｉｎ、断面の電子顕微鏡写真
、 第１２図、第１４図及び第１６図はＳｉｎ、の各部分の
Ｓｉ粒径をパラメータとしてプロットして示す各処理パ
ターン図、 第１３図、第１５図及び第１７図は粒径２０Ｘ以上のＳ
ｉ析出物を示す各概略図、 第１８図、第１９図、第加図は各８ ｉｏ、膜の電気特
性を示す各グラフ、 第２１図はデバイス例を示す断面図、 第２２Ａ図、第２２Ｂ図は同デバイスの製造工程を示す
各断面図、 第乙図、第Ｕ図及び第に図は他のデバイス例の６断面図
、 第５図は更に他のデバイスの等価回路図である。 なお、図面に示す符号において、 １．１１．３１．７６・・一基板 ２．３６．４９．７２・・・Ｓｉｎ、膜３・・・・・Ｓ
ｉイオン １７．３７．４８争・会ゲート ７９・・Φ・ルンズ領域 である。
Claims (1)
- 【特許請求の範囲】 １、粒径の制御されたシリコン析出物を含有する酸化シ
リコン膜。 ２、酸化シリコン膜を成長させる工程と、次いで所定の
加速電圧及び注入量で前記酸化シリコン膜にシリコンを
イオン注入する工程と、次いでアニールを施して前記加
速電圧及び注入量に対応した粒径のシリコン析出物を前
記酸化シリコン膜中に生成させる工程とを有する酸化シ
リコン膜の形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272163A JPH0750693B2 (ja) | 1985-12-02 | 1985-12-02 | 酸化シリコン膜の製造方法 |
| US06/935,483 US4849248A (en) | 1985-12-02 | 1986-11-26 | Ion implantation method for making silicon-rich silicon dioxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272163A JPH0750693B2 (ja) | 1985-12-02 | 1985-12-02 | 酸化シリコン膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323328A true JPS6323328A (ja) | 1988-01-30 |
| JPH0750693B2 JPH0750693B2 (ja) | 1995-05-31 |
Family
ID=17509963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60272163A Expired - Lifetime JPH0750693B2 (ja) | 1985-12-02 | 1985-12-02 | 酸化シリコン膜の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4849248A (ja) |
| JP (1) | JPH0750693B2 (ja) |
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| WO2009113375A1 (ja) * | 2008-03-14 | 2009-09-17 | コニカミノルタエムジー株式会社 | シリコンナノ粒子蛍光体含有酸化ケイ素膜、シリコンナノ粒子蛍光体及び単一分子観察方法 |
| RU2504600C1 (ru) * | 2012-11-06 | 2014-01-20 | Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Уральский федеральный университет имени первого Президента России Б.Н. Ельцина" | Способ получения люминофора в виде аморфной пленки диоксида кремния с ионами селена на кремниевой подложке |
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1985
- 1985-12-02 JP JP60272163A patent/JPH0750693B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-26 US US06/935,483 patent/US4849248A/en not_active Expired - Lifetime
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| JPH0750693B2 (ja) | 1995-05-31 |
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