JPH0750703B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0750703B2 JPH0750703B2 JP60290667A JP29066785A JPH0750703B2 JP H0750703 B2 JPH0750703 B2 JP H0750703B2 JP 60290667 A JP60290667 A JP 60290667A JP 29066785 A JP29066785 A JP 29066785A JP H0750703 B2 JPH0750703 B2 JP H0750703B2
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- Japan
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- wiring
- layer
- wiring layer
- emitter
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体装置技術さらには半導体集積回路装
置に適用して特に有効な技術に関するもので、例えば半
導体集積回路装置化されたＡ−Ｄ変換器あるいはＤ−Ａ
変換器に利用して有効な技術に関するものである。
置に適用して特に有効な技術に関するもので、例えば半
導体集積回路装置化されたＡ−Ｄ変換器あるいはＤ−Ａ
変換器に利用して有効な技術に関するものである。
例えば、CQ出版社刊行「トランジスタ技術1984年５月
号」360,361頁に記載されているような電流加算型のＤ
−Ａ変換器では、入力デジタルコードの各ビット桁ごと
にそれぞれ所定の重み付けがされた定電流源を得るため
に、多数の回路要素を共通接続した回路が使用される。
号」360,361頁に記載されているような電流加算型のＤ
−Ａ変換器では、入力デジタルコードの各ビット桁ごと
にそれぞれ所定の重み付けがされた定電流源を得るため
に、多数の回路要素を共通接続した回路が使用される。
第６図は、カレントミラーによって所定倍率の定電流源
を得るために多数のバイポーラ・トランジスタQ1〜Qnの
エミッタを共通接続した回路を示す。
を得るために多数のバイポーラ・トランジスタQ1〜Qnの
エミッタを共通接続した回路を示す。
このような回路を半導体集積回路装置内に集積形成する
には、第７図に示すように、多数のバイポーラ・トラン
ジスタQ1〜Qnを面状に並べて形成するとともに、各バイ
ポーラ・トランジスタQ1〜Qnのエミッタ電極部Ｅに沿っ
て蒸着アルミニウムなどによる配線１を這わせる。これ
により、多数のバイポーラ・トランジスタQ1〜Qnの共通
エミッタEcを取り出すことができる。なお、第６図にお
いて、Ｂはベース電極部、Ｃはコレクタ電極部をそれぞ
れ示す。
には、第７図に示すように、多数のバイポーラ・トラン
ジスタQ1〜Qnを面状に並べて形成するとともに、各バイ
ポーラ・トランジスタQ1〜Qnのエミッタ電極部Ｅに沿っ
て蒸着アルミニウムなどによる配線１を這わせる。これ
により、多数のバイポーラ・トランジスタQ1〜Qnの共通
エミッタEcを取り出すことができる。なお、第６図にお
いて、Ｂはベース電極部、Ｃはコレクタ電極部をそれぞ
れ示す。
しかしながら、バイポーラ・トランジスタなどの多数の
回路要素をアルミニウムなどの配線１によって共通接続
した場合、その配線１に分布して寄生する直列抵抗Rsが
回路の動作精度に悪影響を及ぼす、という問題点が本発
明者らによって明らかとされた。
回路要素をアルミニウムなどの配線１によって共通接続
した場合、その配線１に分布して寄生する直列抵抗Rsが
回路の動作精度に悪影響を及ぼす、という問題点が本発
明者らによって明らかとされた。
この発明の目的は、多数の回路要素を共通接続するに際
して、その共通接続を行う配線に寄生する直列抵抗の影
響を小さくできるようにした半導体装置技術を提供する
ことにある。
して、その共通接続を行う配線に寄生する直列抵抗の影
響を小さくできるようにした半導体装置技術を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、第１の配線層にて互いに並行する複数行の配
線と、第２の配線層にて上記第１の配線層の配線と直交
する複数列の配線と、第１の配線層に形成された配線と
第２の配線層に形成された配線の各交差箇所をそれぞれ
上下に接続するスルーホール配線部とによって、あたか
も面状導体をなすような格子状の配線網を形成し、この
格子状配線網によって多数の回路要素の特定電極部を共
通接続することにより、その共通接続を行う配線に寄生
する直列抵抗の影響を小さくできるようにし、これによ
って例えば精度の高いＤ−Ａ変換器あるいはＡ−Ｄ変換
器を可能にする、という目的を達成するものである。
線と、第２の配線層にて上記第１の配線層の配線と直交
する複数列の配線と、第１の配線層に形成された配線と
第２の配線層に形成された配線の各交差箇所をそれぞれ
上下に接続するスルーホール配線部とによって、あたか
も面状導体をなすような格子状の配線網を形成し、この
格子状配線網によって多数の回路要素の特定電極部を共
通接続することにより、その共通接続を行う配線に寄生
する直列抵抗の影響を小さくできるようにし、これによ
って例えば精度の高いＤ−Ａ変換器あるいはＡ−Ｄ変換
器を可能にする、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による半導体装置の要部における一実
施例を示す。
施例を示す。
同図にその一部を示す半導体装置は、半導体集積回路装
置化されたＤ−Ａ変換器を構成するために、カレントミ
ラーによって所定の倍率に重み付けされた定電流源を有
するこの定電流源には、第７図に示すように、多数のバ
イポーラ・トランジスタQ1〜Qnの各電極部C,B,Eがそれ
ぞれに共通接続されて、共通コレクタ電極Cc,共通エミ
ッタ電極Ecが取り出されている。このように多数のバイ
ポーラ・トランジスタQ1〜Qnの電極C,B,Eを共通接続し
た場合、特に、そのエミッタ電極Ｅを共通接続する配線
に寄生する直列抵抗が定電流動作の精度に大きな影響を
与える。
置化されたＤ−Ａ変換器を構成するために、カレントミ
ラーによって所定の倍率に重み付けされた定電流源を有
するこの定電流源には、第７図に示すように、多数のバ
イポーラ・トランジスタQ1〜Qnの各電極部C,B,Eがそれ
ぞれに共通接続されて、共通コレクタ電極Cc,共通エミ
ッタ電極Ecが取り出されている。このように多数のバイ
ポーラ・トランジスタQ1〜Qnの電極C,B,Eを共通接続し
た場合、特に、そのエミッタ電極Ｅを共通接続する配線
に寄生する直列抵抗が定電流動作の精度に大きな影響を
与える。
そこで、第１図に部分的に示す実施例の半導体装置で
は、第１の配線層にて互いに並行する複数行の配線1,1,
1,……と、第２の配線層にて上記第１の配線層の配線1,
1,1……と直交する複数列の配線2,2,2……と、第１の配
線層に形成された配線1,1,1……と第２の配線層に形成
された配線2,2,2,……の各交差箇所をそれぞれ上下に接
続するスルーホール配線部TH,TH,……とによって、多数
のバイポーラ・トランジスタQ1〜Qnの各エミッタ電極部
Ｅを共通接続している。
は、第１の配線層にて互いに並行する複数行の配線1,1,
1,……と、第２の配線層にて上記第１の配線層の配線1,
1,1……と直交する複数列の配線2,2,2……と、第１の配
線層に形成された配線1,1,1……と第２の配線層に形成
された配線2,2,2,……の各交差箇所をそれぞれ上下に接
続するスルーホール配線部TH,TH,……とによって、多数
のバイポーラ・トランジスタQ1〜Qnの各エミッタ電極部
Ｅを共通接続している。
この場合、第１の配線層は第１層目の配線層に蒸着アル
ミニウムなどによってパターニング形成される。第２の
配線層は第２層目に形成され、これも同様に、蒸着アル
ミニウムによってパターニング形成される。
ミニウムなどによってパターニング形成される。第２の
配線層は第２層目に形成され、これも同様に、蒸着アル
ミニウムによってパターニング形成される。
多数のバイポーラ・トランジスタQ1〜Qnは行列方向に整
然と配列され、その各電極部C,B,Eはそれぞれ、第１層
目に形成された配線1,1,1,……に電極部ごとに共通接続
されている。これにより、多数のバイポーラ・トランジ
スタQ1〜Qnの共通コレクタ電極Cc,共通ベース電極Bc,お
よび共通エミッタ電極Ecが取り出されるようになってい
る。さらに、その中のエミッタ電極部Ｅを共通接続する
第１層目配線1,1,1,……は、第２層目に形成された配線
2,2,2,……に、スルーホール配線部THを介して上下に接
続されている。
然と配列され、その各電極部C,B,Eはそれぞれ、第１層
目に形成された配線1,1,1,……に電極部ごとに共通接続
されている。これにより、多数のバイポーラ・トランジ
スタQ1〜Qnの共通コレクタ電極Cc,共通ベース電極Bc,お
よび共通エミッタ電極Ecが取り出されるようになってい
る。さらに、その中のエミッタ電極部Ｅを共通接続する
第１層目配線1,1,1,……は、第２層目に形成された配線
2,2,2,……に、スルーホール配線部THを介して上下に接
続されている。
ここで、上記共通エミッタ電極Ecを取り出す配線に着目
してみると、この配線は、第３図に示すように、第１層
目の配線1,1,1,……と、第２層目の配線2,2,2,……と、
第１層目と第２層目とを上下に接続するスルーホール配
線部TH,TH……とによって、あたかも面状導体をなすよ
うな格子状の配線網を形成する。このような格子状配線
網によって、多数のバイポーラ・トランジスタQ1〜Qnの
エミッタ電極部Ｅを共通接続することにより、各エミッ
タ電極部Ｅから共通エミッタ電極Ecの取り出し部に至る
までの間に多数の電流経路が並列に形成されるようにな
る。これにより、その共通接続を行う配線1,1,1,……お
よび2,2,2,……に分布して寄生する直列抵抗Rsの影響が
希薄化されて、共通接続された回路の動作精度が高めら
れるようになる。従って、例えば精度の高いＤ−Ａ変換
器あるいはＡ−Ｄ変換器が可能になる。
してみると、この配線は、第３図に示すように、第１層
目の配線1,1,1,……と、第２層目の配線2,2,2,……と、
第１層目と第２層目とを上下に接続するスルーホール配
線部TH,TH……とによって、あたかも面状導体をなすよ
うな格子状の配線網を形成する。このような格子状配線
網によって、多数のバイポーラ・トランジスタQ1〜Qnの
エミッタ電極部Ｅを共通接続することにより、各エミッ
タ電極部Ｅから共通エミッタ電極Ecの取り出し部に至る
までの間に多数の電流経路が並列に形成されるようにな
る。これにより、その共通接続を行う配線1,1,1,……お
よび2,2,2,……に分布して寄生する直列抵抗Rsの影響が
希薄化されて、共通接続された回路の動作精度が高めら
れるようになる。従って、例えば精度の高いＤ−Ａ変換
器あるいはＡ−Ｄ変換器が可能になる。
さらに、ここで注目すべきことは、第１層目の配線1,1,
1,……および第２層目の配線2,2,2,…は、それぞれの配
線層にて互いに同一方向に並んだ状態で布線されている
ため、隣合う配線１と１あるいは２と２の間に他の配線
を通すことができるようになっている、ということであ
る。これにより、他の配線の布線を大きく妨げることな
く、実質的な寄生直列抵抗が非常に低い共通配線が得ら
れるようになっている。
1,……および第２層目の配線2,2,2,…は、それぞれの配
線層にて互いに同一方向に並んだ状態で布線されている
ため、隣合う配線１と１あるいは２と２の間に他の配線
を通すことができるようになっている、ということであ
る。これにより、他の配線の布線を大きく妨げることな
く、実質的な寄生直列抵抗が非常に低い共通配線が得ら
れるようになっている。
第４図はこの発明の別の実施例を示す。
前述した実施例との相違点を挙げると、ここでは、多数
のバイポーラ・トランジスタQ1〜Qnのすべての電極部C,
B,Eがそれぞれに、第１層目の配線1,1,1,……と、第２
層目の配線2,2,2,……と、スルーホール配線部TH,TH,…
…とによる格子状配線網によって共通接続されている。
のバイポーラ・トランジスタQ1〜Qnのすべての電極部C,
B,Eがそれぞれに、第１層目の配線1,1,1,……と、第２
層目の配線2,2,2,……と、スルーホール配線部TH,TH,…
…とによる格子状配線網によって共通接続されている。
第５図はこの発明のさらに別の実施例を示す。同図に示
す実施例では、第１図に示した格子状配線網において、
第２層目に配列された複数列の配線2,2,2,……をところ
どころで隣接方向（横方向）に連絡している。21はその
連絡部分を示す。この連絡部分21は、他の配線が通され
ない空きの配線領域部ができたところに適宜設けられ
る。
す実施例では、第１図に示した格子状配線網において、
第２層目に配列された複数列の配線2,2,2,……をところ
どころで隣接方向（横方向）に連絡している。21はその
連絡部分を示す。この連絡部分21は、他の配線が通され
ない空きの配線領域部ができたところに適宜設けられ
る。
このように、第２層目の配線2,2,2,……を隣接方向に適
宜連絡して接続することにより、上述した格子状配線網
に実質的に寄生する直列抵抗の影響をさらに小さくする
ことができるようになる。
宜連絡して接続することにより、上述した格子状配線網
に実質的に寄生する直列抵抗の影響をさらに小さくする
ことができるようになる。
（１） 第１の配線層にて互いに並行する複数行の配線
と、第２の配線層にて上記第１の配線層の配線と直交す
る複数列の配線と、第１の配線層に形成された配線と第
２の配線層に形成された配線の各交差箇所をそれぞれ上
下に接続するスルーホール配線部とによって、あたかも
面状導体をなすような格子状の配線網を形成し、この格
子状配線網によって多数の回路要素の特定電極部を共通
接続することにより、その共通接続を行う配線に寄生す
る直列抵抗の影響を小さくすることができるようにな
り、これによって例えば精度の高いＤ−Ａ変換器あるい
はＡ−Ｄ変換器の半導体集積回路装置化が可能になる、
という効果が得られる。
と、第２の配線層にて上記第１の配線層の配線と直交す
る複数列の配線と、第１の配線層に形成された配線と第
２の配線層に形成された配線の各交差箇所をそれぞれ上
下に接続するスルーホール配線部とによって、あたかも
面状導体をなすような格子状の配線網を形成し、この格
子状配線網によって多数の回路要素の特定電極部を共通
接続することにより、その共通接続を行う配線に寄生す
る直列抵抗の影響を小さくすることができるようにな
り、これによって例えば精度の高いＤ−Ａ変換器あるい
はＡ−Ｄ変換器の半導体集積回路装置化が可能になる、
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、配線1,1,1,…
…および2,2,,2,…はそれぞれ１層目以外あるいは２層
目以外に形成してもよい。また、第1,第２の２つの配線
層以外に第３の配線層を加えることによって前述した格
子状配線網を形成するようにしてもよい。また、共通接
続される回路要素としては、バイポーラ・トランジスタ
以外の回路要素、例えばラダー抵抗などであってよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、配線1,1,1,…
…および2,2,,2,…はそれぞれ１層目以外あるいは２層
目以外に形成してもよい。また、第1,第２の２つの配線
層以外に第３の配線層を加えることによって前述した格
子状配線網を形成するようにしてもよい。また、共通接
続される回路要素としては、バイポーラ・トランジスタ
以外の回路要素、例えばラダー抵抗などであってよい。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるＤ−Ａ変換器が形成される半導体集積
回路装置の技術に適用した場合について説明したが、そ
れに限定されるものではなく、例えばリニア半導体集積
回路装置などにおいて、低インピーダンスの電源母線な
どを形成する技術などにも適用できる。
た利用分野であるＤ−Ａ変換器が形成される半導体集積
回路装置の技術に適用した場合について説明したが、そ
れに限定されるものではなく、例えばリニア半導体集積
回路装置などにおいて、低インピーダンスの電源母線な
どを形成する技術などにも適用できる。
第１図はこの発明による半導体装置の要部における一実
施例を示す平面レイアウト図、 第２図は第１図に示す部分に形成される回路の等価回路
図、 第３図は第１図に示す共通配線の等価回路状態を示す
図、 第４図はこの発明の別の実施例の要部を示す平面レイア
ウト図、 第５図はこの発明のさらに別の実施例の要部を示す平面
レイアウト図、 第６図はこの発明以前において、例えばＤ−Ａ交換器な
どを構成するために多数の回路要素を共通接続した状態
を示す回路図、 第７図は第６図に示した回路要素を共通接続するための
配線状態を示す平面レイアウト図である。 １……第１の配線層に形成された配線、２……第２の配
線層に形成された配線、TH……スルーホール配線部、Q1
〜Qn……回路要素としてのバイポーラ・トランジスタ、
Ｅ……エミッタ電極部、Ec……共通接続されたエミッタ
電極。
施例を示す平面レイアウト図、 第２図は第１図に示す部分に形成される回路の等価回路
図、 第３図は第１図に示す共通配線の等価回路状態を示す
図、 第４図はこの発明の別の実施例の要部を示す平面レイア
ウト図、 第５図はこの発明のさらに別の実施例の要部を示す平面
レイアウト図、 第６図はこの発明以前において、例えばＤ−Ａ交換器な
どを構成するために多数の回路要素を共通接続した状態
を示す回路図、 第７図は第６図に示した回路要素を共通接続するための
配線状態を示す平面レイアウト図である。 １……第１の配線層に形成された配線、２……第２の配
線層に形成された配線、TH……スルーホール配線部、Q1
〜Qn……回路要素としてのバイポーラ・トランジスタ、
Ｅ……エミッタ電極部、Ec……共通接続されたエミッタ
電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭54−103760（ＪＰ，Ｕ) 特公 昭49−2798（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】コレクタ・ベースが接続された第１トラン
ジスタと行列方向に配列された複数の並列接続の第２ト
ランジスタとのカラントミラーによる所定倍率の定電流
源を備えたD/A変換器を有する半導体装置であって、 第２トランジスタの各行に１対１に対応されて、夫々行
方向に延びる第１層目のアルミニウムからなる複数行の
第１コレクタ配線層、第１ベース配線層、第１エミッタ
配線層を有し、 同一行に属する複数の第２トランジスタは、夫々のコレ
クタが対応する第１コレクタ配線層に接続され、各第１
コレクタ配線層は第１層目にて互いに共通接続されて共
通コレクタ電極とされ、夫々のベースが対応する第１ベ
ース配線層に接続され、各第１ベース配線層は第１層目
にて互いに共通接続されて共通ベース電極とされ、 同一行に属する複数の第２トランジスタは、夫々のエミ
ッタが対応し行方向に延びる第１エミッタ配線層に接続
され、 行列配置の複数の第２トランジスタ上に設けた第１コレ
クタ配線層、第１ベース配線層、第１エミッタ配線層の
上に列方向に延びる第２層目のアルミニウムからなる複
数の第２エミッタ配線層を設け、 複数の第１エミッタ配線層と、複数の第２エミッタ配線
層とは互いに交差する部分において上下にスルーホール
配線接続されて共通エミッタ電極とされていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290667A JPH0750703B2 (ja) | 1985-12-25 | 1985-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290667A JPH0750703B2 (ja) | 1985-12-25 | 1985-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150849A JPS62150849A (ja) | 1987-07-04 |
| JPH0750703B2 true JPH0750703B2 (ja) | 1995-05-31 |
Family
ID=17758934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60290667A Expired - Fee Related JPH0750703B2 (ja) | 1985-12-25 | 1985-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750703B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492798A (ja) * | 1972-04-26 | 1974-01-11 | ||
| JPS54103760U (ja) * | 1977-12-30 | 1979-07-21 |
-
1985
- 1985-12-25 JP JP60290667A patent/JPH0750703B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62150849A (ja) | 1987-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |