JPS62150849A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体装置技術さらには半導体集積回路装
置に適用して特に有効な技術に関するもので、例えば半
導体集積回路装置化されたＡ−Ｄ変換器あるいはＤ−Ａ
変換器に利用して有効な技術に関するものである。

〔背景技術〕

例えば、ＣＱ出版社刊行「トランジスタ技術１９８４年
５月号Ｊ３６０，３６１頁に記載されているような電流
加算型のＤ−Ａ変換器では、入力デジタルコードの各ビ
ット桁ごとにそれぞれ所定の重み付けがされた定電流源
を得るために、多数の回路要素を共通接続した回路が使
用される。

第６図は、カレントミラーによって所定倍率の定電流源
を得るために多数のバイポーラ・トランジスタＱ１〜Ｑ
ｎのエミッタを共通接続した回路を示す。

このような回路を半導体集積回路製電内に集積形成する
には、第７図に示すように、多数のバイポーラ・トラン
ジスタＱ１〜Ｑｎを面状に並べて形成するとともに、各
バイボー２・トランジスタＱ１〜Ｑｎのエミッタ電極部
Ｅに沿つて蒸着アルミニウムなどＫよる配線ｌを這わせ
る。これにより、多数のバイポーラ命トランジスタＱ１
〜Ｑｎの共通エミッタＥｃを取り出すことができる。な
お、第６図において、Ｂはベース電極部、Ｃはコレクタ
電極部をそれぞれ示す。

しかしながら、バイポーラ・トランジスタなどの多数の
回路要素をアルミニウムなどの配線１によって共通接続
した場合、その配線ｌに分布して寄生する直列抵抗Ｒｓ
が回路の動作精度に悪影響を及ぼす、と（ぐう問題点が
本発明者らによって明らかとされた。

〔発明の目的〕

この発明の目的は、多数の回路要素を共通接続するに際
して、その共通接続を行う配線に寄生する直列抵抗の影
響を小さくできるようにした半導体装置技術を提供する
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。

すなわち、第１の配線層にて互いに並行する複数行の配
線と、第２の配線層にて上記第１の配線層の配線と直交
する複数列の配線と、第１の配線層に形成された配線と
第２の配線層に形成された配線の各交差箇所をそれぞれ
上下に接続するスルーホール配線部とによって、あたか
も面状導体をなすような格子状の配線網を形成し、この
格子状配線網によって多数の回路要素の特定電極部を共
通接続することにより、その共通接続を行う配線に寄生
する直列抵抗の影響を小さくできるようにし、これによ
りて例えば精度の高いＤ　−Ａ変換器あるいはＡ−Ｄ変
換器を可能にする、という目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

第１図はこの発明による半導体装置の要部における一実
施例を示す。

同図にその一部を示す半導体装置は、半導体集積回路装
置化されたＤ　−Ａ変換器を構成するために、カレント
ミラーによって所定の倍率に重み付けされた定電流源を
有する。この定電流源には、第７図に示すようＫ、多数
のバイポーラ・トランジスタＱ１〜Ｑｎの各電極部Ｃ，
Ｂ、Ｅがそれぞれに共通接続されて、共通コレクタ電極
Ｃｃ、共通エミッタ電極Ｅｃが取り出されている。この
ように多数のバイポーラ嗜トランジスタＱ１〜Ｑｎの電
極Ｃ，Ｂ、Ｅを共通接続した場合、特に、そのエミッタ
電極Ｅを共通接続する配線に寄生する直列抵抗が定電流
動作の精度に大きな影響を与える。

そこで、第１図に部分的に示す実施例の半導体装置では
、第１の配線層にて互いに並行する複数行の配線１．１
，１．・・・・・・と、第２の配線層にて上記第１の配
線層の配線１，１．１・・・・・・と直交する複数列の
配線２，２．２・・・・・・と、第１の配線層に形成さ
れた配線１．１．１・・・・・・と第２の配線層に形成
された配＠２　、２　、２　、・・・・・・の各交差箇
所をそれぞれ上下に接続するスルーホール配線部耐。

ＴＨ，・・・・・・とによって、多数のバイポーラ・ト
ランジスタＱ１＝Ｑｎの各エミッタ電極部Ｅを共通接続
している。

この場合、第１の配線層は第１層目の配線層に蒸着アル
ミニウムなど罠よってパターニング形成される。第２の
配線層は第２層目に形成され、これも同様に、蒸着アル
ミニウムによってパターニング形成される。

多数のバイポーラ曝トランジスタＱ１〜Ｑｎは行列方向
に整然と配列され、その各電極部Ｃ、Ｂ。

Ｅはそれぞれ、第１層目に形成された配線ｌ、１゜１、
・・・・・・に電極部ごとに共通接続されている。これ
により、多数のバイポーラ・トランジスタＱ１〜Ｑｎの
共通コレクタ電極Ｃｃ、共通ペース電極［３ｃ。

および共通エミッタ電極Ｅｃが取り出されるようになっ
ている。さらに、その中のエミッタ電極部Ｅを共通接続
する第１層目配線１，１，１．・・・・・・は、第２層
目に形成された配線２．２，２．・・・・・・に、スル
ーホール配線部ＴＨを介して上下に接続されている。

ここで、上記共通エミッタ電極Ｅｃを取り出す配線に着
目してみると、この配線は、第３図に示すようＫ、第１
層目の配線１．１，１．・・・・・・と、第２層目の配
線２，２，２．・・・・・・と、第１層目と第２Ｊｍ目
とを上下に接続するスルーホール配線部ＴＨ、ＴＨ、・
・・・・・とによって、あたかも面状導体をなすような
格子状の配線網を形成する。このような格子状配線網に
よって、多数のバイポーラ・トランジスタＱ１〜Ｑｎの
エミッタ電極部Ｅを共通接続することＫより、各エミッ
タ電極部Ｅかも共通エミッタ電極Ｅｃの取り出し部に至
るまでの間に多数の電流経路が並列に形成されるように
なる。これにより、その共通接続を行う配線１，１゜１
、・・・・・・および２，２．２．・・・・・・に分布
して寄生する直列抵抗Ｒｓの影響が希薄化されて、共通
接続された回路の動作精度が高められるようになる。

従って、例えば精度の高いＤ−Ａ変換器あるいはＡ−Ｄ
変換器が可能になる。

さらに、ここで注目すべきことは、第１層目の配線１，
１，１．・・・・・・および第２層目の配線２゜２．２
．・・・・・・は、それぞれの配線層にて互いに同一方
向に並んだ状態で布線されているため、隣合う配線ｌと
１あるいは２と２の間に他の配線を通すことができるよ
うになっている、ということである。これにより、他の
配線の布線を大きく妨げることなく、実質的な寄生直列
抵抗が非常に低い共通配線が得られるようになっている
。

第４図はこの発明の別の実施例を示す。

前述した実施例との相違点を挙げると、ここでは、多数
のバイポーラ−トランジスタＱ１〜Ｑｎのすべての電極
部Ｃ，Ｂ、Ｅがそれぞれに、第１層目の配線１．１，１
．・・・・・・と、第２層目の配線２．２．２．・・・
・・・と、スルーホール配線部ＴＨ。

ＴＨ，・・・・・・とによる格子状配線網によって共通
接続されている。

第５図はこの発明のさらに別の実施例を示す。

同図に示す実施例では、第１図に示した格子状配線網に
おいて、第２層目に配列された複数列の配線２，２，２
．・・・・・・をところどころで隣接方向（横方向）に
連絡している。２１はその連絡部分を示す。この連絡部
分２１は、他の配線が通されない空きの配線領域部がで
きたところに適宜設けられる。

このように、第２層目の配線２．２，２．・・・・・・
を隣接方向に適宜連絡して接続することにより、上述し
た格子状配線網に実質的に寄生する直列抵抗の影響をさ
らに小さくすることができるようになる。

〔効果〕

（１）第１の配線層にて互いに並行する複数行の配線と
、第２の配線層にて上記第１の配線層の配線と直交する
複数列の配線と、第１の配線層に形成された配線と第２
の配線層に形成された配線の各交差箇所をそれぞれ上下
に接続するスルーホール配線部とによって、あたかも面
状導体をなすような格子状の配線網を形成し、この格子
状配線網によって多数の回路要素の特定電極部を共通接
続することにより、その共通接続を行う配線に寄生する
直列抵抗の影響を小さくすることができるようになり、
これＫよって例えば精度の高いＤ−Ａ変換器あるいはＡ
−Ｄ変換器の半導体集積回路装置化が可能になる、とい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、配線１，１．
１．・・・・・・および２゜２．２．・・・・・・はそ
れぞれ１層目以外あるいは２層目以外に形成してもよい
。また、第１．第２の２つの配線層以外に第３の配線層
を加えることによって前述した格子状配線網を形成する
ようにしてもよい。また、共通接続される回路要素とし
ては、バイポーラ・トランジスタ以外の回路要素、例え
ばラダー抵抗などであってもよい。

〔利用分野〕

以上、本発明者によってなされた発明をその背景となっ
た利用分野であるＤ　−Ａ変換器が形成される半導体集
積回路装置の技術に適用した場合について説明したが、
それに限定されるものではなく、例えばリニア半導体集
積回路装置などにおいて、低インピーダンスの電源母線
などを形成する技術などにも適用できる。

【図面の簡単な説明】

第１図はこの発明による半導体装置の要部における一実
施例を示す平面レイアウト図、第２図は第１図に示す部
分に形成される回路の等価回路図、 第３図は第１図に示す共通配線の等価回路状態を示す図
、 第４図はこの発明の別の実施例の要部を示す平面レイア
ウト図、 第５図はこの発明のさらに別の実施例の要部を示す平面
レイアウト図、 第６図はこの発明以前において、例えばＤ−Ａ変換器な
どを構成するために多数の回路要素を共通接続した状態
を示す回路図、 第７図は第６図に示した回路要素を共通接続するための
配線状態を示す平面レイアウト図である。 ｌ・・・第１の配線層に形成された配線、２・・・第２
の配線層に形成された配線、ＴＨ・・・スルーホール配
線部、Ｑ１〜Ｑｎ・・・回路要素としてのバイポーラの
トランジスタ、Ｅ・・・エミッタ電極部、Ｅｃ・・・共
通接続されたエミッタ電極。

Claims (1)

1. 【特許請求の範囲】 １、多数の回路要素が共通接続された回路が形成されて
   いる半導体装置であって、第１の配線層にて互いに並行
   する複数行の配線と、第２の配線層にて上記第１の配線
   層の配線と直交する複数列の配線と、第１の配線層に形
   成された配線と第２の配線層に形成された配線の各交差
   箇所をそれぞれ上下に接続するスルーホール配線部とに
   よつて、上記多数の回路要素を共通接続したことを特徴
   とする半導体装置。 ２、共通接続される多数の回路要素をそれぞれ第１の配
   線層の配線に接続する一方、第２の配線に形成された複
   数列の配線の間を同一配線層にて隣接方向に部分的に連
   絡させたことを特徴とする特許請求の範囲第１項記載の
   半導体装置。 ３、第１の配線層が第１層目の配線層であって、第２の
   配線層が第２層目以上の配線層であることを特徴とする
   特許請求の範囲第１項または第２項記載の半導体装置。