JPH02177345A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

マスタスライス方式を採用する半導体集積回路装置に適
用して有効な技術に関するものである。

〔従来の技術〕

マスタスライス方式を採用する半導体集積回路装置は行
列状に規則的に配列されたベーシックセル（基本セル）
内及びベーシックセル間を複数層の配線で結線している
。この種のマスタスライス方式を採用する半導体集積回
路装置は結線パターンを変更するだけで種々の論理回路
を構成することができる、つまり、マスタスライス方式
を採用する半導体集積回路装置は短期間内に多品種のも
のを開発することができる特徴がある。

前記マスタスライス方式を採用する半導体集積回路装置
に施す結線はコンピュータを使用した自動配置配線シス
テム（ＤＡ：旦ｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ）で
形成されている。自動配置配線システムでは以下の処理
がなされている。

まず、設計された論理回路図に基づき、この論理回路情
報を自動配置配線システムに入力する。

次に、自動配置配線システムはベースデータに記憶され
ているベーシックセルパターンを仮想的に表現された半
導体集積回路装置（ペースチップ）上に配置する。そし
て、前記論理回路情報に基づき、前記ベーシックセルパ
ターンに沿って論理機能パターンを配置する。この論理
機能パターンの配置は自動配置配線システムにより自動
的に行われている。

次に、自動配ａｇｒｖ線システムは、各々の論理機能パ
ターン間を自動的に結線し、論理回路を完成させる。

次に、自動配置配線システムで完成された論理回路の情
報は、この自動配置配線システムにおいてデザインルー
ルに基づきマスク作成用データに変換される。

この後、マスク作成用データに基づき、描画装置で結線
用マスクを形成する。そして、この結線用マスクを使用
し、デバイスプロセスを施すことにより所定の論理機能
を有する半導体集積回路装置が完成する。

このように形成されるマスタスライス方式を採用する半
導体４Ｊ４積回路装置は高集積化に伴うゲート数の増大
によりベーシックセルアレイ内での電流密度が増大する
傾向にある。このため、マスタスライス方式を採用する
半導体集積回路装置はベーシックセルアレイの外周に電
源配線を延在させると共にベーシックセル内に補助用電
源配線を延在させている。この種の技術については例え
ば特開昭（６１−００２３４２）号公報に記載されてい
る。前記補助用電源配線は、電流密度を緩和してマイグ
レーションの影響を低減することができるので、半導体
集積回路装置の電気的信頼性を向上することができる特
徴がある。

〔発明が解決しようとする課題〕

前述のマスタスライス方式を採用する半導体集積回路装
置において、本発明者は次のような問題点が生じること
を見出した。

前述の補助用電源配線は自動配置配線システムのベース
データに固定パターンとして組込まれている。つまり、
デバイスプロセス後の完成した半導体集積回路装置は異
なる機種であっても補助用電源配線の延在する位置が同
一である。この補助用電源配線は、最つども過大な電流
密度が生じる場合（ワーストケース）を想定し、電源本
数や電源サイズを設計している。このため、電流密度が
小さい領域においてもワーストケースで設計された補助
用電源配線が延在するので、補助用電源配線の占有面積
が増大し、論理回路の実装率が低下する。

そこで、本発明者が開発中のマスタスライス方式を採用
する半導体集積回路装置は公知技術ではないが以下の技
術を採用している。この技術は。

電流密度に応じて補助用電源配線の本数やサイズを変化
させ、無駄な補助用電源配線を低減して、論理回路の実
装率を向上する技術である。前記補助用電源配線の本数
やサイズは自動配置配線システムにより自動的に設定さ
れる。しかしながら。

前記補助用１’ｌｉ源配線の本数やサイズが変化する毎
にデバイスプロセスにおける電源配線間の接続部分の状
態が変化する。このため、この電源配線間の接続部分に
おいて、抵抗値の増大やマイグレーションの影響が大き
くなり、最悪の場合は電源配線間の導通不良が多発する
という新たなる問題点が生じた。

本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、電源配線間の導通不良等を低減
し、電気的信頼性を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、マスタスライス方式を採用する半
導体集積回路装置において、前記補助用電源配線の占有
面積を縮小し、回路の実装率を向上することが可能な技
術を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、自動
配ぼ配線システムを使用して前記補助用電源配線を自動
的に配置し、しかも電源配線間の接続を自動的に行うこ
とにより、マスタスライス方式を採用する半導体集積回
路装置の開発期間を短縮することが可能な技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

（課題を解決するための手段〕 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）第１層目電源配線及び第３層目電源配線を列方向
に延在させ、第２層目電源配線を行方向に延在させる３
層電源配線構造のマスタスライス方式を採用する半導体
集積回路装置であって、前記第１層目電源配線、第２層
目電源配線及び第３層目電源配線が交差する領域におい
て、前記第１層目電源配線と第２暦目ｆ！！源配線とを
接続する第１接続孔の周囲に、前記第２Ｍ！Ｊ目電源配
線と第３層目電源配線とを接続する第２接続孔を配置す
る。

（２）前記第２接続孔は前記第１接続孔の周囲の前記第
２層目電源配線の延在する方向には配置されない。

〔作　　用〕

上述した手段（１）によれば、前記第２接続孔下に第１
接続孔が存在せず、第２接続孔が形成される領域の下地
段差形状を緩和することができるので、第２接続孔の導
通不良を低減し、半導体集積回路装置の電気的信頼性を
向上することができると共に、前記第３層目電源配線か
ら第２層目電源配線を通して第１層目電源配線に電流密
度を集中させずに徐々に電源を供給することができるの
で、電源配線間の接続部における抵抗値を低減し或はマ
イグレーションの影響を低減することができ、半導体集
積回路装置の電気的信頼性を向上することができる。

上述した手段（２）によれば、前記交差する領域におい
て第１層目電源配線の配線間ピッチと第３層目電源配線
の配線間ピッチとの間にずれが存在する場合でも、第１
接続孔の配置位置と第２接続孔の配置位置が一致しない
ので、第２接続孔が形成される領域の下地段差形状を緩
和し、第２接続孔の導通不良を低減して半導体集積回路
装置の電気的信頼性を向上することができる。

以下１本発明の構成について、敷詰方式（ｓｅａ　。

ｆ　ｇａｔｅｓ）でマスタスライス方式を採用する半導
体集積回路袋にに本発明を適用した一実施例とともに説
明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である敷詰方式でマスタスライス方式
を採用する半導体集積回路装置の基本概略構成を第１図
（平面図）で示す。

第１図に示すように５マスタスライス方式を採用する半
導体集積回路装置１は平面が方形状のチップ（例えば単
結晶珪素基板）で構成されている。

半導体集積回路装置ｉｌｌは方形状の各辺に沿った周辺
部分に外部端子（ポンディングパッド）２、入出力バッ
ファ回路３の夫々を複数配置している。

本実施例のマスタスライス方式を採用する半導体集積回
路装置１は３Ｎ配線構造で構成されている。したがって
、前記外部端子２は３層目（及び２層目）の配線形成工
程で形成される配線と同一製造工程で形成されている。

配線層はアルミニウム配線又はアルミニウム合金配線で
形成されている。アルミニウム合金配線はＣｕかＣｕ及
びＳｉが添加されている。Ｃｕは主にマイグレーション
の影響を低減する目的で添加されている６Ｓｉは主に７
０イスパイクを低減する目的で添加されている。

入出力バッファ回路３は１つ（又は複数個）の外部端子
２に対応する位置に外部端子２よりも内側に配置されて
いる。入出力バッファ回路３はその構成を詳細に示して
いないが入力バッファ回路用セル及び出力バッファ回路
用セルで構成されている。入力バッファ回路用セルは、
例えば相補型ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ（ＣＭＯＳ）で構成
され、主に第１層目の配線形成工程で形成される配線で
入力バッファ回路として結線されるようになっている。

また。

入力バッフ７回路用セルは静電気破壊防止回路を構成で
きるように保護抵抗素子やクランプ用ＭＩＳＦＥＴを配
置している。出カバソファ回路用セルは、相補型ＭＩＳ
ＦＥＴ（及びバイポーラトランジスタ）で構成され、第
１層目の配線形成工程で形成される配線で出カバソファ
回路として結線されるようになっている。

前記人出力バッファ回路３の上部には主要電源配線２０
が延在するように構成されている。主要電源配線２０は
電源電圧配線（Ｖｅ、）２０Ａ及び基準電圧配線（Ｖ、
、）２０Ｂで構成されている。電源電圧配線２０Ａは例
えば回路の動作電圧５［■］が印加されている。電源電
圧配線２０Ａは例えば第２層目の配線形成工程で形成さ
れている。基準電圧配線２０Ｂは例えば回路の接地電位
０［ｖ］が印加されている。

基準電注記！２０Ｂは例えば第２層目の配線形成工程及
び第３層目の配線形成工程で形成されている。

つまり、基準電圧配線２０Ｂは、２Ｊｌ電源配線構造で
構成されており、電源電圧配線２０Ａの外周にそれに沿
って平行に延在している。

人出カバソファ回路３で囲まれた半導体集積回路装置１
の中央部分は論理回路を形成するベーシックセルアレイ
（論理回路部）４が設けられている。

このベーシックセルアレイ４にはベーシックセル（基本
セル）５が行列状に複数配置されている。ベーシックセ
ル５は、固定チャネル方式とは異なり、配線形成領域（
配線チャネル領域）を介在させずに行列状に密に敷詰め
られている。

前記ベーシックセル５は第２＠（要部平面図）に示すよ
うに４個の相補型ＭＩ　ＳＦＥＴ（ＣＭＯ５）で構成さ
れている。つまり、ベーシックセルＳは４つのｐチャネ
ルＭＩＳＦＥＴＱｐ及び４つのｎチャネルＭＩＳＦＥＴ
Ｑｎで構成されている。ｐチャネルＭＩＳＦＥＴＱｐは
フィールド絶縁膜６で周囲を規定された領域内において
ｎ型ウェル領域の主面に形成されている。ｐチャネルＭ
ＩＳＦＥＴＱＰは主にゲート絶縁膜、ゲート電［ｉ　７
、ソース領域及びドレイン領域である一対のｐ゛型半導
体領域８で構成されている。ｎチャネルＭＩＳＦＥＴＱ
ｎはフィールド絶縁膜６で周囲を規定された領域内にお
いてＰ型ウェル領域の主面に形成されている。ｎチャネ
ルＭＩＳＦＥＴＱｎは主にゲート絶縁膜、ゲート電極７
．ソース領域及びドレイン領域である一対のｎ゛型半導
体領域９で構成されている。

４つのｐチャネルＭＩＳＦＥＴＱｐは、ゲート長方向に
隣接する夫々の一方のｐ゛型半導体領域８を一体に構成
し、夫々を直列に接続している。同様に、４つのｎチャ
ネルＭＩＳＦＥＴＱｎは、ゲート長方向に隣接する夫々
の一方のｎ゛型半導体領域９を一体に構成し、夫々を直
列に接続している。

このベーシックセル５は４人力ＮＡＮＤゲート回路を構
成し易いようになっている。また、ベーシックセル５は
、前述の４人力ＮＡＮＤゲート回路に限定されず、２人
力ＮＡＮＤゲート回路、３人力ＮＡＮＤゲート回路を構
成し易いようにしてもよい。

前記ベーシックセル５内の各素子は主に第１層目の配線
形成工程で形成される配線によって結線され、このベー
シックセル５は所定の論理回路又はその一部を構成する
ようになっている。また、ベーシックセル５上には第１
図及び第２図に示すように第１層目の配線形成工程で形
成される電源配線２１が列方向（Ｘ方向）に延在するよ
うに構成されている。この′ｗＬｉｍ配線２１は電源電
圧配線（ｖｏ。）２１Ａ及び基準電圧配線（Ｖ、、）２
１Ｂで構成されている。ｔ＊電圧配線２１Ａはベーシッ
クセル５のｐチャネルＭＩＳＦＥＴＱｐ上に延在してい
る。基準電圧配線２１Ｂは、前記電源電圧配線２１Ａと
所定間隔だけ離隔しかつそれに対して実質的に平行に延
在し、ベーシックセル５のｎチャネルＭＩＳＦＥＴＱｎ
上に延在させている。

前記ベーシックセル５間又はベーシックセル５で形成さ
れた論理回路間は、第１層目、第２層目、第３層目の夫
々の配線形成工程で形成された配線（信号配線）により
結線されている。第１層目の配線形成工程で形成される
配線は、論理回路として使用されない（論理回路を形成
しない）ベーシックセル５上に配置され、列方向に延在
させている。

第２１ｊ目の配線形成工程で形成される配線は行方向に
延在させている。第３層目の配線形成工程で形成される
配線は前記第１層目の配線形成工程で形成される配線と
同一列方向に延在させている。

各層の配線は、コンピュータを使用する自動配置配線シ
ステムのデイスプレィ上に表示される配線形成ＭＩ域（
ｘ−ｙ格子状の配線形成Ｖｉ域）に規定された領域上に
延在させている。

第１ＮＩＪ目の配線形成工程で形成される配線、第２層
目の配線形成工程で形成される配線の夫々は両者間に形
成された第１層間絶縁膜（図示しない）により電気的に
絶縁されている。この両者の配線間の接続はこの第１層
間絶縁膜に形成された接続孔を通して行われている。同
様に、第２層目の配線形成工程で形成される配線、第３
層目の配線形成工程で形成される配線の夫々は両者間に
形成された第２Ｍ間絶縁膜（図示しない）により電気的
に絶縁されている。この両者の配線間の接続はこの第２
層間絶縁膜に形成された接続孔を通して行われている。

前記ベーシックセルアレイ４には第１図及び第２図に示
すように補助用電源配線２２．２３の夫々が延在してい
る。

補助用電源配線２２は、第２層目の配線形成工程で形成
され１行方向（Ｙ方向）に延在させている。

補助用電源配線２２は列方向に実質的に等間隔（等配線
ピッチ又は等配線中心間隔）Ｎで複数本配置されている
。夫々の補助用電源配線２２は実質的に同一配線幅寸法
で形成されている。補助用電源配置２２は１図面におい
て詳細に示していないが、主要電源配置２０や電源配線
２１と同様に、補助用電源電圧配線（Ｖ　ＣＣ）及び補
助用基準電圧配線（Ｖ、、）をベアにして延在させてい
る。補助用電源配線２２のうち補助用電源電圧配線は主
要電源配線２０の電源電圧配線２０Ａに直接々続されて
いる。補助用電源配８２２のうち補助用基準電圧配線は
主要電源配線２０の第３層目の配線形成ｌＩ：程で形成
さハた基準電圧配線２０Ｂに接続されている。

一方、補助用ｉｔ電源配線３は、第３層目の配線形成工
程で形成され５列方向（Ｘ方向）に延在させている。補
助用電源配線２３は行方向に実質的に等間隔Ｍで複数本
配置されている。夫々の補助用電源配線２３は実質的に
同一配線幅寸法で形成されている。補助用電源配線２３
は１図面において詳細に示していないが、補助用電源電
圧配線（ｖｃｃ）及び補助用基準電圧配線（Ｖａｔ）を
ペアにして延在させている。補助用電源配線２３のうち
補助用電源電圧配線は主要電源配線２０の電源電圧配線
２０Ａに接続されている。補助用電源配置２３のうち補
助用基準電圧配線は主要電源配４１ｉ２０の第３層目の
配線形成工程で形成された基準電圧配線２０Ｂに直接々
続されている。

前記補助用電源配線（第３層目）２３は主要電源配線２
０からの電源を補助用電源配線２２を介在させて電源配
線（第１層目）２１に分散し供給するように構成されて
いる。第４図（要部拡大平面図）に示すように、電源配
［２１と補助用電源配線２２との接続は前記第１層間絶
縁膜に形成された接続孔１’　Ｈ１を通して行われてい
る。補助用電源配線２２と補助用電源配線２３との接続
は前記第２層間絶縁膜に形成された接続孔ＴＨ２を通し
て行われている６したがって、第１図、第２図及び第４
図に示すように、下層側の電源配線２１から補助用電源
配線２２を介して上層側の補助用電源配線２３に向って
順次配線幅寸法が大きく構成されている。例えば、下層
の電源配置２１は約１０［μｍ］の配線幅で形成されて
いる。補助用電源配線２２は約２３〜２５［μｍ］の配
線幅で形成されている。上層の補助用電源配線２３は約
３８〜３９［μｍ］の配線幅で形成されている。

いずれの場合も電源配線の膜厚は約１〜２［μｍ］であ
る。

前記列方向に延在する補助用電源配線２３の間隔Ｍ及び
配線本数、行方向に延在する補助用電源配置２２の間隔
Ｎ及び配線本数の夫々は、使用される周波数及び配線サ
イズを主要な要件とし、ベーシックセル５数に基づき規
定されている。第３図に−例の周波数とベーシックセル
数との関係を示す６第３図において、横軸は使用される
周波数［ＭＨｚｌであり、縦軸はベーシックセル５数（
行方向に配列されたベーシックセル５の数ｍ個と列方向
に配列されたベーシックセル５の数ｎ個との積）である
０曲線Ａ、Ｂ、Ｃの夫々は補助用ｍ源配線２２の断面積
と補助用電源配線２３の断面積とを加算した補助用電源
配線の合計の断面積［μｍ　２　］である。

曲線Ａは例えば補助用電源配線の合計の断面積が２２〜
２３［μｍ　Ｎ　］である３曲ＩＢは例えば補助用電源
配線の合計の断面積が３５〜３６［μｍ２］である１曲
線Ｃは例えば補助用電源配線の合計の断面積が６１〜６
２［μｍ　２　］である、つまり、１個のベーシックセ
ル５に最適な電流密度は測定することができるので、使
用される周波数に応じて第３図からベーシックセル５数
とそのベーシックセル５数に必要な補助用電源配線の合
計の断面積を求めることができる。

例えば、使用される周波数を３０［ＭＨｚｌ、補助用電
源配線の合計の断面積が２２〜２３［μｒｎｔ１（曲線
Ａ）の夫々とする場合、最適な電流密度となるためのベ
ーシックセル５数は約１０００個である。このベーシッ
クセル５数は行方向に配置されたベーシックセル５の数
ｍ個と列方向に配置されたベーシックセル５の数ｎ個と
の積であるので、例えば行方向に配列された１０個のベ
ーシックセル５毎に１本の補助用電源配線２３を延在さ
せ、列方向に配列された１００個のベーシックセル５毎
に１本の補助用電源配線２２を延在させる６本発明者が
開発中のマスタスライス方式を採用する半導体集積回路
装置１は、行方向に配列された約１０〜２０個のベーシ
ックセル５毎に１本の補助用電源配Ｊｆｉ２３を延在さ
せ１列方向に配列された約１００〜２００個のベーシッ
クセル５毎に１本の補助用電源配線２２を延在させてい
る。

つまり、行方向に延在する補助用電源配線２２と列方向
に延在する補助用電源配線２３とで区画され囲まれた領
域内に配列されたベーシックセル５数は他の区画された
領域内に配列されたベーシックセル５数と実質的に等し
くなる。また１区画された領域内の夫々の電流密度は実
質的に等しくなっている。したがって、補助用電源配線
２２及び２３で区画された夫々の領域はベーシックセル
５数に基づいて電流密度が最適に設定されているのでど
んな論理回路が配置されても極端な電流密度の集中が生
じない、なお、前記区画された領域内のベーシックセル
５の使用率は、必ずしも１００［％コである必要はなく
、通常は許容範囲を２０［％］径程度えるので、８０［
％］径程度平均である。

このように、マスタスライス方式を採用する半導体集積
回路装置１において、ベーシックセルアレイ４に列方向
に延在しかつ行方向に実質的に等間隔Ｍで複数本配置さ
れた補助用電源配線２３及び行方向に延在しかつ列方向
に実質的に等間隔Ｎで複数本配置された補助用電源配線
２２を設ける（補助用電源配線２３の配置と補助用ｔｇ
配装２２の配置との比をＭ：Ｎとする）、この構成によ
り、前記補助用ｌｔ源配置２３及び補助用ｆｆｉ源配線
２２で区画された各領域のベーシックセル５数を実質的
に等しくシ、各区画された領域内の電流密度を等しくす
ることができるので、各区画された領域内の電流密度に
応じて補助用電源配線２３、補助用電源配線２２の夫々
の本数やサイズを最適化し、無駄な補助用電源配線２２
．２３の夫々の占有面積を縮小し、マスタスライス方式
を採用する半導体集積回路装置１の論理回路の実装率を
向上することができる。

また、前述の＠源配線２１（第１Ｎ！目）と補助用電源
配線２２（第２層目）とを接続する接続孔ＴＨＩは前記
第４図に示すように電源配［２１の中心、ＩＸＩと補助
用ｆｆｉ源配線２２の中心線Ｙ２との交差部分に設けら
れている。接続孔ＴＨＩはデバイスプロセス上の歩留り
を向上するために複数個設けられている。接続孔ＴＨＩ
は、自動配置配線システムにおいて、中心線ＸＩと中心
ＩＹ２との交差点（Ｘ−Ｙ格子点）に接続孔セルＴＰＩ
の中心位置を一致させてこの接続孔セルＴＰＩを配置す
ることにより形成されている。補助用電源配線２２（第
２層目）と補助用電源配線２３（第３Ｎ１目）とを接続
する接続孔ＴＨ２は補助用電源配ｔＩＡ２３の中心線ｘ
３と補助用ｇ源配線２２の中心線Ｙ２との交差部分に設
けられている、接続孔ＴＨ２は接続孔ＴＨＩと同様に複
数個設けられている。接続孔ＴＨ２は、自動配置配線シ
ステムにおいて、中心線Ｘ３と中心線Ｙ２との交差点（
Ｘ−Ｙ格子点）に接続孔セルＴＰ２の中心位はを一致さ
せてこの接続孔セルＴＰ２を配置することにより形成さ
れている。

前記接続孔ＴＨ２は、接続孔Ｔ　Ｈ１の周囲に複数個配
置され、この複数個の接続孔Ｔ　Ｈ１の総面積に比べて
大きく構成されている６例えば、本実施例は、１個の接
続孔ＴＨＩ、接続孔ＴＨ２の夫々を例えば１．０〜１．
５［μｍ２］程度の面積で形成しているので、１個の接
続孔セルＴＰＩに配置される９個の接続孔ＴＨＩの総面
積を９．０〜１３．５［μｍ２］で形成し、１個の接続
孔セルＴＰ２に配置される３６個の接続孔ＴＨ２の総面
積を３６．０〜５４．０［μｍ　ｇ　］で形成している
。前記接続孔ＴＨ２の配置位置は接続孔ＴＨＩの配置位
置とは一致させず、接続孔ＴＨ２の下地段差形状が接続
孔ＴＨＩの存在で大きくならないようになっている。

また、同一列方向に延在する電源配線２１の配線ピッチ
と補助用電源配線２３の配線ピッチ（Ｍ）とは、前者が
ベーシックセル５毎に配置され後者が所定数のベーシッ
クセルＳ毎に配置されているので必ずしも一致しない、
このため、第４図に示すように、電源配線２１、補助用
電源配線２２及び２３が交差する領域において夫々の電
源配線間を接続する場合に、接続孔ＴＨＩと接続孔Ｔ　
Ｈ２とが同一位置に配置されないように、補助用電源配
線２２の延在する方向（中心ＩＩＡＹ２上）の接続孔セ
ルＴＰ２内には接続孔ＴＨ２を配置していない。

このように、電源配線２工及び補助用電源配置２３を列
方向に延在させ、補助用電源配線２２を行方向に延在さ
せる３層電源配ｇａ造のマスタスライス方式を採用する
半導体集積回路装置であって、前記電源配線２１、補助
用電源配線２２及び補助用電源配［２３が交差する領域
において、前記電源配線２１と補助用電源配線２２とを
接続する接続孔ＴＨＩの周囲に補助用電源配線２２と補
助用電源配線２３とを接続する接続孔Ｔ　Ｈ２を配置す
る。この構成によす、前記接続孔ＴＨ２下に接続孔ＴＨ
Ｉが存在せず、接続孔ＴＨ２が形成される領域の下地段
差形状を緩和することができるので、接続孔ＴＨ２の導
通不良を低減し、マスタスライス方式を採用する半導体
集積回路装置１の電気的信頼性を向上することができる
と共に、前記補助用電源配線２３から補助用電源配線２
２を通して電源配線２１に電流密度を集中させずに徐々
に電源を供給することができるので、電源配線間の接続
部における抵抗値を低減し戒はマイグレーションの影響
を低減することができ、マスタスライス方式を採用する
半導体集積回路装Ｍ１の電気的信頼性を向上することが
できる。

また、前記接続孔ＴＨ２は前記接続孔ＴＨＩの周囲の前
記補助用電源配線２２の延在する方向に配置しないこと
により、前記交差する領域において電源配線２１の配線
間ピッチと補助用電源配置２３の配線間ピッチとの間に
ずれが存在する場合でも、接続孔ＴＨＩの配置位置と接
続孔ＴＨ２の配置位置が一致しないので、接続孔ＴＨ２
が形成される領域の下地段差形状を緩和し、接続孔Ｔ　
１−Ｉ　２の導通不良を低減してマスタスライス方式を
採用する半導体集積回路装置１の電気的信頼性を向上す
ることができる。

次に、前述のマスタスライス方式を採用する半導体集積
回路装置１の形成方法について、第５図（プロセスフロ
ー図）を用いて簡単に説明する。

まず、半導体集積回路装置１に搭載する論理機能を設計
し、論理回路図を作成する〈５０〉。

次に、前記論理回路図に基づき５コンピユータを使用す
る自動配置配線システム（ＤＡ）で論理回路の配置及び
結線を自動的に行う（５１）　、自動配置配線システム
においては、初めに、前記論理回路図に基づき、自動配
置配線システムで扱える結線情報（ＮＥＴ　　ＦＩＬＥ
）としてこの結線情報を自動配置配線システムに入力す
る（５１．１）。

次に、前記自動配置配線システムのベースデータ（５１
７＞に記憶された仮想的に表現される半導体集積回路装
置（ペースチップ）上に電源配線を自動的に配置する（
５１２＞。前記ベースデータ（５１７）は、半導体集積
回路装置（ペースチップ）上にベーシックセルパターン
が配列された情報である。前記電源配線は補助用電源配
線（２２及び２３）であり、この補助用電源配線は電源
配線本数情報（５１６）に基づき配置されている。つま
り、前述のように、主に使用される周波数及び配線サイ
ズに基づき１ｍ個のベーシックセル毎に列方向に延在す
る補助用電源配線（２３）を配置し、ｎ個のベーシック
セル毎に行方向に延在する補助用電源腕４Ｂ　（２２）
を配置する。この補助用電源配線の自動配置は１周波数
及び配線サイズに基づき、補助用電源配線で区画された
領域内の電流密度を最適に制御できるように、配線サイ
ズや本数を自由に変化できるようになっている。なお、
電源配線として主要電源配線（２０）及び電源配線（２
１）はベースデータ（５１７＞に固定パターンとして記
憶されている。

また、この電源配線の自動配置の時に、電源間接続部情
報＜５１．９＞に基づいて、電源配線間の接続を行う、
この電源配線間の接続は、前述の第４図に示すように、
各電源配線の中心線の交差点（Ｘ−Ｙ格子点）に接続孔
セルＴＰ１．ＴＰ２（７）夫々の中心位置が一致するよ
うに配置することにより行われている。

次に、自動配置配線システムに入力された結線情報に基
づき、設計された論理回路の自動配置を行う（５１３）
。論理回路の自動配置は、自動配置配線システムに記憶
されているモジュール（論理機能パターン）＜５１８）
を前記ベーシックセルパターンに沿って自動的に配置す
ることにより行われている。

次に、前記結線情報に基づき、自動的に配置された論理
回路（モジュール）間を自動的に結線し。

論理回路情報を完成させる（５１４．）。

次に、自動配置配線システムで完成された論理回路情報
は、この自動配置配線システムにおいてデザインルール
に基づきマスク作成用データに変換される（５１５＞。

前述の結線情報を入力する段階（５１１）からこのマス
ク作成用データに変換する段階＜５１５＞までは自動配
置配線システムで自動的に処理されている。

次に、前記マスク作成用データに基づき、エレクトロン
ビーム（ＥＢ）描画装置で結線用マスクを形成する〈５
２〉。

次に、前記結線用マスクを使用し、デバイスプロセスを
施すく５３〉ことによって、所定の論理機能を有する半
導体集積回路装置ｌが実質的に完成する（５４）。

このように、自動配置配線システムで形成されるマスタ
スライス方式を採用する半導体集積回路装置ｉ１１の形
成方法において、自動配置配線システムの電源配線本数
情報（５１６＞に基づき、所定数のベーシックセル（５
）毎に補助用電源配線（２２及び２３）を自動的に配置
する段階（５１２）と、この後、論理機能パターンを自
動的に配置しく５１３〉、論理回路間を自動的に結線す
る（５１４）段階とを備える。この構成により、予じめ
補助用電源配線を最適な電流密度になるように配置して
いるので、自動配置配線システムのベースデータに固定
パターンとして記憶される補助用電源配線を配置し、論
理回路間を自動的に結線する段階の後に所定の領域の電
流密度に応じて補助用電源配線を再度配置しなおす段階
がなくなるので、この段階に相当する分、自動配置配線
システムの処理段階を低減し、マスタスライス方式を採
用する半導体集積回路装置１の開発期間を短縮すること
ができる。

以上、本発明者によってなされた発明を、　Ａ前記実施
例に基づき具体的に説明したが２本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

例えば、本発明は、２層、４層又はそれ以上の配線層を
有するマスタスライス方式を採用する半導体集積回路装
置に適用することができる。

また１本発明は、ベーシックセル列間に配線チャネル領
域を配置した固定チャネル方式のマスタスライス方式を
採用する半導体集積回路装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

マスタスライス方式を採用する半導体集積回路装置にお
いて、電源配線間の導通不良を低減し、電気的信頼性を
向上することができる。

【図面の簡単な説明】

第１図は５本発明の一実施例である敷詰方式のマスタス
ライス方式を採用する半導体集積回路装置の基本概＠猜
成を示す平面図。 第２図は、前記半導体集積回路装置に配列されたベーシ
ックセルの要部平面図、 第３図は、前記半導体集積回路装置に配列されるベーシ
ックセル数と使用される周波数との関係を示す図。 第４図は、前記半導体集積回路装置の要部拡大平面図。 第５図は、前記半導体集積回路装置の形成方法を説明す
るプロセスフロー図である。 図中、１・・・半導体集積回路装置、４・・・ベーシッ
クセルアレイ、５・・・ベーシックセル、２０・・・主
要電源配線、２１・・・電源配線、２２．２３・・・補
助用電源配線、Ｑｐ、Ｑｎ−ＭＴ　５ＦＥＴ、ＴＨＩ、
　ＴＩ（２−ｍ枝孔、’ｒＰ１．ＴＰ２・・・接続孔セ
ルである。

Claims (1)

1. 【特許請求の範囲】 １、ベーシックセルが行列状に配列されたセルアレイを
   有し、このセルアレイに下層から上層に順次第１電源配
   線、第２電源配線、第３電源配線の夫々を積層し、前記
   第１電源配線、第３電源配線の夫々を列方向に延在させ
   ると共に前記第２電源配線を行方向に延在させるマスタ
   スライス方式を採用する半導体集積回路装置であって、
   前記第１電源配線、第２電源配線及び第３電源配線が交
   差する領域において、前記第１電源配線と第２電源配線
   とを接続する第１接続孔の周囲に、前記第２電源配線と
   第３電源配線とを接続する第２接続孔を配置したことを
   特徴とする半導体集積回路装置。 ２、前記交差する領域の第２接続孔の総面積は第１接続
   孔の総面積に比べて大きいことを特徴とする請求項１に
   記載の半導体集積回路装置。 ３、前記第１接続孔、第２接続孔の夫々は前記交差する
   領域に複数個配置されていることを特徴とする請求項１
   又は請求項２に記載の半導体集積回路装置。 ４、前記第２接続孔は、前記第１接続孔の周囲の前記第
   ２電源配線の延在する方向には配置されていないことを
   特徴とする請求項１乃至請求項３に記載の夫々の半導体
   集積回路装置。