JPH0750712B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0750712B2 JPH0750712B2 JP63035659A JP3565988A JPH0750712B2 JP H0750712 B2 JPH0750712 B2 JP H0750712B2 JP 63035659 A JP63035659 A JP 63035659A JP 3565988 A JP3565988 A JP 3565988A JP H0750712 B2 JPH0750712 B2 JP H0750712B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置の製造方法に関し、特に高耐圧で
且つ高速スイッチング性を有する半導体装置の製造方法
に関するものである。
且つ高速スイッチング性を有する半導体装置の製造方法
に関するものである。
（ロ）従来の技術 一般にデバイスの特性を向上させ、歩留りの向上をはか
るためにゲッタリング技術がある。
るためにゲッタリング技術がある。
このゲッタリングには、外部から操作を施すE.G.法（Ex
trinsic Gettering）と内部に介在する要素を利用する
I.G.法（Intrinsic Gettering）とがある。
trinsic Gettering）と内部に介在する要素を利用する
I.G.法（Intrinsic Gettering）とがある。
E.G.法ではデバイス製造の過程で処理が行なわれるが、
一般には初期酸化直前が適しており、デバイス活性領域
外に欠陥中心を作るものである。途中工程ではデバイス
そのものや不純物の再分布が起きる可能性があるためで
ある。
一般には初期酸化直前が適しており、デバイス活性領域
外に欠陥中心を作るものである。途中工程ではデバイス
そのものや不純物の再分布が起きる可能性があるためで
ある。
I.G.法はプロセス導入前に単結晶ウェハの状態で行う処
理であり、ウェハの内部にゲッタリング中心が形成され
るものである。
理であり、ウェハの内部にゲッタリング中心が形成され
るものである。
本願は、後者のI.G.法に関するものである。
従来の半導体装置の製造方法として、特にここではトラ
ンジスタの製造方法について説明する。例えば特開昭54
−141579号に詳しい。
ンジスタの製造方法について説明する。例えば特開昭54
−141579号に詳しい。
先ず第１の工程として、数百μｍの厚さのＮ型のコレク
タ領域となるシリコン半導体基板を用意する。
タ領域となるシリコン半導体基板を用意する。
次に第２の工程として、前記シリコン半導体基板の両面
にN+型のコレクタ拡散をしてコレクタコンタクト領域を
形成する。
にN+型のコレクタ拡散をしてコレクタコンタクト領域を
形成する。
次に第３の工程として、前記シリコン半導体基板の片面
を削り更に鏡面研磨する。
を削り更に鏡面研磨する。
更に第４の工程として、この蝕刻面にベース領域および
エミッタ領域を形成する。
エミッタ領域を形成する。
最後に第５の工程として、コレクタコンタクト、ベース
およびエミッタ領域に電極を形成していた。
およびエミッタ領域に電極を形成していた。
以上の工程で、I.G.法を適用するには、酸素および炭素
を結晶成長時に主として混入し、チョクラルスキー法
（CZ法）で形成されたウェハを使用していた。
を結晶成長時に主として混入し、チョクラルスキー法
（CZ法）で形成されたウェハを使用していた。
（ハ）発明が解決しようとする課題 ここでI.G.法を更に詳述すると、シリコン結晶中の酸素
析出によって発生する微小欠陥（SiO2析出物、転位、積
層欠陥など）をゲッターシンクとしてウェハ内部のみに
形成させ、プロセス中に混入する重金属不純物などをゲ
ッターするものがI.G.法である。それと同時に、表面近
傍に無欠陥層（Denuded Zone:DZ）を形成し、その中に
素子が作られる。
析出によって発生する微小欠陥（SiO2析出物、転位、積
層欠陥など）をゲッターシンクとしてウェハ内部のみに
形成させ、プロセス中に混入する重金属不純物などをゲ
ッターするものがI.G.法である。それと同時に、表面近
傍に無欠陥層（Denuded Zone:DZ）を形成し、その中に
素子が作られる。
また前述の如く、石英るつぼからCZ法によって成長させ
たシリコン結晶は、シリコンと石英が反応して融液内に
酸素が溶出するため通常約１〜２×1018atoms/cm3の酸
素原子を過飽和の状態で格子間に固溶している。この格
子間酸素は安定に存在し、室温ではほとんど析出しない
が、素子製造プロセス温度においては比較的容易に析出
し、微小欠陥を形成するため、I.G.法を適用できた。
たシリコン結晶は、シリコンと石英が反応して融液内に
酸素が溶出するため通常約１〜２×1018atoms/cm3の酸
素原子を過飽和の状態で格子間に固溶している。この格
子間酸素は安定に存在し、室温ではほとんど析出しない
が、素子製造プロセス温度においては比較的容易に析出
し、微小欠陥を形成するため、I.G.法を適用できた。
一方、フロート・ゾーン（F.Z.法）法で形成されたウェ
ハは、酸素濃度が１×1016atoms/cm3以下であるため、
I.G.法で微小欠陥を形成することができなかった。
ハは、酸素濃度が１×1016atoms/cm3以下であるため、
I.G.法で微小欠陥を形成することができなかった。
更には前述の如くC.Z.法のウェハでトランジスタ等の半
導体装置を製造すると、C.Z.法のウェハは0.001〜60Ω
・cmの抵抗率範囲であるため、高耐圧の半導体装置を製
造することができなかった。
導体装置を製造すると、C.Z.法のウェハは0.001〜60Ω
・cmの抵抗率範囲であるため、高耐圧の半導体装置を製
造することができなかった。
（ニ）課題を解決するための手段 フロート・ゾーン法によるシリコン単結晶から得たウェ
ハを使い、ウェハを例えば酸化性雰囲気内に設け、この
ウェハ内に酸素を導入し、その後例えば非酸化性雰囲気
内で熱処理し前記ウェハ内の酸素を核として微小欠陥を
形成することで前記問題点を解決するものである。
ハを使い、ウェハを例えば酸化性雰囲気内に設け、この
ウェハ内に酸素を導入し、その後例えば非酸化性雰囲気
内で熱処理し前記ウェハ内の酸素を核として微小欠陥を
形成することで前記問題点を解決するものである。
（ホ）作用 一般にフロート・ゾーン法によって得られた単結晶は約
１〜1000Ω・cm（Ｐを添加）、また１〜5000Ω・cm（Ｂ
を添加）の抵抗率範囲であるので、高耐圧の半導体装置
を製造できる。
１〜1000Ω・cm（Ｐを添加）、また１〜5000Ω・cm（Ｂ
を添加）の抵抗率範囲であるので、高耐圧の半導体装置
を製造できる。
一方、フロート・ゾーン法によって得られた単結晶は、
酸素濃度が１×1016atoms/cm3以下であり、酸素が析出
せずI.G.法を適用することができないが、その代りにF.
Z.法によるウェハを酸化性雰囲気内に設けて、このウェ
ハ内に酸素を導入し、C.Z.法で得られる程度の酸素濃度
まで到達させてI.G.法を可能としている。
酸素濃度が１×1016atoms/cm3以下であり、酸素が析出
せずI.G.法を適用することができないが、その代りにF.
Z.法によるウェハを酸化性雰囲気内に設けて、このウェ
ハ内に酸素を導入し、C.Z.法で得られる程度の酸素濃度
まで到達させてI.G.法を可能としている。
（ヘ）実施例 以下に本発明の半導体装置の製造方法を図面を参照しな
がら詳述する。ここでは先ずNPNトランジスタを例とす
る。
がら詳述する。ここでは先ずNPNトランジスタを例とす
る。
先ず第１図Ａに示す如く、F.Z.法によるシリコン単結晶
から得たN-型のウェハ（１）を用意する。
から得たN-型のウェハ（１）を用意する。
ここでF.Z.法は、上軸に多結晶を下軸に種結晶を保持
し、その接触部を高周波コイルで加熱・溶融し、種結晶
を回転させながら上下軸を下降させて単結晶を育成する
ものである。雰囲気としてArガスを用いる。更に他の物
質と接触しないのでC.Z.法の結晶に比べ不純物（酸素・
炭素等）含有量が１×1016atoms/cm3以下で、しかも１
〜1000Ω・cm（Ｐを添加）、20〜300Ω・cm（Ｂを添
加）の高い抵抗率範囲を持つ。
し、その接触部を高周波コイルで加熱・溶融し、種結晶
を回転させながら上下軸を下降させて単結晶を育成する
ものである。雰囲気としてArガスを用いる。更に他の物
質と接触しないのでC.Z.法の結晶に比べ不純物（酸素・
炭素等）含有量が１×1016atoms/cm3以下で、しかも１
〜1000Ω・cm（Ｐを添加）、20〜300Ω・cm（Ｂを添
加）の高い抵抗率範囲を持つ。
ここで、F.Z.法によるシリコン単結晶から得たウェハを
使用することは、本発明の第１の特徴となる。
使用することは、本発明の第１の特徴となる。
一般には集積回路基板としては、C.Z.法の単結晶が用い
られる。これは大口径単結晶の育成が容易であり、また
酸素濃度が約１〜２×1018atoms/cm3と高濃度である等
の理由であると考えられる。
られる。これは大口径単結晶の育成が容易であり、また
酸素濃度が約１〜２×1018atoms/cm3と高濃度である等
の理由であると考えられる。
しかし抵抗率範囲が0.001〜60Ω・cmと低いため高耐圧
の半導体装置を製造することはできないという問題を有
している。
の半導体装置を製造することはできないという問題を有
している。
一方、F.Z.法によって得られた単結晶は、約１〜1000Ω
・cm（Ｐを添加）、また１〜5000Ω・cm（Ｂを添加）の
抵抗率範囲であるので、高耐圧の半導体装置を製造でき
る。
・cm（Ｐを添加）、また１〜5000Ω・cm（Ｂを添加）の
抵抗率範囲であるので、高耐圧の半導体装置を製造でき
る。
次に第１図Ｂに示す如く、このウェハ（１）にコレクタ
コンタクト領域となるN+型の第１の拡散層（２）を酸化
性雰囲気内で形成する工程がある。
コンタクト領域となるN+型の第１の拡散層（２）を酸化
性雰囲気内で形成する工程がある。
ここでコレクタコンタクト領域（２）は例えばPOCl3を
使い拡散され、この拡散源は液体であるため、例えばこ
の拡散源に酸素ガスをバブリングさせ、20〜30％の酸素
を供給し、拡散と同時に酸素もウェハに導入する。図で
はこの導入された酸素を点で示している。
使い拡散され、この拡散源は液体であるため、例えばこ
の拡散源に酸素ガスをバブリングさせ、20〜30％の酸素
を供給し、拡散と同時に酸素もウェハに導入する。図で
はこの導入された酸素を点で示している。
これは気体、液体、固体のいずれの拡散源でも良いが、
気体や液体で拡散されてゆくものは酸素を同時に導入で
きるので工程を簡略化できる特徴を有している。
気体や液体で拡散されてゆくものは酸素を同時に導入で
きるので工程を簡略化できる特徴を有している。
本工程では前述の酸素性雰囲気内でウェハ中の酸素濃度
〔Oi〕を約１×1018atoms/cm3以上にしている。またこ
の酸素濃度〔Oi〕は、雰囲気、温度および時間を調整す
ることで任意に選択できる。
〔Oi〕を約１×1018atoms/cm3以上にしている。またこ
の酸素濃度〔Oi〕は、雰囲気、温度および時間を調整す
ることで任意に選択できる。
本工程は、本発明の第２の特徴とする所である。作用の
欄でも述べているように、本発明で使用するF.Z.法では
抵抗率が大きいが、酸素濃度が１×1016atoms/cm3以下
と小さい値であるので、本工程で酸素を導入している。
しかしここでは微小欠陥化していない。
欄でも述べているように、本発明で使用するF.Z.法では
抵抗率が大きいが、酸素濃度が１×1016atoms/cm3以下
と小さい値であるので、本工程で酸素を導入している。
しかしここでは微小欠陥化していない。
またこの工程で、シリコン窒化膜、シリコン酸化膜等の
拡散防止膜を予め所定の厚さに鏡面研磨されたウェハ一
主面に被覆、他主面のみに酸素を導入しても良い。
拡散防止膜を予め所定の厚さに鏡面研磨されたウェハ一
主面に被覆、他主面のみに酸素を導入しても良い。
次に第１図Ｃに示す如く、前記ウェハ（１）の一方の面
（３）を除去し、この一方の面にベースとなるP+型の第
２の拡散層（４）を形成する工程がある。
（３）を除去し、この一方の面にベースとなるP+型の第
２の拡散層（４）を形成する工程がある。
ここでは先ず前記ウェハ（１）を一方の面（３）から削
り更にこの面を鏡面研磨する。削る方法としては化学的
に蝕刻するものと、グラインド加工により機械的に削る
方法及びメカノケミカル法等が考えられる。またこの時
の研磨量は、所定の半導体特性に必要な厚さになるまで
削る。
り更にこの面を鏡面研磨する。削る方法としては化学的
に蝕刻するものと、グラインド加工により機械的に削る
方法及びメカノケミカル法等が考えられる。またこの時
の研磨量は、所定の半導体特性に必要な厚さになるまで
削る。
更に第１図Ｄの如く、このウェハ（１）を非酸化性雰囲
気内で熱処理し前記ウェハ（１）内の酸素を核として微
小欠陥を形成する工程がある。
気内で熱処理し前記ウェハ（１）内の酸素を核として微
小欠陥を形成する工程がある。
ここでは酸素原子が過飽和の状態で格子間に固溶してい
るウェハ（１）に、低温度（約500〜1000℃）で熱処理
し微小欠陥を形成し、更に高温度（約700〜1200℃）で
熱処理しこの微小欠陥を大きく育成している。
るウェハ（１）に、低温度（約500〜1000℃）で熱処理
し微小欠陥を形成し、更に高温度（約700〜1200℃）で
熱処理しこの微小欠陥を大きく育成している。
この微小欠陥の形成は、酸素濃度、処理温度および時間
に大きく左右されるので適切に制御する必要があり、前
述以外に高温より低温に、また低温のみ等で処理する方
法等がある。
に大きく左右されるので適切に制御する必要があり、前
述以外に高温より低温に、また低温のみ等で処理する方
法等がある。
この育成された微小欠陥は、図に於いて×印で示してあ
り、N+型のコレクタコンタクト領域（２）とN-型のコレ
クタ層（５）との接合領域近傍に形成され、D.Z.層が形
成される。
り、N+型のコレクタコンタクト領域（２）とN-型のコレ
クタ層（５）との接合領域近傍に形成され、D.Z.層が形
成される。
最後に第１図Ｅに示す如く、前記第２の拡散層（４）内
にエミッタとなるN+型の第３の拡散層（６）を形成する
工程がある。
にエミッタとなるN+型の第３の拡散層（６）を形成する
工程がある。
ここでは不純物としてＰを用い、このＰのゲッタリング
作用で、更に動作領域の微小欠陥を引き寄せ、動作領域
の無欠陥化を可能にしている。
作用で、更に動作領域の微小欠陥を引き寄せ、動作領域
の無欠陥化を可能にしている。
以上述べた如く、抵抗率の大きい高比抵抗のF.Z.法によ
るウェハ（１）を使用し、このウェハ（１）に任意の濃
度の酸素を導入してI.G.法を適用することで、C.Z.法に
より得られる半導体装置では得られない高耐圧、拘束の
半導体装置が得られる。
るウェハ（１）を使用し、このウェハ（１）に任意の濃
度の酸素を導入してI.G.法を適用することで、C.Z.法に
より得られる半導体装置では得られない高耐圧、拘束の
半導体装置が得られる。
またAu,Pt等の重金属を使わなくても、コレクタ層
（５）の微小欠陥密度をコントロールすることで容易に
ライフ・タイムがコントロールでき、リーク電流、素子
不良が減少し、コストを低下させることができる。
（５）の微小欠陥密度をコントロールすることで容易に
ライフ・タイムがコントロールでき、リーク電流、素子
不良が減少し、コストを低下させることができる。
次に第２図Ａ乃至第２図Ｄに更に別の実施例を示した。
第２図Ａ乃至第２図Ｃは第１図Ａ乃至第１図Ｃと同じで
あり、説明は省略する。
あり、説明は省略する。
最後の第２図Ｄは、第三の拡散領域（６）の形成と同時
あるいはその後に熱処理（第１図Ｄで説明した熱処理）
を施し、微小欠陥を育成しているものである。
あるいはその後に熱処理（第１図Ｄで説明した熱処理）
を施し、微小欠陥を育成しているものである。
もちろんバイポーラ・トラジスタ以外でも本発明の技術
思想は応用でき、MOSトランジスタ等の電界効果を利用
したものでも適用できる。
思想は応用でき、MOSトランジスタ等の電界効果を利用
したものでも適用できる。
（ト）発明の効果 抵抗率の大きいF.Z.法によるウェハを使用し、このウェ
ハに酸素を導入することで、C.Z.法のウェハでI.G.法を
適用する如く実施でき、しかもC.Z.法では得られない高
耐圧、高速性が得られる。
ハに酸素を導入することで、C.Z.法のウェハでI.G.法を
適用する如く実施でき、しかもC.Z.法では得られない高
耐圧、高速性が得られる。
更には重金属を使わなくてもライフ・タイムのコントロ
ールができ、リーク電流、素子不良が減少し、コストを
低下させることができる。
ールができ、リーク電流、素子不良が減少し、コストを
低下させることができる。
第１図Ａ乃至第１図Ｅおよび第２図Ａ乃至第２図Ｄは、
本発明の半導体装置の製造方法を、バイポーラ・トラン
ジスタに適用した時の製造方法を説明する断面図であ
る。 （１）……ウェハ、（２）……第１の拡散層、（４）…
…第２の拡散層、（６）……第３の拡散層。
本発明の半導体装置の製造方法を、バイポーラ・トラン
ジスタに適用した時の製造方法を説明する断面図であ
る。 （１）……ウェハ、（２）……第１の拡散層、（４）…
…第２の拡散層、（６）……第３の拡散層。
Claims (4)
- 【請求項１】フロート・ゾーン法によるシリコン単結晶
から得たウェハを用意する工程と、前記ウェハに素子を
形成するための不純部拡散工程の一つにおいて、不純物
と同時に１×1018atoms/cm3以上の酸素濃度の酸素を導
入する工程と、このウェハを熱処理し前記ウェハ内の酸
素を核としてライフタイムキラーとしての微小欠陥を形
成する工程とを少なくとも備えた半導体装置の製造方
法。 - 【請求項２】ウェハの一主面に拡散防止膜を形成し、他
主面より酸素を導入する請求項１記載の半導体装置の製
造方法。 - 【請求項３】フロート・ゾーン法によるシリコン単結晶
から得たウェハを用意する工程と、このウェハにコレク
タコンタクト領域となる第１の拡散層を形成する為の不
純物を導入すると同時に前記ウェハに１×1018atoms/cm
3以上の酸素濃度の酸素を導入する工程と、このウェハ
の一方の面を研摩して前記不純物が拡散されていない領
域を露出する工程と、前記ウェハの一方の面にベースと
なる第２の拡散層を形成する工程と、このウェハを非酸
化性雰囲気内で熱処理し前記ウェハ内の酸素を核として
ライフタイムキラーとしての微小欠陥を形成する工程
と、前記第２の拡散層内にエミッタとなる第３の拡散層
を形成する工程とを少なくとも備えた半導体装置の製造
方法。 - 【請求項４】フロート・ゾーン法によるシリコン単結晶
から得たウェハを用意する工程と、このウェハにコレク
タコンタクト領域となる第１の拡散層を形成する為の不
純物を導入すると同時に前記ウェハに１×1018atoms/cm
3以上の酸素濃度の酸素を導入する工程と、このウェハ
の一方の面を研摩して前記不純物が拡散されていない領
域を露出する工程と、前記ウェハの一方の面にベースと
なる第２の拡散層を形成する工程と、この第２の拡散層
内にエミッタとなる第３の拡散層を形成する工程と、こ
のウェハを非酸化性雰囲気内で熱処理し前記ウェハ内の
酸素を核としてライフタイムキラーとしての微小欠陥を
形成する工程とを少なくとも備えた半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035659A JPH0750712B2 (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035659A JPH0750712B2 (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01209729A JPH01209729A (ja) | 1989-08-23 |
| JPH0750712B2 true JPH0750712B2 (ja) | 1995-05-31 |
Family
ID=12448000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035659A Expired - Fee Related JPH0750712B2 (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750712B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494120A (ja) * | 1990-08-09 | 1992-03-26 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| DE19726126A1 (de) * | 1997-06-20 | 1998-12-24 | Telefunken Microelectron | Bipolarer Schalttransistor mit verringerter Sättigung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494273A (en) * | 1978-01-09 | 1979-07-25 | Cho Lsi Gijutsu Kenkyu Kumiai | Silicon monocrystal wafer |
-
1988
- 1988-02-18 JP JP63035659A patent/JPH0750712B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01209729A (ja) | 1989-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |