JPH0750877B2

JPH0750877B2 - チャネルアクセス方式

Info

Publication number: JPH0750877B2
Application number: JP2124995A
Authority: JP
Inventors: 浩幸浅野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-05-15
Filing date: 1990-05-15
Publication date: 1995-05-31
Anticipated expiration: 2010-05-31
Also published as: JPH0420133A

Description

【発明の詳細な説明】〔概要〕 PCM伝送装置のチャネルアクセス方式に関し、多重化部とチャネル部の間の信号線を少なくして装置の
小型化、低価格化を実現するチャネルアクセス方式を提
供することを目的とし、ｍ個のユニットに各ｎ個ずつ搭載され、アナログ入力信
号をディジタルのデータに変換し、多重化部からの制御
信号によりデータを出力するチャネル部と、チャネル部
の出力を順次入力して多重化を行う多重化部とを有する
データ伝送装置において、多重化部に、ｍ個のユニット
のうちの１つのユニットを順次指定するための信号を出
力するユニット指定信号送出部を設け、ｍ個のユニット
のそれぞれに、多重化部から１つのユニットを順次指定
するための信号を入力し、指定されたユニットではユニ
ットに搭載されたｎ個のチャネル部を順次指定する信号
を出力するチャネル識別部を設け、チャネル識別部の出
力の指定する信号により指定されたチャネル部からディ
ジタルのデータを多重化部に出力するように構成する。

〔産業上の利用分野〕

本発明は、CEPT系一次群PCM伝送装置のチャネルアクセ
ス方式の改良に関するものである。

この際、多重化部（以下MUX部と称する）とチャネル部
（以下CH部と称する）の間の信号線を少なくして、装置
の小型化、低価格化を実現するチャネルアクセス方式が
要望されている。

〔従来の技術〕

第６図は一例のPCM伝送装置の構成を示すブロック図で
ある。

第７図は従来例のチャネルパルスの送受系を示す図であ
る。

第６図は例えばCEPT系一次群PCM伝送装置の構成を示す
が、同図において、各CH部１−１〜１−30に入力したア
ナログ信号は各CH部１−１〜１−30においてディジタル
のデータに変換される。そして、MUX部２から各CH部に
送出される各CH部を順次指定するチャネルパルスを各CH
部で受信し、各CH部で自CH部が指定されていることを識
別した時、指定されたCH部から多重化するためのデータ
をMUX部２に送出する。MUX部２では各CH部からのデータ
を順次受信し、例えば周波数2MHzの時分割多重化を行
う。そして多重化したPCMデータを伝送路に送出する。

次に、上述したMUX2から各CH部へ送出するチャネルパル
スの送受方法について説明する。

第７図において、MUX部２内のLSIで作られた論理回路４
の出力に、例えばＡ線と称する５本の信号線とＢ線と称
する３本の信号線、及びＣ線と称する２本の信号線が接
続される。そして、Ａ線、Ｂ線及びＣ線のそれぞれ１本
ずつの信号線が、３本のうち少なくとも１本は各CH部間
で互いに異なるようにして、各CH部毎に設けた論理積回
路（以下AND回路と称する）３−１〜３−30に接続され
る。今の場合、CH数が30であり、（Ａ線の信号線）×
（Ｂ線の信号線）×（Ｃ線の信号線）＝５×３×２＝30
となって、各CH部ではMUX部２から自CH部への指定信号
を識別することができる。

このようにしてPCM伝送装置におけるチャネルアクセス
を行っていた。

〔発明が解決しようとする課題〕

しかしながら上述のチャネルアクセス方式においては、
MUX部からは計10本、各CH部へは３本の信号線が必要で
あり、双方向を考えるとその数が倍となり、MUX部とCH
部の間の信号線が多くなって、ユニットが大型化しコス
トも高くなるという問題点があった。

したがって本発明の目的は、MUX部とCH部の間の信号線
を少なくして装置の小型化、低価格化を実現するチャネ
ルアクセス方式を提供することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す装置の構成によって解決され
る。

即ち第１図において、ｍ個のユニット500−１〜500−ｍ
に各ｎ個ずつ搭載され、アナログ入力信号をディジタル
のデータに変換し、多重化部200からの制御信号により
データを出力するチャネル部100−１〜100−ｎと、チャ
ネル部100−１〜100−ｎの出力を順次入力して多重化を
行う多重化部200とを有するデータ伝送装置において、 700は多重化部200に設けられ、ｍ個のユニット500−１
〜500−ｍのうちの１つのユニットを順次指定するため
の信号を出力するユニット指定信号送出部である。

600はｍ個のユニット500−１〜500−ｍのそれぞれに設
けられ、多重化部200から１つのユニットを順次指定す
るための信号を入力し、指定されたユニットではユニッ
トに搭載されたｎ個のチャネル部100−１〜100−ｎを順
次指定する信号を出力するチャネル識別部である。

そして、チャネル識別部600の出力の指定する信号によ
り指定されたチャネル部からディジタルのデータを多重
化部200に出力するように構成する。

〔作用〕

第１図において、多重化部200に設けたユニット指定信
号送出部700において、ｍ個のユニット500−１〜500−
ｍのうちの１つのユニットを順次指定するための信号を
出力する。そして各ユニット500−１〜500−ｍに設けた
チャネル識別部600において、上述した多重化部200から
１つのユニットを順次指定するための信号を入力し、指
定されたユニットではユニットに搭載されたｎ個のチャ
ネル部100−１〜100−ｎを順次指定する信号を出力す
る。

そして、チャネル識別部600の出力の指定する信号によ
り指定されたチャネル部からディジタルのデータを多重
化部200に出力する。

この結果、多重化部200に設けたユニット指定信号送出
部700とｍ個のユニット500−１〜500−ｍとの間には、
ユニットを指定する信号線だけを準備すればよく、信号
線を少なくすることができ装置の小型化、低価格化を実
現することができる。

〔実施例〕

第２図は本発明の実施例の装置の構成を示すブロック図
である。

第３図は実施例のチャネルパルス送出部の構成を示すブ
ロック図である。

第４図は実施例のチャネルパルス識別部の構成を示すブ
ロック図である。

第５図は実施例の動作を説明するタイムチャートであ
る。

全図を通じて同一符号は同一対象物を示す。

第２図において、MUX部20にチャネルパルス送出部70を
設け、クロック（CLK）、シリアルデータ及びラッチパ
ルスを各CH部を有するユニットに向けて送出する。各ユ
ニット50−１〜50−５は例えば各６個のCH部を有し、チ
ャネルパルス識別部60で上記MUX部20からのクロック（C
LK）、シリアルデータ及びラッチパルスを受信する。そ
してチャネルパルス識別部60で各CHを指定するチャネル
パルスの識別を行う。

以下に詳細に説明する。

第３図に示すチャネルパルス送出部70に設けた論理回路
72において、各CH部を順次指定する例えば８ビットから
なるパラレルの信号データをパラレル／シリアル変換部
（以下P/Sと称する）71に送出する。P/S71では入力した
パラレルの信号データを、他の端子に入力したクロック
（CLK）に同期させて、かつLOAD（ロード）パルスによ
り１つのCH部を示す８ビット毎に区切ってシリアルのデ
ータに変換して出力する。第５図に示すようにLOADパル
スは又フリップフロップ回路（以下FFと称する）73のＤ
端子にも入力して一次保持し、クロックパルスによりＱ
端子からラッチパルスとして出力する。

上記クロック（CLK）、シリアルデータ及びラッチパル
スを第４図に示すチャネルパルス識別部60内のシリアル
／パラレル変換部（以下S/Pと称する）61で受信し、パ
ラレルのデータに変換する。そして例えば下位３ビット
のデータを出力し、排他的論理和回路（以下EX−OR回路
と称する）62−１〜62−３の一方の入力端子に加える。
他方の入力端子には例えばユニット50−１を指定する信
号データの場合、第４図に、で示すようにEX−OR回
路62−１及び62−２には地電位（アース電位、“L"レベ
ル）、及び62−３には同図で示すように＋5V（“H"レ
ベル）を加える。つまり、、の組み合わせで“00
1"となるように設定する。そしてEX−OR回路621〜62−
３でそれぞれ両者が一致した時、EX−OR回路62−１〜62
−３からは“L"レベル（“0"）の信号を出力する。

これら“L"レベルの出力信号を否定論理和回路（以下NO
R回路と称する）63に加える。NOR回路63は入力がすべて
“L"レベル（“0"）の時“H"レベル（“1"）の信号デー
タを出力する。この出力をカウンタ64に加える。カウン
タ64ではこの信号データ（“1"）を入力すると、まずCH
部10−１を指定する信号をCH部10−１に出力する。CH部
10−１ではこの指定信号を受信してディジタルの主信号
データをMUX部20に向けて出力する。

次にカウンタ64では、入力クロックに同期してカウント
を開始し８ビット目に達した時次のCH部、即ちCH部10−
２を指定する信号をCH部10−２に出力する。以下カウン
タ64でカウントを続け、８ビット目毎に次のCH部を指定
する信号を該当するCH部に出力する。６個目のCH部10−
６への指定信号の出力を終了すると、CH部10−１〜10−
６を有するユニット50−１を指定する信号がMUX部20の
チャネルパルス送出部70から送られてこないため、NOR
回路63の出力は“L"レベル（“0"）となりカウンタ64は
リセットして初期化される。

次にユニット50−２を指定する信号がMUX部20のチャネ
ルパルス送出部70から送出され、ユニット50−２では自
ユニット50−２への信号であることを識別し、NOR回路6
3からカウンタ64に“H"レベル（“1"）を出力し、上述
したと同様の動作を行ってCH部10−７〜10−12の識別を
行う。他のユニット50−３〜50−５についても同様にし
て、それぞれのユニット及び各CH部の識別を行う。

このようにしてMUX部とCH部の間の信号線を例えば10本
から３本に減らすことが出来、装置の小型化、コネクタ
ピンの削減を実現することが出来る。更に回路の構成の
簡易化も実現出来る。この結果、低価格化、信頼性の向
上を実現することが出来る。

〔発明の効果〕

以上説明したように本発明によれば、MUX部とCH部の間
の信号線を例えば10本から３本に減らすことが出来、装
置の小型化、コネクタピンの削減を実現することが出来
る。更に回路の構成の簡易化も実現出来る。この結果、
低価格化、信頼性の向上を実現することが出来る。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例の装置の構成を示すブロック
図、第３図は実施例のチャネルパルス送出部の構成を示すブ
ロック図、第４図は実施例のチャネルパルス識別部の構成を示すブ
ロック図、第５図は実施例の動作を説明するタイムチャート、第６図は一例のPCM伝送装置の構成を示すブロック図、第７図は従来例のチャネルパルスの送受系を示す図であ
る。図において 600はチャネル識別部、 700はユニット指定信号送出部を示す。

Claims

【特許請求の範囲】

【請求項１】ｍ個のユニット（500−１〜500−ｍ）に各
ｎ個ずつ搭載され、アナログ入力信号をディジタルのデ
ータに変換し、多重化部（200）からの制御信号により
該データを出力するチャネル部（100−１〜100−ｎ）
と、該チャネル部（100−１〜100−ｎ）の出力を順次入
力して多重化を行う多重化部（200）とを有するデータ
伝送装置において、該多重化部（200）に、該ｍ個のユニット（500−１〜50
0−ｍ）のうちの１つのユニットを順次指定するための
信号を出力するユニット指定信号送出部（700）を設
け、該ｍ個のユニット（500−１〜500−ｍ）のそれぞれに、
該多重化部（200）から１つのユニットを順次指定する
ための信号を入力し、指定されたユニットでは該ユニッ
トに搭載されたｎ個のチャネル部（100−１〜100−ｎ）
を順次指定する信号を出力するチャネル識別部（600）
を設け、該チャネル識別部（600）の出力の指定する信号により
指定されたチャネル部からディジタルのデータを該多重
化部（200）に出力するようにしたことを特徴とするチ
ャネルアクセス方式。