JPH0752337B2 - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH0752337B2 JPH0752337B2 JP59205506A JP20550684A JPH0752337B2 JP H0752337 B2 JPH0752337 B2 JP H0752337B2 JP 59205506 A JP59205506 A JP 59205506A JP 20550684 A JP20550684 A JP 20550684A JP H0752337 B2 JPH0752337 B2 JP H0752337B2
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- memory
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表示装置に表示された画像を同一画面内の他
の場所に移動するためのメモリ制御装置に関する。
の場所に移動するためのメモリ制御装置に関する。
本発明によるメモリ制御装置はメモリ空間を２次元的平
面と見做し、この２次元平面の一部分の矩形領域を同一
２次元平面内の別の領域へ転送するための装置であっ
て、この装置によるメモリ領域の転送により表示装置上
の画像は所定の場所に移動することができる。
面と見做し、この２次元平面の一部分の矩形領域を同一
２次元平面内の別の領域へ転送するための装置であっ
て、この装置によるメモリ領域の転送により表示装置上
の画像は所定の場所に移動することができる。
第１図は、画像メモリ、例えば、VRAMにおいて、２次元
的平面と見做したメモリ空間（Ｓ）内に最初にメモリさ
れた領域（S1）の画像データを同一平面内の所望の領域
（S2）へ転送する場合を説明する図である。一般的に、
このような転送はダイレクト・メモリ・アクセス（DM
A）転送により行われる。即ち、データ１のＸ方向アド
レス33を読み出してデータ１′のアドレス38へ書き込
み、次にデータ２のアドレス34を読み出してデータ２′
のアドレス39へ書き込む手順を、順次１バイトずつ交互
に行って転送していく。
的平面と見做したメモリ空間（Ｓ）内に最初にメモリさ
れた領域（S1）の画像データを同一平面内の所望の領域
（S2）へ転送する場合を説明する図である。一般的に、
このような転送はダイレクト・メモリ・アクセス（DM
A）転送により行われる。即ち、データ１のＸ方向アド
レス33を読み出してデータ１′のアドレス38へ書き込
み、次にデータ２のアドレス34を読み出してデータ２′
のアドレス39へ書き込む手順を、順次１バイトずつ交互
に行って転送していく。
第１図から明らかように、アドレス33から38までに対応
するアドレスは連続しているが、行の最後の６と次の行
の最初の７とはアドレス的には非連続である。従って、
従来の転送方式ではまず１から６までをアドレス33から
38によりシーケンシャルにアクセスし転送し終わった後
で、次の７から12のブロックの転送のために新たなパラ
メータを設定しデータ７から12の転送を行う。このよう
な転送を次の行の13についても行い最終的に行数ｌにつ
いて転送する。
するアドレスは連続しているが、行の最後の６と次の行
の最初の７とはアドレス的には非連続である。従って、
従来の転送方式ではまず１から６までをアドレス33から
38によりシーケンシャルにアクセスし転送し終わった後
で、次の７から12のブロックの転送のために新たなパラ
メータを設定しデータ７から12の転送を行う。このよう
な転送を次の行の13についても行い最終的に行数ｌにつ
いて転送する。
上記の如きメモリ転送方式においては、前述の如く、各
一行毎に転送し次の行の転送前に中央処理装置（CPU）
によって各行のパラメータを設定した後に、その行の転
送を開始していくものである。従って、行数ｌが長けれ
ば長いほどCPUの介在する頻度が増大するので処理効率
の低下を来し、転送の高速化を阻害している。
一行毎に転送し次の行の転送前に中央処理装置（CPU）
によって各行のパラメータを設定した後に、その行の転
送を開始していくものである。従って、行数ｌが長けれ
ば長いほどCPUの介在する頻度が増大するので処理効率
の低下を来し、転送の高速化を阻害している。
本発明は、各々複数のデータを有しかつアドレスが非連
続の複数のデータブロックをメモリ空間内で異なるメモ
リ領域へ転送するメモリ制御装置であって、 前記複数のデータブロックの内の先頭ブロックのアドレ
スがスタートアドレスとして初期設定される書込み及び
読出し用のベースレジスタと、前記ベースレジスタのア
ドレスを初期値としてメモリアドレスを順次発生する書
込み及び読出し用のメモリカウンタと、前記読出し用の
メモリカウンタが発生するアドレスの個数をカウント
し、１つの前記データブロック内に含まれるデータ個数
に対応する値をカウントする毎に第１制御信号を出力す
る第１カウンタと、前記第１制御信号に応答して転送デ
ータブロック数をカウントし、予め設定されたカウント
値に到達すると転送終了を示す第２制御信号を出力する
第２カウンタと、各前記データブロックと次に転送すべ
きデータブロックのアドレスの差に対応する値がオフセ
ット値として設定されるオフセットレジスタと、１つデ
ータブロックに含まれる複数のデータのアドレス発生が
終了する毎に前記第１制御信号に応答して前記オフセッ
ト値と前記ベースレジスタ値とを加算し、加算値を次に
転送すべきデータブロックのスタートアドレスとして前
記ベースレジスタに設定する書込み及び読出し用の加算
器とを具備し、 １つの前記データブロック内に連続したアドレスの発生
が終了する毎に、前記オフセットレジスタ及び加算器に
より前記ベースレジスタ値を更新して次のデータブロッ
クに含まれるデータのアドレスを順次発生することで、
前記複数のデータブロックのデータを連続的にダイレク
ト・メモリ・アクセス転送することを特徴とする。
続の複数のデータブロックをメモリ空間内で異なるメモ
リ領域へ転送するメモリ制御装置であって、 前記複数のデータブロックの内の先頭ブロックのアドレ
スがスタートアドレスとして初期設定される書込み及び
読出し用のベースレジスタと、前記ベースレジスタのア
ドレスを初期値としてメモリアドレスを順次発生する書
込み及び読出し用のメモリカウンタと、前記読出し用の
メモリカウンタが発生するアドレスの個数をカウント
し、１つの前記データブロック内に含まれるデータ個数
に対応する値をカウントする毎に第１制御信号を出力す
る第１カウンタと、前記第１制御信号に応答して転送デ
ータブロック数をカウントし、予め設定されたカウント
値に到達すると転送終了を示す第２制御信号を出力する
第２カウンタと、各前記データブロックと次に転送すべ
きデータブロックのアドレスの差に対応する値がオフセ
ット値として設定されるオフセットレジスタと、１つデ
ータブロックに含まれる複数のデータのアドレス発生が
終了する毎に前記第１制御信号に応答して前記オフセッ
ト値と前記ベースレジスタ値とを加算し、加算値を次に
転送すべきデータブロックのスタートアドレスとして前
記ベースレジスタに設定する書込み及び読出し用の加算
器とを具備し、 １つの前記データブロック内に連続したアドレスの発生
が終了する毎に、前記オフセットレジスタ及び加算器に
より前記ベースレジスタ値を更新して次のデータブロッ
クに含まれるデータのアドレスを順次発生することで、
前記複数のデータブロックのデータを連続的にダイレク
ト・メモリ・アクセス転送することを特徴とする。
以下、添付図面を参照しつつ本発明の一実施例を詳細に
説明する。
説明する。
第２図は本発明による一実施例としてのメモリ制御装置
のブロック線図である。第２図において、１は書込み用
ベースレジスタ、２は読出し用ベースレジスタ、３はオ
フセットレジスタ、４は行バッファ、５は列カウンタ、
６及び７は加算器、８は行カウンタ、９はコントロール
回路、10及び11はメモリカウンタ、12はマルチプレク
サ、13は画像メモリ、そして14はテンポラリレジスタで
ある。
のブロック線図である。第２図において、１は書込み用
ベースレジスタ、２は読出し用ベースレジスタ、３はオ
フセットレジスタ、４は行バッファ、５は列カウンタ、
６及び７は加算器、８は行カウンタ、９はコントロール
回路、10及び11はメモリカウンタ、12はマルチプレク
サ、13は画像メモリ、そして14はテンポラリレジスタで
ある。
上記のような構成において、第１図に示すようなメモリ
空間（Ｓ）の最初のメモリ領域（S1）を所望のメモリ領
域（S2）へ転送するDMA転送によるメモリ転送方式は基
本的に次の如く行われる。即ち、データ６と７との間の
アドレス（データ６のアドレス38で、データ７のアドレ
ス48（第１図の33が48に対応））の差の10と、データ６
と７の間のデータ数の差５との和で示すオフセットが、
データ12と13のオフセットと同じで以下の行についても
同様とすると、CPUにより転送前に、、スタートアド
レスである１のアドレス33を設定し、、次に１区間の
転送データ数が６であることを設定し、、次にデータ
６と７とのアドレスのオフセット（この例ではデータ６
がアドレス38、データ７がアドレス48であるからオフセ
ットは15）を設定し、、最後に行数ｌを設定してお
く。これによって、以下に説明するメモリ制御装置によ
り連続区間データ１からデータ６の転送が終了すると、
CPUが介在することなく次のデータ７のアドレス48を算
出し、次の区間のデータ７からデータ12の転送を開始す
る。この行の転送が終了すると次のデータ13のアドレス
を算出し、以下順次同様に転送することができる。
空間（Ｓ）の最初のメモリ領域（S1）を所望のメモリ領
域（S2）へ転送するDMA転送によるメモリ転送方式は基
本的に次の如く行われる。即ち、データ６と７との間の
アドレス（データ６のアドレス38で、データ７のアドレ
ス48（第１図の33が48に対応））の差の10と、データ６
と７の間のデータ数の差５との和で示すオフセットが、
データ12と13のオフセットと同じで以下の行についても
同様とすると、CPUにより転送前に、、スタートアド
レスである１のアドレス33を設定し、、次に１区間の
転送データ数が６であることを設定し、、次にデータ
６と７とのアドレスのオフセット（この例ではデータ６
がアドレス38、データ７がアドレス48であるからオフセ
ットは15）を設定し、、最後に行数ｌを設定してお
く。これによって、以下に説明するメモリ制御装置によ
り連続区間データ１からデータ６の転送が終了すると、
CPUが介在することなく次のデータ７のアドレス48を算
出し、次の区間のデータ７からデータ12の転送を開始す
る。この行の転送が終了すると次のデータ13のアドレス
を算出し、以下順次同様に転送することができる。
上述の基本的動作を画面により詳細に説明する。前述し
た如くDMA転送は書込みと読出しが交互に行われる。デ
ータバスＡはCPUに接続されており、最初にスイッチSW1
をＢ側に設定し、CPUによってベースレジスタ２、オフ
セットレジスタ３、行バッファ４及び列カウンタ５を初
期化する。即ち、ベースレジスタ２にデータ１のアドレ
ス33を入力し、オフセットレジスタ３にはデータ１とデ
ータ７のアドレスの差をオフセット値として入力する。
尚、本実施例でメモリ空間ＳのＸ方向アドレスは説明の
ために31〜45番地とする。
た如くDMA転送は書込みと読出しが交互に行われる。デ
ータバスＡはCPUに接続されており、最初にスイッチSW1
をＢ側に設定し、CPUによってベースレジスタ２、オフ
セットレジスタ３、行バッファ４及び列カウンタ５を初
期化する。即ち、ベースレジスタ２にデータ１のアドレ
ス33を入力し、オフセットレジスタ３にはデータ１とデ
ータ７のアドレスの差をオフセット値として入力する。
尚、本実施例でメモリ空間ＳのＸ方向アドレスは説明の
ために31〜45番地とする。
次にスイッチSW1をＡ側に設定してベースレジスタ２の
内容をメモリカウンタ10に移しDMA転送を開始する。ベ
ースレジスタ２の値はメモリカウンタ10へ取り込まれ、
メモリカウンタ10は加算されたベースレジスタ２の値か
らカウントし、所望の転送元のメモリアドレスとして出
力する。行バッファ４には一区間（一行）の転送数、即
ち、本例では６を入力し、また列カウンタ５には行数ｌ
を入力する。行カウンタ５は転送数６をカウントダウン
し、０となると次の行への更新のための更新パルスＵを
ベースレジスタ２のＬに送出する。更新パルスＵに応答
して加算器の出力、即ち、ベースレジスタ２の値とオフ
セットレジスタ３のオフセット値の加算値がベースレジ
スタ２にロードされる。
内容をメモリカウンタ10に移しDMA転送を開始する。ベ
ースレジスタ２の値はメモリカウンタ10へ取り込まれ、
メモリカウンタ10は加算されたベースレジスタ２の値か
らカウントし、所望の転送元のメモリアドレスとして出
力する。行バッファ４には一区間（一行）の転送数、即
ち、本例では６を入力し、また列カウンタ５には行数ｌ
を入力する。行カウンタ５は転送数６をカウントダウン
し、０となると次の行への更新のための更新パルスＵを
ベースレジスタ２のＬに送出する。更新パルスＵに応答
して加算器の出力、即ち、ベースレジスタ２の値とオフ
セットレジスタ３のオフセット値の加算値がベースレジ
スタ２にロードされる。
これによってベースレジスタ２は次の行のデータ７のア
ドレスに更新される。このように１回の転送毎にメモリ
カウンタ10、行カウンタ８の内容が更新され、行カウン
タが０を示すオーバーフローとなるとベースレジスタの
値は加算器７により更新され、その結果が前述の如くメ
モリカウンタ10へ入力され、行カウンタ８及び列カウン
タ５の内容も更新される。
ドレスに更新される。このように１回の転送毎にメモリ
カウンタ10、行カウンタ８の内容が更新され、行カウン
タが０を示すオーバーフローとなるとベースレジスタの
値は加算器７により更新され、その結果が前述の如くメ
モリカウンタ10へ入力され、行カウンタ８及び列カウン
タ５の内容も更新される。
このようにしてカウントされたアドレスは、マルチプレ
クサ12を介して画像メモリ13に送出され、このアドレス
で指定された画像メモリ13から、データを１バイト読み
出し、これがテンポラリレジスタ14に書き込まれる。そ
してこのテンポラリレジスタ14に格納されたデータは、
画像メモリ13内の転送先アドレスに書き込まれるが、そ
の転送先アドレスはメモリカウンタ11の値で指定される
ものである。ここで、メモリカウンタ11には前記のメモ
リカウンタ10と同様に、ベースレジスタ１の内容とオフ
セットレジスタ３の内容とを加算器６にて加算された内
容が、ベースレジスタ１を介して入力され、メモリカウ
ンタ11はこの値をカウントして所望の転送先アドレスと
するのである。
クサ12を介して画像メモリ13に送出され、このアドレス
で指定された画像メモリ13から、データを１バイト読み
出し、これがテンポラリレジスタ14に書き込まれる。そ
してこのテンポラリレジスタ14に格納されたデータは、
画像メモリ13内の転送先アドレスに書き込まれるが、そ
の転送先アドレスはメモリカウンタ11の値で指定される
ものである。ここで、メモリカウンタ11には前記のメモ
リカウンタ10と同様に、ベースレジスタ１の内容とオフ
セットレジスタ３の内容とを加算器６にて加算された内
容が、ベースレジスタ１を介して入力され、メモリカウ
ンタ11はこの値をカウントして所望の転送先アドレスと
するのである。
このような転送は、列カウンタ５がオーバーフローを起
こすまで継続され、オーバーフローが生じればDMA転送
は終了する。列カウンタ５はオーバーフローを生じると
コントロール回路９にDMA転送終了の信号を送出し、コ
ントロール回路９はDMA転送終了を示す信号を図示しな
いCPUに転送する。なお、コントロール回路９は他に
も、DMA転送されるデータの読出しあるいは書込みを１
バイト終了する度に次の書込みあるいは読出しを指示す
る書込み・読出しのメモリ制御信号（R/W）を、マルチ
プレクサ12、画像メモリ13及びテンポラリレジスタ14に
送出する。
こすまで継続され、オーバーフローが生じればDMA転送
は終了する。列カウンタ５はオーバーフローを生じると
コントロール回路９にDMA転送終了の信号を送出し、コ
ントロール回路９はDMA転送終了を示す信号を図示しな
いCPUに転送する。なお、コントロール回路９は他に
も、DMA転送されるデータの読出しあるいは書込みを１
バイト終了する度に次の書込みあるいは読出しを指示す
る書込み・読出しのメモリ制御信号（R/W）を、マルチ
プレクサ12、画像メモリ13及びテンポラリレジスタ14に
送出する。
メモリ制御信号（R/W）によってマルチプレクサ12は、
書込みアドレスの番号をカウントするメモリカウント11
と、読出しアドレスの番号をカウントするメモリカウン
タ10の何れかの出力を交互に選択して画像メモリ13に入
力する。そして画像メモリ13では前述のように、読出し
の場合は画像メモリ13の指定アドレスからテンポラリレ
ジスタ14へそのデータを送出し、また書込みの場合はテ
ンポラリレジスタ14の内容を画像メモリ13の指定アドレ
スに転送する処理が行われる。この画像メモリ13におけ
る書込みと読出しの制御及びテンポラリレジスタ14への
データ書込み・読出しの切り換えは、前記コントロール
回路９から送出されてきた制御信号（R/W）に基づいて
行われる。
書込みアドレスの番号をカウントするメモリカウント11
と、読出しアドレスの番号をカウントするメモリカウン
タ10の何れかの出力を交互に選択して画像メモリ13に入
力する。そして画像メモリ13では前述のように、読出し
の場合は画像メモリ13の指定アドレスからテンポラリレ
ジスタ14へそのデータを送出し、また書込みの場合はテ
ンポラリレジスタ14の内容を画像メモリ13の指定アドレ
スに転送する処理が行われる。この画像メモリ13におけ
る書込みと読出しの制御及びテンポラリレジスタ14への
データ書込み・読出しの切り換えは、前記コントロール
回路９から送出されてきた制御信号（R/W）に基づいて
行われる。
第３図は上述のメモリ転送のタイミングチャートを示
す。前述した如くDMA転送では書込みと読出しが１バイ
トずつ交互に行われる。CPUデータバスＡを経てベース
レジスタ、オフセットレジスタ、行カウンタ及び行カウ
ンタに初期値が設定される。以後はDMA転送が開始さ
れ、ベースレジスタからアドレス33が読み出され
（Ｒ）、画像メモリの所望のアドレスに書き込まれ
（Ｗ）、以下これを順次実施する。Ｒがアドレス38で来
ると、行カウンタのＢ点より行を更新するパルスＵが出
力され次の行に切り換わり、同時に行カウンタは行をカ
ウントダウンするパルスO1を出力する。このようにして
列カウンタがオーバーフローを生ずるとオーバーフロー
パルスO2を出力して転送は終了する。
す。前述した如くDMA転送では書込みと読出しが１バイ
トずつ交互に行われる。CPUデータバスＡを経てベース
レジスタ、オフセットレジスタ、行カウンタ及び行カウ
ンタに初期値が設定される。以後はDMA転送が開始さ
れ、ベースレジスタからアドレス33が読み出され
（Ｒ）、画像メモリの所望のアドレスに書き込まれ
（Ｗ）、以下これを順次実施する。Ｒがアドレス38で来
ると、行カウンタのＢ点より行を更新するパルスＵが出
力され次の行に切り換わり、同時に行カウンタは行をカ
ウントダウンするパルスO1を出力する。このようにして
列カウンタがオーバーフローを生ずるとオーバーフロー
パルスO2を出力して転送は終了する。
以上説明したように本発明によれば、一行毎に次の行の
パラメータを設定して転送することなく初期値を設定す
れば、全ての行を連続して転送することができるので、
画像データの転送を高速化することができる。
パラメータを設定して転送することなく初期値を設定す
れば、全ての行を連続して転送することができるので、
画像データの転送を高速化することができる。
第１図はメモリ空間の転送前のメモリ領域と転送先のメ
モリ領域を説明する図、第２図は本発明による一実施例
としてのメモリ制御装置のブロック線図、及び第３図は
メモリ転送を説明するタイミングチャートである。 1,2……ベースレジスタ、３……オフセットレジスタ、
４……行バッファ、５……列カウンタ、6,7……加算
器、８……行カウンタ、９……コントロール回路、10,1
1……メモリカウンタ、12……マルチプレクサ、13……
画像メモリ、14……テンポラリレジスタ。
モリ領域を説明する図、第２図は本発明による一実施例
としてのメモリ制御装置のブロック線図、及び第３図は
メモリ転送を説明するタイミングチャートである。 1,2……ベースレジスタ、３……オフセットレジスタ、
４……行バッファ、５……列カウンタ、6,7……加算
器、８……行カウンタ、９……コントロール回路、10,1
1……メモリカウンタ、12……マルチプレクサ、13……
画像メモリ、14……テンポラリレジスタ。
Claims (1)
- 【請求項１】各々複数のデータを有し、かつアドレスが
非連続の複数のデータブロックをメモリ空間内で異なる
メモリ領域へ転送するメモリ制御装置であって、 前記複数のデータブロックの内の先頭ブロックのアドレ
スがスタートアドレスとして初期設定される書込み及び
読出し用のベースレジスタ（1,2）と、 前記ベースレジスタのアドレスを初期値としてメモリア
ドレスを順次発生する書込み及び読出し用のメモリカウ
ンタ（10,11）と、 前記読出し用のメモリカウンタ（10）が発生するアドレ
スの個数をカウントし、１つの前記データブロック内に
含まれるデータ個数に対応する値をカウントする毎に第
１制御信号（O1）を出力する第１カウンタ（８）と、 前記第１制御信号（O1）に応答して転送データブロック
数をカウントし、予め設定されたカウント値に到達する
と転送終了を示す第２制御信号（O2）を出力する第２カ
ウンタ（５）と、 各前記データブロックと次に転送すべきデータブロック
のアドレスの差に対応する値がオフセット値として設定
されるオフセットレジスタ（３）と、 １つデータブロックに含まれる複数のデータのアドレス
発生が終了する毎に前記第１制御信号（O1）に応答して
前記オフセット値と前記ベースレジスタ値とを加算し、
加算値を次に転送すべきデータブロックのスタートアド
レスとして前記ベースレジスタに設定する書込み及び読
出し用の加算器（6,7）とを具備し、 １つの前記データブロック内の連続したアドレスの発生
が終了する毎に、前記オフセットレジスタ及び加算器に
より前記ベースレジスタ値を更新して次のデータブロッ
クに含まれるデータのアドレスを順次発生することで、
前記複数のデータブロックのデータを連続的にダイレク
ト・メモリ・アクセス転送することを特徴とするメモリ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205506A JPH0752337B2 (ja) | 1984-10-02 | 1984-10-02 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205506A JPH0752337B2 (ja) | 1984-10-02 | 1984-10-02 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184685A JPS6184685A (ja) | 1986-04-30 |
| JPH0752337B2 true JPH0752337B2 (ja) | 1995-06-05 |
Family
ID=16507987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205506A Expired - Lifetime JPH0752337B2 (ja) | 1984-10-02 | 1984-10-02 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752337B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438389Y2 (ja) * | 1986-10-14 | 1992-09-08 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130082A (en) * | 1981-02-06 | 1982-08-12 | Ricoh Kk | Picture data transfer controller |
-
1984
- 1984-10-02 JP JP59205506A patent/JPH0752337B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184685A (ja) | 1986-04-30 |
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