JPS59136830A - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
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- JPS59136830A JPS59136830A JP1073883A JP1073883A JPS59136830A JP S59136830 A JPS59136830 A JP S59136830A JP 1073883 A JP1073883 A JP 1073883A JP 1073883 A JP1073883 A JP 1073883A JP S59136830 A JPS59136830 A JP S59136830A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリとメモリとの間のデータ転送を中央処理
装置（以下ＣＰＵという）を介すことなく実行するダイ
レクトメモリアクセス（以下ＤＭＡという）制御装りに
関するものである。
装置（以下ＣＰＵという）を介すことなく実行するダイ
レクトメモリアクセス（以下ＤＭＡという）制御装りに
関するものである。
一般ＫＣＰＵｉ用いてメモリのめる領域内の大量のブロ
ックデータを他の領域に転送する場合、ＣＰＵがメモリ
に対して読出しと書込みの制御を行なうため、ＣＰＵの
命令フードフェッチ動作が伴って転送速度の著しい低下
を来たす為、これを（）ＭＡ制御装ｆｔｒ）ｒ採用する
ことによって回避している。例えば画像処理等において
は同一のデータ数？持ち等間隔のアドレスで配置された
複数のデータブロックケ他の領域に転送するということ
がしはしは行なわれる。これは画面上の一部を長方形の
ウィンドウとして他の領域に再編成するような場合であ
る。
ックデータを他の領域に転送する場合、ＣＰＵがメモリ
に対して読出しと書込みの制御を行なうため、ＣＰＵの
命令フードフェッチ動作が伴って転送速度の著しい低下
を来たす為、これを（）ＭＡ制御装ｆｔｒ）ｒ採用する
ことによって回避している。例えば画像処理等において
は同一のデータ数？持ち等間隔のアドレスで配置された
複数のデータブロックケ他の領域に転送するということ
がしはしは行なわれる。これは画面上の一部を長方形の
ウィンドウとして他の領域に再編成するような場合であ
る。
第１図（ａｌｔｊ：画面上のイメージを表わしたもので
ウィンドウ内にはｎ個のデータ（Ｘ１１ ＋ Ｘ１２
＋・・・。
ウィンドウ内にはｎ個のデータ（Ｘ１１ ＋ Ｘ１２
＋・・・。
Ｘ １ ｎ ）を拘つデータブロック１と、ｎ個のデー
タ（Ｘ２１ ＋ Ｘ２２ ＋・・・、Ｘ２ｆｌ）を持つ
データブロック２と、ｎ個のデータ（Ｘ３１ ＊Ｘ３２
＋ 、・、、ｘ３ｎ） ｅ持つデータブロック３と、
ｎ個のデータ（Ｘ４１．Ｘ４２゜・・・、Ｘ４ｒ＋）ｅ
持つデータブロック４とがあシ、データブロック２の先
頭データｘ２１とデータプロツり３の先頭データＸ３１
とデータブロック４の先頭データＸ４１のアドレスはそ
れぞれデータブロックｌの最終データＸ１ｎ、データブ
ロック２の最終データＸ２ｎ＊データブロツク３の最終
データＸ３ｎのアドレスにＬ＋ｍ ｆ加えたものにな
っている。
タ（Ｘ２１ ＋ Ｘ２２ ＋・・・、Ｘ２ｆｌ）を持つ
データブロック２と、ｎ個のデータ（Ｘ３１ ＊Ｘ３２
＋ 、・、、ｘ３ｎ） ｅ持つデータブロック３と、
ｎ個のデータ（Ｘ４１．Ｘ４２゜・・・、Ｘ４ｒ＋）ｅ
持つデータブロック４とがあシ、データブロック２の先
頭データｘ２１とデータプロツり３の先頭データＸ３１
とデータブロック４の先頭データＸ４１のアドレスはそ
れぞれデータブロックｌの最終データＸ１ｎ、データブ
ロック２の最終データＸ２ｎ＊データブロツク３の最終
データＸ３ｎのアドレスにＬ＋ｍ ｆ加えたものにな
っている。
第１図（ｂｌは（ａｌの画面上のイメージに対応したメ
モリマツプであり、データブロック５はチータブロック
１に、データブロック６はデータブロック２に、データ
ブロック７はデータブロック３に、データブロック８は
データブロック４にそれぞれ対応している。該チータブ
ロック５〜８はメモリ上では夫々同数のデータを持ち一
定間隔でメモリ空間に配置されている。第１図（Ｃ）は
（ｂｌで示されたデータブロック５〜８を連続的に再配
置した場合のメモリマップヶ示している。第１図（ｂｌ
のデータブロック群を第１図（ｃｌに示されるメモリ配
置に転送する場合の従来例を以下に説明する。第２図は
従来のメモリとメモリとの間でのデータ転送を行なうＤ
ＭＡ制御装置のブロック図である０点線で囲まれた部分
がＩＪＭＡ制御装置ｔｌＯである。１個のデータブロッ
クを転送するに先立ってソースとなるデータブロックの
先頭アドレスをソースアドレスレジスタ１１に、またデ
ィスティネーションメモリ領域の先頭アドレスをディス
テイネ−７ｗンレジスタ１２に、さらに転送するデータ
ブロックのデータ数ケカウントレジスタ１３にＣＰＵが
夫々設定する必要がある。ここでＤＭＡ転送処理が始ま
ると、ＣＰＵに対してバス制御回路１４よシＣＰＵに対
してバスのホールド要求信号１５が出力され、それに対
するバスのホールド応答信号１６か返ってくるとメモリ
をアクセスし始める。最初Ｋｍンソーアドレスレジスタ
１１に設定されたアドレスがアドレス出力ボート１７よ
シ外部のアドレスバスに出力されこれと同時にメモリ制
御回路１Ｂからはメモリリード信号１９が出力され、指
定されたアドレスのデータが外部データバスを通してテ
ンポツリレジスタ２０に格納される。次に該ナイステイ
ネ−７ヨンアドレスレジスタ１２に設定されたアドレス
がアドレス出力ボート１７よシ外部のアドレスバスに出
力される。この後テンポ２リレジスタ２０に格納されて
いたデータが外部データバスに出力され、これと同時に
メモリ制御回路１８からはメモリライト信号２１が出力
されて指定されたアドレスにテンポラリレジスタ２０の
内容が書込まれることになる。この一連のバスサイクル
期間に、ソースアドレスレジスタ１１の内容とディステ
イネ−７Ｗンアドレスレジスタ１２の内容はインクリメ
ンタ／ディクリメンタ２２によって増減され次のデータ
転送のアドレス情報を生成する。また、カウントレジス
タ１３の内容がデクリメ／り２３によって更新され、そ
の値が０になったかどうかの比較も行なわれる。従って
ＤＭＡ 終了はカウントレジスタ１３に設定した値がＯ
になった時で、この時には１個のデータブロックが転送
されたことになる。ＤＭＡが終了するとバスのホールド
寮求信号が出力されなくな９バスの使用桟はＣＰＵに移
る。従って従来のＤＭＡ制御装置を用いてデータブロッ
ク群の再編成処理を行なう場合にはデータブロック１個
の転送につき１回Ｌ）ＭＡ制御装置のメモリに関する先
頭アドレス情報を設定してメモリとメモリ間のデータ転
送を行なう為、ＣＰＵが介在するオーバーヘッド時間が
あった。データブロック数が少ない場合には全データブ
ロック群の転送時間に対するＣＰＵのオーバーヘッドの
比は少ないものであるが、画像処理等のように扱うデー
タ領域が大きい場合には必然的にデータブロック数が大
きくなってしまう。この様な場合従来のＤＭＡ制御装置
による転送方式では転送速度がＣＰＵが介在するオーバ
ーヘッドの分だけ低下するという欠点があった。
モリマツプであり、データブロック５はチータブロック
１に、データブロック６はデータブロック２に、データ
ブロック７はデータブロック３に、データブロック８は
データブロック４にそれぞれ対応している。該チータブ
ロック５〜８はメモリ上では夫々同数のデータを持ち一
定間隔でメモリ空間に配置されている。第１図（Ｃ）は
（ｂｌで示されたデータブロック５〜８を連続的に再配
置した場合のメモリマップヶ示している。第１図（ｂｌ
のデータブロック群を第１図（ｃｌに示されるメモリ配
置に転送する場合の従来例を以下に説明する。第２図は
従来のメモリとメモリとの間でのデータ転送を行なうＤ
ＭＡ制御装置のブロック図である０点線で囲まれた部分
がＩＪＭＡ制御装置ｔｌＯである。１個のデータブロッ
クを転送するに先立ってソースとなるデータブロックの
先頭アドレスをソースアドレスレジスタ１１に、またデ
ィスティネーションメモリ領域の先頭アドレスをディス
テイネ−７ｗンレジスタ１２に、さらに転送するデータ
ブロックのデータ数ケカウントレジスタ１３にＣＰＵが
夫々設定する必要がある。ここでＤＭＡ転送処理が始ま
ると、ＣＰＵに対してバス制御回路１４よシＣＰＵに対
してバスのホールド要求信号１５が出力され、それに対
するバスのホールド応答信号１６か返ってくるとメモリ
をアクセスし始める。最初Ｋｍンソーアドレスレジスタ
１１に設定されたアドレスがアドレス出力ボート１７よ
シ外部のアドレスバスに出力されこれと同時にメモリ制
御回路１Ｂからはメモリリード信号１９が出力され、指
定されたアドレスのデータが外部データバスを通してテ
ンポツリレジスタ２０に格納される。次に該ナイステイ
ネ−７ヨンアドレスレジスタ１２に設定されたアドレス
がアドレス出力ボート１７よシ外部のアドレスバスに出
力される。この後テンポ２リレジスタ２０に格納されて
いたデータが外部データバスに出力され、これと同時に
メモリ制御回路１８からはメモリライト信号２１が出力
されて指定されたアドレスにテンポラリレジスタ２０の
内容が書込まれることになる。この一連のバスサイクル
期間に、ソースアドレスレジスタ１１の内容とディステ
イネ−７Ｗンアドレスレジスタ１２の内容はインクリメ
ンタ／ディクリメンタ２２によって増減され次のデータ
転送のアドレス情報を生成する。また、カウントレジス
タ１３の内容がデクリメ／り２３によって更新され、そ
の値が０になったかどうかの比較も行なわれる。従って
ＤＭＡ 終了はカウントレジスタ１３に設定した値がＯ
になった時で、この時には１個のデータブロックが転送
されたことになる。ＤＭＡが終了するとバスのホールド
寮求信号が出力されなくな９バスの使用桟はＣＰＵに移
る。従って従来のＤＭＡ制御装置を用いてデータブロッ
ク群の再編成処理を行なう場合にはデータブロック１個
の転送につき１回Ｌ）ＭＡ制御装置のメモリに関する先
頭アドレス情報を設定してメモリとメモリ間のデータ転
送を行なう為、ＣＰＵが介在するオーバーヘッド時間が
あった。データブロック数が少ない場合には全データブ
ロック群の転送時間に対するＣＰＵのオーバーヘッドの
比は少ないものであるが、画像処理等のように扱うデー
タ領域が大きい場合には必然的にデータブロック数が大
きくなってしまう。この様な場合従来のＤＭＡ制御装置
による転送方式では転送速度がＣＰＵが介在するオーバ
ーヘッドの分だけ低下するという欠点があった。
本発明は複数のデータブロックＩｃＰＵの介在なしに連
続して転送する機能を有するＤＭＡ制御装ｋを提供する
ことを目的とする。
続して転送する機能を有するＤＭＡ制御装ｋを提供する
ことを目的とする。
本発明は転送すべき複数のメモリブロックの各先頭アド
レスがセットされる回路と、各ブロック内の転送される
べきランダ数がセットされる回路とを有し、１ブロツク
内のデータ転送の終了後、他のブロックの先頭アドレス
バスいて当該ブロック内のデータ転送ｔ−ｃＰＵｉ用い
ることなく連続して実行するようにしたことを特徴とす
る特許転送装置でおる。
レスがセットされる回路と、各ブロック内の転送される
べきランダ数がセットされる回路とを有し、１ブロツク
内のデータ転送の終了後、他のブロックの先頭アドレス
バスいて当該ブロック内のデータ転送ｔ−ｃＰＵｉ用い
ることなく連続して実行するようにしたことを特徴とす
る特許転送装置でおる。
本発明を画像処理用のＤＭＡ装置に使用し、とくに各デ
ータブロック内のデータ数が同一で、かつ各ブロックが
等しいアドレス間隔で配置されている場合には次のよう
な構成が好適である。
ータブロック内のデータ数が同一で、かつ各ブロックが
等しいアドレス間隔で配置されている場合には次のよう
な構成が好適である。
即ち、少なくともデータブロック群の先頭アドレスを格
納する手段と、転送データが格納される記憶領域の先頭
アドレスを格納する手段と、前記データブロック内の転
送データ数を格納する手段と、前記データブ四ツク間の
アドレス変位を格納する手段と、前記データブロック群
内のデータブロック数ケ格納する手段と、前記チータブ
ロック内アドレスＴｈＪｋ次生成するあるいは前記ブロ
ック間のアドレス変位によシ次のデータブロックの先頭
アドレスを生成する手段と、前記転送データ数とｍＪ記
チータブロック数會デクリメントする手段とＬ［し、前
記転送データ数がＯＫなるまでは前記アドレス生成平段
はブロック内アドレスを順次生成し、前記転送データ数
が０になると紡記アドレス生成手段は次データブロック
の先頭アドレス全生成することによシ前記データブロッ
ク群と前記記憶領域間のデータ転送を連続して行なうよ
うにしたダイレクトメモリアクセス制御装置である。
納する手段と、転送データが格納される記憶領域の先頭
アドレスを格納する手段と、前記データブロック内の転
送データ数を格納する手段と、前記データブ四ツク間の
アドレス変位を格納する手段と、前記データブロック群
内のデータブロック数ケ格納する手段と、前記チータブ
ロック内アドレスＴｈＪｋ次生成するあるいは前記ブロ
ック間のアドレス変位によシ次のデータブロックの先頭
アドレスを生成する手段と、前記転送データ数とｍＪ記
チータブロック数會デクリメントする手段とＬ［し、前
記転送データ数がＯＫなるまでは前記アドレス生成平段
はブロック内アドレスを順次生成し、前記転送データ数
が０になると紡記アドレス生成手段は次データブロック
の先頭アドレス全生成することによシ前記データブロッ
ク群と前記記憶領域間のデータ転送を連続して行なうよ
うにしたダイレクトメモリアクセス制御装置である。
以下に本発明の一実施例を図面に基いて詳細に説明する
。
。
第３図は本発明の一実施例であるＤＭＡ制御装置の像部
ブロック図である。点線で囲まれた部分がＤＭＡ制御装
置３０である。メモリ、メモリ間チータブロック群ＤＭ
Ａ転送全行なうに当ってソースとなるデータブロック群
の先頭アドレスをソースアドレスレジスタ１１に、ディ
ステイネ−７！ンとなるメモリ領域の先頭アドレスをデ
ィステイネ−７Ｎンアドレスレジスタ１２にそれぞれ設
定する。また転送するデータブロック内のデータ数バ一
定で、その値をベースカウントレジスタ３１とカウント
レジスタ１３に設定する。ここまでは従来のＤＭＡ制御
装ｆＩＩＬを用いた場合と同様であり、この他に転送す
るブロック数全ブロックカウントレジスタ３２に設定し
、さらに各チータブロック間の一定なアドレス変位を変
位レジスタ３３に設定する。ＤＭＡ動作中アドレスを生
成する加算器３４は各データブロック内のデータ転送を
行なっている時にはインクリメンタとして働き、任意の
データブロックから次のデータブロックの先頭アドレス
を出力する際に加算器として働く。
ブロック図である。点線で囲まれた部分がＤＭＡ制御装
置３０である。メモリ、メモリ間チータブロック群ＤＭ
Ａ転送全行なうに当ってソースとなるデータブロック群
の先頭アドレスをソースアドレスレジスタ１１に、ディ
ステイネ−７！ンとなるメモリ領域の先頭アドレスをデ
ィステイネ−７Ｎンアドレスレジスタ１２にそれぞれ設
定する。また転送するデータブロック内のデータ数バ一
定で、その値をベースカウントレジスタ３１とカウント
レジスタ１３に設定する。ここまでは従来のＤＭＡ制御
装ｆＩＩＬを用いた場合と同様であり、この他に転送す
るブロック数全ブロックカウントレジスタ３２に設定し
、さらに各チータブロック間の一定なアドレス変位を変
位レジスタ３３に設定する。ＤＭＡ動作中アドレスを生
成する加算器３４は各データブロック内のデータ転送を
行なっている時にはインクリメンタとして働き、任意の
データブロックから次のデータブロックの先頭アドレス
を出力する際に加算器として働く。
ここで実際のＤＭＡ動作を第１図の（ｂ）と（ｃｌのメ
モリマツプを用いて具体的に説明する。ソースアドレス
レジスタ１１に設定されたアドレスがアドレスバスに出
力され、第１図（ｂｌのＸｌｌがアクセスされてテンポ
ラリレジスタ２ｏに一旦格納される。
モリマツプを用いて具体的に説明する。ソースアドレス
レジスタ１１に設定されたアドレスがアドレスバスに出
力され、第１図（ｂｌのＸｌｌがアクセスされてテンポ
ラリレジスタ２ｏに一旦格納される。
次にディスティネーションアドレスレジスタ１２に設定
されたアドレスが出力されて、そのアドレスにテンポラ
リレジスタ２ｏに格納されたＸｌｌが書込まれる。次の
データ転送においてはソースアドレスレジスタ１１に設
定されたアドレスが加算器３４によってインクリメント
され、第１図（ｂｌのＸ１２がアクセスされて、テンポ
２リレジスタ２゜に一旦格納される。次にティステイネ
−ジョンアドレスレジスタ１２に設定されたアドレスが
加算器３４によってインクリメントされて、そのアドレ
スにテンポラリレジスタ２０に格納されたＸ１２が書込
まれる。この動作は第１図（ｂｌのｘｉ、ｉ転送するま
で繰シ返えされる。Ｘ ｌ ｎ ｖｒｋ送するとカウン
トレジスタ１３はゼロになシ新たにベスカウントレジス
タ３１の内容が再設定される。これと同時にブロックカ
ウントレジスタ３２の内容がデクリメンタ２３によって
１デクリメントされる。さらに次に転送するデータブロ
ックの先頭アドレスはＸｌｎのアドレスをインクリメン
トしたものではなく、変位レジスタ３３に設定されたブ
ロック間のアドレス変位を加算器３４によって加えたも
のとなる。このブロック間のアドレス変位ケ加えること
で生成されたアドレスがアドレスバスに出力されて第１
図（ｂｌのＸ２１がアクセスされる。この一連の動作は
グロックカウントレジスタ３２の内容が各データブロッ
クが転送されるごとにエデクリイントされてゼロになる
まで行なわれる。その結果第１図（ｂｌに示されるデー
タブロック群は第１図（ｃｌＫ示される領域に再配置さ
れる。
されたアドレスが出力されて、そのアドレスにテンポラ
リレジスタ２ｏに格納されたＸｌｌが書込まれる。次の
データ転送においてはソースアドレスレジスタ１１に設
定されたアドレスが加算器３４によってインクリメント
され、第１図（ｂｌのＸ１２がアクセスされて、テンポ
２リレジスタ２゜に一旦格納される。次にティステイネ
−ジョンアドレスレジスタ１２に設定されたアドレスが
加算器３４によってインクリメントされて、そのアドレ
スにテンポラリレジスタ２０に格納されたＸ１２が書込
まれる。この動作は第１図（ｂｌのｘｉ、ｉ転送するま
で繰シ返えされる。Ｘ ｌ ｎ ｖｒｋ送するとカウン
トレジスタ１３はゼロになシ新たにベスカウントレジス
タ３１の内容が再設定される。これと同時にブロックカ
ウントレジスタ３２の内容がデクリメンタ２３によって
１デクリメントされる。さらに次に転送するデータブロ
ックの先頭アドレスはＸｌｎのアドレスをインクリメン
トしたものではなく、変位レジスタ３３に設定されたブ
ロック間のアドレス変位を加算器３４によって加えたも
のとなる。このブロック間のアドレス変位ケ加えること
で生成されたアドレスがアドレスバスに出力されて第１
図（ｂｌのＸ２１がアクセスされる。この一連の動作は
グロックカウントレジスタ３２の内容が各データブロッ
クが転送されるごとにエデクリイントされてゼロになる
まで行なわれる。その結果第１図（ｂｌに示されるデー
タブロック群は第１図（ｃｌＫ示される領域に再配置さ
れる。
この様に本実施例によれはデータブロック群のＤＭＡ転
送において従来のＤＭＡ制御装置に少ないハードウェア
を付加するだけで各データブロック転送毎にＣＰＵによ
るアドレス情報再設定の必要性がなくなシ、連続して全
デー２１０２２群全アクセスすることが可能となる。従
ってバスの使用効率を高め高速にデータ転送を行なうこ
とができる。この効果はデータブロック数が多い程顕著
となる。
送において従来のＤＭＡ制御装置に少ないハードウェア
を付加するだけで各データブロック転送毎にＣＰＵによ
るアドレス情報再設定の必要性がなくなシ、連続して全
デー２１０２２群全アクセスすることが可能となる。従
ってバスの使用効率を高め高速にデータ転送を行なうこ
とができる。この効果はデータブロック数が多い程顕著
となる。
尚、本実施例では、データブロック群をソース側として
考えたがこれｔディスティネーション側としてＤＭＡ
ｉ行なうことも可能である。さらに次データブロックの
先頭アドレスはブロック間アドレス変位を加算すること
で生成したが、ブロック内のアドレスがデクリメントさ
れて生成する場合には加＃、器の代りに減算器を用いる
ことで同様な効果が得られる。勿論、ブロック内での戸
−タ数やブロック間のアドレス変位が異なる場合には、
それに対応したセット回路を設けておけはよい。
考えたがこれｔディスティネーション側としてＤＭＡ
ｉ行なうことも可能である。さらに次データブロックの
先頭アドレスはブロック間アドレス変位を加算すること
で生成したが、ブロック内のアドレスがデクリメントさ
れて生成する場合には加＃、器の代りに減算器を用いる
ことで同様な効果が得られる。勿論、ブロック内での戸
−タ数やブロック間のアドレス変位が異なる場合には、
それに対応したセット回路を設けておけはよい。
第１図の（ａｔは画面上のデータ配置図で、（ｂ）は（
ａｌに対応したメモリマツプ図である。第１図の（ｃｌ
はデータ転送時にディスティネーション領域となるメモ
リマツプ図である。第２図は従来のＤＭＡ制御装置の１
０ツク図である。第３図は本発明の一実施例を示すＤＭ
Ａ制御装置のブロック図である。 １．２，３，４，５，６，７．８・・・・・データブロ
ック、１０・・・・・・ＤＭＡ制御装置、１１・・・・
・ソースアドレスレジスタ、１２・・・・・・ディステ
イネ−７ヨンレジスタ、１３・・・・・・カウントレジ
スタ、１４・・・・・・バス制御回路％ １５・・・・
・・バスホールド要求信号、１６・・・・・・バスホー
ルド要求応答信号、１７・・・・・・アドレス出力ボー
ト、１８・・・・・・メモ火制御回路、１９・・・・・
・メモリリード信号％ ２０・・・・・・テンポラリレ
ジスタ、２１・・・・・・メモリライト信号、２２・・
・・・・インクリメンタ、３０・・・・・・ＤＭＡ制御
装置、３１・・・・・・ベースカウントレジスタ、３２
・・・・・・ブロックカウントレジスタ、３３・・・・
・・変位レジスタ、３４・・・・・・加工トレス （ａ） 第 （Ｆ）ノ （Ｃ）
１ 図
ａｌに対応したメモリマツプ図である。第１図の（ｃｌ
はデータ転送時にディスティネーション領域となるメモ
リマツプ図である。第２図は従来のＤＭＡ制御装置の１
０ツク図である。第３図は本発明の一実施例を示すＤＭ
Ａ制御装置のブロック図である。 １．２，３，４，５，６，７．８・・・・・データブロ
ック、１０・・・・・・ＤＭＡ制御装置、１１・・・・
・ソースアドレスレジスタ、１２・・・・・・ディステ
イネ−７ヨンレジスタ、１３・・・・・・カウントレジ
スタ、１４・・・・・・バス制御回路％ １５・・・・
・・バスホールド要求信号、１６・・・・・・バスホー
ルド要求応答信号、１７・・・・・・アドレス出力ボー
ト、１８・・・・・・メモ火制御回路、１９・・・・・
・メモリリード信号％ ２０・・・・・・テンポラリレ
ジスタ、２１・・・・・・メモリライト信号、２２・・
・・・・インクリメンタ、３０・・・・・・ＤＭＡ制御
装置、３１・・・・・・ベースカウントレジスタ、３２
・・・・・・ブロックカウントレジスタ、３３・・・・
・・変位レジスタ、３４・・・・・・加工トレス （ａ） 第 （Ｆ）ノ （Ｃ）
１ 図
Claims (1)
- 複数のメモリブロックの各先頭アドレスを格納する手段
と、前記メモリブロック内の転送されるべきデータの数
ケ格納する手段とを有し、１メモリブロツク内のデータ
転送終了後、他のメモリブロックの先頭アドレスケ用い
て幽該メモリロック内のデータ転送ｆ ＣＰＩＪ ’（
介在することなく連続して実行するようにしたことを特
徴とするダイレクトメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073883A JPS59136830A (ja) | 1983-01-26 | 1983-01-26 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073883A JPS59136830A (ja) | 1983-01-26 | 1983-01-26 | ダイレクトメモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59136830A true JPS59136830A (ja) | 1984-08-06 |
Family
ID=11758633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1073883A Pending JPS59136830A (ja) | 1983-01-26 | 1983-01-26 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59136830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191250A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | ブロツク結合回路 |
| JP2002073527A (ja) * | 2000-08-25 | 2002-03-12 | Rohm Co Ltd | Ｄｍａコントローラ |
-
1983
- 1983-01-26 JP JP1073883A patent/JPS59136830A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191250A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | ブロツク結合回路 |
| JP2002073527A (ja) * | 2000-08-25 | 2002-03-12 | Rohm Co Ltd | Ｄｍａコントローラ |
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