JPS59178486A - 表示制御方式 - Google Patents
表示制御方式Info
- Publication number
- JPS59178486A JPS59178486A JP58054231A JP5423183A JPS59178486A JP S59178486 A JPS59178486 A JP S59178486A JP 58054231 A JP58054231 A JP 58054231A JP 5423183 A JP5423183 A JP 5423183A JP S59178486 A JPS59178486 A JP S59178486A
- Authority
- JP
- Japan
- Prior art keywords
- information
- memory
- display information
- display
- screen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ブラウン管等のディスプレイ装置における画
面に特定の表示情報を表示する表示制御方式に関する。
面に特定の表示情報を表示する表示制御方式に関する。
（２）技術の背景 。
一般に、ディスプレイ装置の使用態様としては、画面全
域に一つの表示情報を表示するものの他、複数の表示情
報を互いに比較したいような場合には一つの画面を区画
して夫々の表示情報を表示するというものがある。
域に一つの表示情報を表示するものの他、複数の表示情
報を互いに比較したいような場合には一つの画面を区画
して夫々の表示情報を表示するというものがある。
（３）従来技術とその問題点
一つの画面に複竺の表示情報を表示するに名って用いら
れる従来における表示制御方式としては、例えば、第１
図に示すように、画面ｌＬの画素数（ｍＸ、ｎ、）に等
しい記憶容量のメモリを用意し、このメモリ内の各アド
レスを画素位置にＹ・め対応させておき、メモリ内の所
定のアドレスに表示情報Ａ、にの各情報ビットを記憶格
納した後、占き込み指令 情報Ａ、Ｋを画面ＩＪ−１：に表示するようにしたもの
がある。
れる従来における表示制御方式としては、例えば、第１
図に示すように、画面ｌＬの画素数（ｍＸ、ｎ、）に等
しい記憶容量のメモリを用意し、このメモリ内の各アド
レスを画素位置にＹ・め対応させておき、メモリ内の所
定のアドレスに表示情報Ａ、にの各情報ビットを記憶格
納した後、占き込み指令 情報Ａ、Ｋを画面ＩＪ−１：に表示するようにしたもの
がある。
然しながら、このような従来における表示制御方式にあ
っては、表示情報Ａ、にの画面ｌ上での占有面積に拘ら
ず画面ｌ上の画素数に対応した記憶容量のメモリを必要
とするので、メモリの記憶＠量が不必要に嵩むばかりか
、仮に、画面１１−で表示情報Ｋを実線位置から仮想線
位置に移動させて配置する場合には、メモリ山番こおい
て表示情報にの各情報ビットを新たなアドレスに移行さ
せるというメモリ全体の更新が必要になってしまい、そ
の分、画面上での表示情報にの配置変換が面倒なものに
なってしまう。
っては、表示情報Ａ、にの画面ｌ上での占有面積に拘ら
ず画面ｌ上の画素数に対応した記憶容量のメモリを必要
とするので、メモリの記憶＠量が不必要に嵩むばかりか
、仮に、画面１１−で表示情報Ｋを実線位置から仮想線
位置に移動させて配置する場合には、メモリ山番こおい
て表示情報にの各情報ビットを新たなアドレスに移行さ
せるというメモリ全体の更新が必要になってしまい、そ
の分、画面上での表示情報にの配置変換が面倒なものに
なってしまう。
（４）発明の目的
本発明は以上の観点に立って為されたものであって、そ
の目的とすると・ころは、表示情報を記憶格納するメモ
リの記憶容量を不必要に太きイすることなく、画面上で
め表示情報の配置変換を容易に１１なえるようにした表
示制御方式を提供することにある。
の目的とすると・ころは、表示情報を記憶格納するメモ
リの記憶容量を不必要に太きイすることなく、画面上で
め表示情報の配置変換を容易に１１なえるようにした表
示制御方式を提供することにある。
（５）発）！１１の構成
そして１本発明の基本的構成は、表示情報を格納するメ
モリと、該表示情報の画面−ヒでの表示位置を定める位
置情報として少なくとも基点アドレスと行数と列数とを
格納する位置情報メモリと、画面上の走査位置を計数す
る主計数回路と、メモリ内の表示情報のアドレスを計数
する副計数回路とを備え、前記基点アドレスと前記主計
数回路の値とが一致したとき、前記副計数回路を起動し
て前記位置情報メモリに格納された位置情報により前記
メモリ内の表示情報を読み出すようにした表示制御方式
にある。
モリと、該表示情報の画面−ヒでの表示位置を定める位
置情報として少なくとも基点アドレスと行数と列数とを
格納する位置情報メモリと、画面上の走査位置を計数す
る主計数回路と、メモリ内の表示情報のアドレスを計数
する副計数回路とを備え、前記基点アドレスと前記主計
数回路の値とが一致したとき、前記副計数回路を起動し
て前記位置情報メモリに格納された位置情報により前記
メモリ内の表示情報を読み出すようにした表示制御方式
にある。
（６）発明の実施例
以下、添付図面に示す実施例に基づいて本発明の詳細な
説明する。
説明する。
第２図に示す実施例においては、表示情報Ａ及び表示情
報Ｋが画面ｌ上の所定位置に表示されている。
報Ｋが画面ｌ上の所定位置に表示されている。
今、表示情報Ｋを例に挙げて表示制御方式の基本原理を
説明すると、表示情報には１列ｊ行の情報ピッ） （Ｃ
Ｈ・・・Ｃ１ｉ・・・Ｃ３１）を備えたものであり、各
情報ビットは、第３図に示すように、上段性から下段性
にかけて左列から右列に向かう方向において順次連続的
に並べられ、メモリに内の所定のアドレスに予め記憶格
納されている。そして、上記表示情報にの画面ｌ上での
位置を特定する位置情報が品定されており、この位置情
報は、例えば、表示情報にの基点が画面１上のどあ画素
位置から□始まるかを示す基点情報と、表示情報にの画
面上での大きさを示す領域情報とから成る。今、仮に、
表示情報にの基点がＸｋ列Ｙｋ行の画素位置から始まる
とすればＸｋ、Ｙｋが」−記基点情報となり、表示情報
にの大きさがΔＸｋＸｋ列Ｙｋ行るとすればΔＸｋＸΔ
Ｙｋが１−記領域情報になる。
説明すると、表示情報には１列ｊ行の情報ピッ） （Ｃ
Ｈ・・・Ｃ１ｉ・・・Ｃ３１）を備えたものであり、各
情報ビットは、第３図に示すように、上段性から下段性
にかけて左列から右列に向かう方向において順次連続的
に並べられ、メモリに内の所定のアドレスに予め記憶格
納されている。そして、上記表示情報にの画面ｌ上での
位置を特定する位置情報が品定されており、この位置情
報は、例えば、表示情報にの基点が画面１上のどあ画素
位置から□始まるかを示す基点情報と、表示情報にの画
面上での大きさを示す領域情報とから成る。今、仮に、
表示情報にの基点がＸｋ列Ｙｋ行の画素位置から始まる
とすればＸｋ、Ｙｋが」−記基点情報となり、表示情報
にの大きさがΔＸｋＸｋ列Ｙｋ行るとすればΔＸｋＸΔ
Ｙｋが１−記領域情報になる。
この状態から１画面ｌ上の画素位置と上記位置情報の基
点情報１ 、ＹＳｔとを対応させると、表示情報にの画
面１−にでの基点位置が決定されることになり、領域情
報ΔＸｋＸΔＹｋを加味すると表示情報にの画面上での
位置が決定される。
点情報１ 、ＹＳｔとを対応させると、表示情報にの画
面１−にでの基点位置が決定されることになり、領域情
報ΔＸｋＸΔＹｋを加味すると表示情報にの画面上での
位置が決定される。
この後、１一記位置情報の基点情報Ｘｋ、Ｙｋとメモリ
Ｎ内の表示情報にの基点情報ピッ） （Ｃｌｌ）とを予
め対応させておけば、メモリＮ内の表示情報にの各情報
ビー２トは上記位置情報を媒介として画面ｌ上の各画素
位置に表示されることになる。
Ｎ内の表示情報にの基点情報ピッ） （Ｃｌｌ）とを予
め対応させておけば、メモリＮ内の表示情報にの各情報
ビー２トは上記位置情報を媒介として画面ｌ上の各画素
位置に表示されることになる。
従って、画面ｌ上で上記表示情報Ｋを配置変換する場合
には、単に上記位置情報の基点情報Ｘｋ、Ｙｋを変換す
ればよい。このとき、乍記基′点情報Ｘｋ、Ｙｋは、変
換されることになるが、メモリＸ内の表示情報にの基点
情報ビットＣ１１に常に対応していることから１位置情
報によって画面１上でめ表示情報にの位置が決定される
と、表示情報にの各情報ビットは位置情報を媒介として
画面上の所定位置に配置される。この場合、メモリに内
において、表示情報にの各情報ビットを新たなアドレス
に移行させる感冒はなく、各情報ビットは常時所定のア
比レスに記憶格納されるほか、メモリにの記憶容量は表
示情報の各情報ビットを記憶格納できるものであればよ
いから、メモリＮの記憶容量を画面ｌＦの画素数に対応
させる必要はなくなり、その分、メモリＸの記憶容量は
小さいものに設定される。
には、単に上記位置情報の基点情報Ｘｋ、Ｙｋを変換す
ればよい。このとき、乍記基′点情報Ｘｋ、Ｙｋは、変
換されることになるが、メモリＸ内の表示情報にの基点
情報ビットＣ１１に常に対応していることから１位置情
報によって画面１上でめ表示情報にの位置が決定される
と、表示情報にの各情報ビットは位置情報を媒介として
画面上の所定位置に配置される。この場合、メモリに内
において、表示情報にの各情報ビットを新たなアドレス
に移行させる感冒はなく、各情報ビットは常時所定のア
比レスに記憶格納されるほか、メモリにの記憶容量は表
示情報の各情報ビットを記憶格納できるものであればよ
いから、メモリＮの記憶容量を画面ｌＦの画素数に対応
させる必要はなくなり、その分、メモリＸの記憶容量は
小さいものに設定される。
ｔｔＳ４図は本発明に係る表示制御方式−を実施するだ
めに用いられる制御回路の一例を示してしする。図にお
いて、ｌは画面であり、この画面１の一部に表示情報Ｋ
が表示されるようになっている。２は画面１」二の画素
位置を画面上のラスター走査と同期して順次計数する主
計数回路であって、各画素位置は画面１上の列方向の画
素アドレスＸと行方向の画素アドレスＹとで特定される
ようになっている。３は表示情報にの画面１ 、にでの
位置を特定する位置情報が書き換え可能に記憶格納され
る位置情報メモリであり、表示情報にの基点情報Ｘｋ、
Ｙｋは列方向の基点アドレス×ｋ及び行方向の基点アド
レスＹｋとして格納され１表示情報にの領域情報ΔＸｋ
ＸΔＹｋは列数ΔＸｋ及び行数ΔＹｋとして格納され、
更には、表示情報にの行数ΔＹｋを順次カウントする行
交数ΔＹｋ′及び表示情［ＫのメモリＭＬでの基点アド
レス、汀い換えれば基点情報ピッ） ｃｌｌが格納され
るアドレスが格納されている。４はアドレスレジスタで
あって、主計数回路２が計数Ｙｋが格納されるようにな
っている。５は比較回路であって、主計数回路２の画素
アドレスＸ、Ｙとアドレスレジスタ４の基点アドレスＸ
ｋ、Ｙｋとを比較し両者が一致したとき出力するもので
ある。６は副計数回路であって、メモリＸ内の表示情報
にの情報ビットを順次計数するようになっており、副計
数回路制御部（以下制御部という）７で制御される。こ
の副計数回路制御部７は、Ｌ記比較回路５からの出力を
受けて作動し１位置情報に基づいて副計数回路８が計数
する範囲を定めるようになっている。即ち、上記制御部
７では、基点アドレスＸｋ、Ｙｋに対応したメモリに」
二の基点アドレスが選定され、この基点アドレスから列
数ΔＸｋ番目のアドレスが副計数回路６の計数範囲とし
て指定されるようになっており、副計数回路６はΔＸｋ
だけ表示情報にの情報ビットを計数した後、各情報ビッ
トをラインバッファ８に格納する。そして、副計数回路
６がΔＸｋだけ計数し終えると、副計数回路６の計数は
一旦停止されると共に、その制御部７は位置情報メモリ
３内の行交数ΔＹｋ′の値に１を加える。すると、アド
レスレジスタ４には 加算回路４ａを介してＹｋ’−Ｙ
ｋ十ΔＹｋ′なるアドレスが新たに設定される。この状
態において、１１計数回路２が計数していくと、主計数
回路２の画素アドレスＸ、Ｙとアドレスレジスタ４の設
定アドレスＸｋ、Ｙｋ′とが一致し、このとき比較回路
５が出力する。すると、上記制御部７では、設定アドレ
スＸｋ、Ｙｋ′に対応したメモリＮ上のアドレスが算出
され、このアドレスから列数ΔＸｋ番目のアドレスまで
が指定されることから、副５１数回路６はその範囲で計
数し、各情報ビットをラインバッファ８に格納する。そ
して、副計数回路８の計数が終わると、前記したのと同
様に、制御部７は位置情報格納回路３内の行交数ΔＹｋ
’ の値に１を加え、これに伴って、アドレスレジスタ
４にはアドレスが新たに設定される。このような動作は
、上記行交数ΔＹｋ′がΔＹｋになるまで続き、この段
階でメモリＸ内の表示情報にの情報ビットすべては、上
記ラインバッファ８に一時的に記憶された後。
めに用いられる制御回路の一例を示してしする。図にお
いて、ｌは画面であり、この画面１の一部に表示情報Ｋ
が表示されるようになっている。２は画面１」二の画素
位置を画面上のラスター走査と同期して順次計数する主
計数回路であって、各画素位置は画面１上の列方向の画
素アドレスＸと行方向の画素アドレスＹとで特定される
ようになっている。３は表示情報にの画面１ 、にでの
位置を特定する位置情報が書き換え可能に記憶格納され
る位置情報メモリであり、表示情報にの基点情報Ｘｋ、
Ｙｋは列方向の基点アドレス×ｋ及び行方向の基点アド
レスＹｋとして格納され１表示情報にの領域情報ΔＸｋ
ＸΔＹｋは列数ΔＸｋ及び行数ΔＹｋとして格納され、
更には、表示情報にの行数ΔＹｋを順次カウントする行
交数ΔＹｋ′及び表示情［ＫのメモリＭＬでの基点アド
レス、汀い換えれば基点情報ピッ） ｃｌｌが格納され
るアドレスが格納されている。４はアドレスレジスタで
あって、主計数回路２が計数Ｙｋが格納されるようにな
っている。５は比較回路であって、主計数回路２の画素
アドレスＸ、Ｙとアドレスレジスタ４の基点アドレスＸ
ｋ、Ｙｋとを比較し両者が一致したとき出力するもので
ある。６は副計数回路であって、メモリＸ内の表示情報
にの情報ビットを順次計数するようになっており、副計
数回路制御部（以下制御部という）７で制御される。こ
の副計数回路制御部７は、Ｌ記比較回路５からの出力を
受けて作動し１位置情報に基づいて副計数回路８が計数
する範囲を定めるようになっている。即ち、上記制御部
７では、基点アドレスＸｋ、Ｙｋに対応したメモリに」
二の基点アドレスが選定され、この基点アドレスから列
数ΔＸｋ番目のアドレスが副計数回路６の計数範囲とし
て指定されるようになっており、副計数回路６はΔＸｋ
だけ表示情報にの情報ビットを計数した後、各情報ビッ
トをラインバッファ８に格納する。そして、副計数回路
６がΔＸｋだけ計数し終えると、副計数回路６の計数は
一旦停止されると共に、その制御部７は位置情報メモリ
３内の行交数ΔＹｋ′の値に１を加える。すると、アド
レスレジスタ４には 加算回路４ａを介してＹｋ’−Ｙ
ｋ十ΔＹｋ′なるアドレスが新たに設定される。この状
態において、１１計数回路２が計数していくと、主計数
回路２の画素アドレスＸ、Ｙとアドレスレジスタ４の設
定アドレスＸｋ、Ｙｋ′とが一致し、このとき比較回路
５が出力する。すると、上記制御部７では、設定アドレ
スＸｋ、Ｙｋ′に対応したメモリＮ上のアドレスが算出
され、このアドレスから列数ΔＸｋ番目のアドレスまで
が指定されることから、副５１数回路６はその範囲で計
数し、各情報ビットをラインバッファ８に格納する。そ
して、副計数回路８の計数が終わると、前記したのと同
様に、制御部７は位置情報格納回路３内の行交数ΔＹｋ
’ の値に１を加え、これに伴って、アドレスレジスタ
４にはアドレスが新たに設定される。このような動作は
、上記行交数ΔＹｋ′がΔＹｋになるまで続き、この段
階でメモリＸ内の表示情報にの情報ビットすべては、上
記ラインバッファ８に一時的に記憶された後。
ビットパターンを変換するキャラクタジェネレータ９及
びビデオ信号に変換する変換回路ｌＯを経由して画面ｌ
上の所定位置に表示される。
びビデオ信号に変換する変換回路ｌＯを経由して画面ｌ
上の所定位置に表示される。
尚、本発明に係る表示制御方式を実施する手段としては
、上記実施例で示したものに限定されるものではなく適
宜設計変更できることは勿論である。
、上記実施例で示したものに限定されるものではなく適
宜設計変更できることは勿論である。
（７）発明の詳細
な説明してきたように、を発明に係る表示制御方式によ
れば１表示情報を記憶格納するメモリの記憶容１を不必
要に大きくすることなく、画面上での表示情報の配置変
換を極めて容易に行うことが可能となる。
れば１表示情報を記憶格納するメモリの記憶容１を不必
要に大きくすることなく、画面上での表示情報の配置変
換を極めて容易に行うことが可能となる。
第１図は従来における表示制御方式を示す説明図、第２
図は本発明に係る表示制御方式を示す説明図、第３図は
表示情報のメモリ内での格納状態を示す説明図、第４図
は本発明に係る表水制御方式を実施するための制御回路
の−・例を示すプロ、り図である。 Ａ、Ｋ・・・表示情報 Ｈ・・・メモリ■・・・
画面 ２・・・１計数回路３・・・位置情
報メモリ ４・・・アドレスレジスタ５・・・比較回
路 ６・・・副計数回路７・・・副、ｉｌ数回
路制御部
図は本発明に係る表示制御方式を示す説明図、第３図は
表示情報のメモリ内での格納状態を示す説明図、第４図
は本発明に係る表水制御方式を実施するための制御回路
の−・例を示すプロ、り図である。 Ａ、Ｋ・・・表示情報 Ｈ・・・メモリ■・・・
画面 ２・・・１計数回路３・・・位置情
報メモリ ４・・・アドレスレジスタ５・・・比較回
路 ６・・・副計数回路７・・・副、ｉｌ数回
路制御部
Claims (1)
- 表示情報を格納するメモリと、該表示情報り画面」二で
の表示位置を定める位置情報として少なくとも基点アド
レスと行数と列数とを格納する位置情報メモリと、画面
上走査位置を計数する主計数回路と、メモリ内の表示情
報のアドレスを計数する副計数回路とを備え、前記基点
アドレスと前記主計数回路の値とが一致したとき、前記
副λ１数回路を起動して前記位置情報メモリに格納され
た位置情報により前記メモリ内の表示情報を読み出すこ
とを特徴とする表示制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054231A JPS59178486A (ja) | 1983-03-30 | 1983-03-30 | 表示制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054231A JPS59178486A (ja) | 1983-03-30 | 1983-03-30 | 表示制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178486A true JPS59178486A (ja) | 1984-10-09 |
Family
ID=12964762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054231A Pending JPS59178486A (ja) | 1983-03-30 | 1983-03-30 | 表示制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178486A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258289A (ja) * | 1985-05-13 | 1986-11-15 | キヤノン株式会社 | 画像処理装置 |
-
1983
- 1983-03-30 JP JP58054231A patent/JPS59178486A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258289A (ja) * | 1985-05-13 | 1986-11-15 | キヤノン株式会社 | 画像処理装置 |
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