JPH0752376B2 - 高性能コンピュータ・システム - Google Patents
高性能コンピュータ・システムInfo
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- JPH0752376B2 JPH0752376B2 JP4050580A JP5058092A JPH0752376B2 JP H0752376 B2 JPH0752376 B2 JP H0752376B2 JP 4050580 A JP4050580 A JP 4050580A JP 5058092 A JP5058092 A JP 5058092A JP H0752376 B2 JPH0752376 B2 JP H0752376B2
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- Japan
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- platter
- memory
- processor
- high performance
- platters
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for supporting printed circuit boards
- G06F1/185—Mounting of expansion boards
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for supporting printed circuit boards
- G06F1/184—Mounting of motherboards
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for supporting printed circuit boards
- G06F1/185—Mounting of expansion boards
- G06F1/186—Securing of expansion boards in correspondence to slots provided at the computer enclosure
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/14—Mounting supporting structure in casing or on frame or rack
- H05K7/1438—Back panels or connecting means therefor; Terminals; Coding means to avoid wrong insertion
- H05K7/1439—Back panel mother boards
- H05K7/1442—Back panel mother boards with a radial structure
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
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- Mathematical Physics (AREA)
- Software Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般的にはコンピュー
タ・パッケージングに関し、より具体的にはケーブルの
ない高密度パッケージング媒体内の回路構成要素及び相
互接続への多次元アクセスを提供する、論理的構造要件
に適合する物理的構造によって特徴づけられる高性能コ
ンピュータ・パッケージに関する。
タ・パッケージングに関し、より具体的にはケーブルの
ない高密度パッケージング媒体内の回路構成要素及び相
互接続への多次元アクセスを提供する、論理的構造要件
に適合する物理的構造によって特徴づけられる高性能コ
ンピュータ・パッケージに関する。
【０００２】
【従来の技術】コンピュータ・パワーに対する増大する
需要は、単一のプロセッサ（ユニプロセッサ）が実行で
きる能力を上回っている。現在では高性能コンピュータ
は、並列に稼動し同じ主記憶装置を共用する多数のプロ
セッサ、すなわちいわば密結合並列プロセッサを必要と
する。さらに、数値計算に重点を置く計算適用業務が増
大しており、超高速のデータ処理能力を要求している。
需要は、単一のプロセッサ（ユニプロセッサ）が実行で
きる能力を上回っている。現在では高性能コンピュータ
は、並列に稼動し同じ主記憶装置を共用する多数のプロ
セッサ、すなわちいわば密結合並列プロセッサを必要と
する。さらに、数値計算に重点を置く計算適用業務が増
大しており、超高速のデータ処理能力を要求している。
【０００３】密結合マルチプロセッサ（ＭＰ）システム
の基本編成は、基本記憶モジュール（ＢＳＭ）として知
られる複数の独立にアドレス可能なメモリ・モジュール
に選択的に接続される複数のプロセッサを含む。通常の
ＭＰシステムでは、Ｎ個のプロセッサとＭ個のＢＳＭが
ある。ここで、Ｍは通常Ｎより大きい。すべてのプロセ
ッサはこれらのＢＳＭへの均等なアクセスを必要とする
ので、クロスバー交換機などのある種のＮ×Ｍスイッチ
がある。このスイッチは、データの記憶及び検索のため
にプロセッサをアドレスされたＢＳＭに選択的に接続す
る。Ｎ個のプロセッサとＭ個のメモリ要素またはＢＳＭ
とを接続する従来の方法は、中央スイッチによるもので
ある。これは、より幅の広いデータ・バスが必要とさ
れ、スイッチ・パッケージ上で（Ｎ×バス幅（ビッ
ト））＋（Ｍ×バス幅（ビット））が必要であることを
意味する。
の基本編成は、基本記憶モジュール（ＢＳＭ）として知
られる複数の独立にアドレス可能なメモリ・モジュール
に選択的に接続される複数のプロセッサを含む。通常の
ＭＰシステムでは、Ｎ個のプロセッサとＭ個のＢＳＭが
ある。ここで、Ｍは通常Ｎより大きい。すべてのプロセ
ッサはこれらのＢＳＭへの均等なアクセスを必要とする
ので、クロスバー交換機などのある種のＮ×Ｍスイッチ
がある。このスイッチは、データの記憶及び検索のため
にプロセッサをアドレスされたＢＳＭに選択的に接続す
る。Ｎ個のプロセッサとＭ個のメモリ要素またはＢＳＭ
とを接続する従来の方法は、中央スイッチによるもので
ある。これは、より幅の広いデータ・バスが必要とさ
れ、スイッチ・パッケージ上で（Ｎ×バス幅（ビッ
ト））＋（Ｍ×バス幅（ビット））が必要であることを
意味する。
【０００４】ＭＰシステムの性能にとって重要なパラメ
ータは、プロセッサ・サイクル・タイム、帯域幅、電気
経路の長さ、往復遅延、及びスキューである。プロセッ
サ・サイクル・タイムは、サイクルを決定する経路要素
を互いにできるだけ接近して配置することによって最小
になる。プロセッサとＢＳＭの間の帯域幅は、プロセッ
サとスイッチの間、及びスイッチとＢＳＭの間の多数の
並列接続上でできるだけ速いデータ速度を使用すること
によって最大になる。電気経路の長さは、相互接続され
た異なる機能単位上のデータ・ラッチ点間の長さ（ナノ
秒）である。プロセッサからアドレスされたＢＳＭま
で、及び返りの合計往復遅延は、メモリ待ち時間と呼ば
れている。これはいくつかの電気経路長さを含む。スキ
ューは、ある点から別の点までの経路指定の変動による
電気経路の長さの差である。メモリの面積は、記憶チッ
プ及び論理サポート・チップを収容するのに必要な表面
積によって決定される。
ータは、プロセッサ・サイクル・タイム、帯域幅、電気
経路の長さ、往復遅延、及びスキューである。プロセッ
サ・サイクル・タイムは、サイクルを決定する経路要素
を互いにできるだけ接近して配置することによって最小
になる。プロセッサとＢＳＭの間の帯域幅は、プロセッ
サとスイッチの間、及びスイッチとＢＳＭの間の多数の
並列接続上でできるだけ速いデータ速度を使用すること
によって最大になる。電気経路の長さは、相互接続され
た異なる機能単位上のデータ・ラッチ点間の長さ（ナノ
秒）である。プロセッサからアドレスされたＢＳＭま
で、及び返りの合計往復遅延は、メモリ待ち時間と呼ば
れている。これはいくつかの電気経路長さを含む。スキ
ューは、ある点から別の点までの経路指定の変動による
電気経路の長さの差である。メモリの面積は、記憶チッ
プ及び論理サポート・チップを収容するのに必要な表面
積によって決定される。
【０００５】「カード・オン・ボード」（ＣＯＢ）メモ
リと呼ばれる既知の構造では、すべての外部相互接続が
カードの１つのエッジに配置される。データを得るため
に、このメモリにアクセスするとき、信号はカードの入
力エッジから遠いエッジへ行ってからまた元のエッジに
戻らなければならない。その際、信号はカードの幅の２
倍の距離を横断するので付随の遅延を伴い、必要なデー
タはそれを要求したのと同じエッジに現れる。この従来
のシステムでは、メモリの異なる部分、もしくはメモリ
の異なるセクション内の異なるメモリ・チップにアクセ
スすることによって、または異なるプロセッサからアク
セスすることによって、かなりのスキューすなわち電気
経路の差が生じることは明らかである。
リと呼ばれる既知の構造では、すべての外部相互接続が
カードの１つのエッジに配置される。データを得るため
に、このメモリにアクセスするとき、信号はカードの入
力エッジから遠いエッジへ行ってからまた元のエッジに
戻らなければならない。その際、信号はカードの幅の２
倍の距離を横断するので付随の遅延を伴い、必要なデー
タはそれを要求したのと同じエッジに現れる。この従来
のシステムでは、メモリの異なる部分、もしくはメモリ
の異なるセクション内の異なるメモリ・チップにアクセ
スすることによって、または異なるプロセッサからアク
セスすることによって、かなりのスキューすなわち電気
経路の差が生じることは明らかである。
【０００６】高性能コンピュータ・パッケージは、必要
な諸機能を提供し、サイクル・タイムをサポートし、機
能間の待ち時間を最小にできる能力をもたなければなら
ない。サイクル・タイムが１０ナノ秒未満に減少するに
つれて、パッケージされた機能単位間での通信のために
ケーブルを使用する古典的な方法では、記憶待ち時間が
飛躍的に増大した。さらに、機能単位間の距離は、その
長さがサイクル・タイムを超える遅延を生ずるので、通
信伝送線が信号を記憶することが必要になるような距離
であった。これは性能を低下させるだけでなく、反射が
信号情報内容と一致するのを防止するために配線に制約
を課す。より高速のサイクル・タイムと同時に、より大
きな帯域幅をサポートする必要がある。この帯域幅の一
部分は、より高速のサイクル・タイムから引き出すこと
ができ、残りはより広いデータ・バスから引き出すこと
ができる。その効果として、より多くの論理回路及びケ
ーブルが必要となり、したがって機能単位同士が離れる
ことになるが、同時に性能上から機能単位同士を密接さ
せることが必要になる。さらに、ケーブルはコネクタの
密度間隔にも影響を与える。スーパーコンピュータなど
の高性能コンピュータでは、並列動作をサポートし、デ
ータに対する飽くなき要求とともにより高速の計算能力
に対する要求を満たすために、これらすべての効果が顕
著になる。したがって、同時に動作する多数のプロセッ
サをサポートするために、サイクル・タイムは急速にナ
ノ秒に近づき、データ帯域幅は毎秒１００ギガバイト
（ＧＢ）を超えることになる。
な諸機能を提供し、サイクル・タイムをサポートし、機
能間の待ち時間を最小にできる能力をもたなければなら
ない。サイクル・タイムが１０ナノ秒未満に減少するに
つれて、パッケージされた機能単位間での通信のために
ケーブルを使用する古典的な方法では、記憶待ち時間が
飛躍的に増大した。さらに、機能単位間の距離は、その
長さがサイクル・タイムを超える遅延を生ずるので、通
信伝送線が信号を記憶することが必要になるような距離
であった。これは性能を低下させるだけでなく、反射が
信号情報内容と一致するのを防止するために配線に制約
を課す。より高速のサイクル・タイムと同時に、より大
きな帯域幅をサポートする必要がある。この帯域幅の一
部分は、より高速のサイクル・タイムから引き出すこと
ができ、残りはより広いデータ・バスから引き出すこと
ができる。その効果として、より多くの論理回路及びケ
ーブルが必要となり、したがって機能単位同士が離れる
ことになるが、同時に性能上から機能単位同士を密接さ
せることが必要になる。さらに、ケーブルはコネクタの
密度間隔にも影響を与える。スーパーコンピュータなど
の高性能コンピュータでは、並列動作をサポートし、デ
ータに対する飽くなき要求とともにより高速の計算能力
に対する要求を満たすために、これらすべての効果が顕
著になる。したがって、同時に動作する多数のプロセッ
サをサポートするために、サイクル・タイムは急速にナ
ノ秒に近づき、データ帯域幅は毎秒１００ギガバイト
（ＧＢ）を超えることになる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、機能
単位間の距離を最小にし、論理回路及びメモリを含む基
板内でのすべての信号通信を維持し、必要な諸機能をサ
ポートするだけでなく超高速のサイクル・タイムをサポ
ートする小さなプロファイルを維持するサイズをもつ、
コンピュータ・パッケージを提供することである。
単位間の距離を最小にし、論理回路及びメモリを含む基
板内でのすべての信号通信を維持し、必要な諸機能をサ
ポートするだけでなく超高速のサイクル・タイムをサポ
ートする小さなプロファイルを維持するサイズをもつ、
コンピュータ・パッケージを提供することである。
【０００８】
【課題を解決するための手段】本発明は以下の原理に基
づく。第１に、スイッチ及びメモリ内での自然の情報の
流れは、構造を「貫通する」、すなわち一辺から入り他
辺から出る。第２に、プロセッサ内での自然の情報の流
れは、同じ機能単位（バス制御要素、レジスタ、キャッ
シュなど）に入ってそこから出、データは、操作が開始
され完了するときこの機能単位から流れ出てこの機能単
位に戻る。したがって、機能接続性の点から見て「単
端」プロファイルが提供される。第３に、記憶帯域幅が
大きいため、メモリへの多数の経路が必要となるだけで
なく、各マシン・サイクル・データが各データ・バス上
で各プロセッサに戻れるように大きな相互接続スイッチ
及び高度にインターリーブされたメモリも必要となる。
第４に、何の計算機能をも提供せずに待ち時間だけを増
大させるケーブルまたはパッケージ経路が、除去または
短縮される。第５に、小型の密結合パッケージであるた
め、できるだけ高速のサイクル・タイムが実現しやすく
なり、相互接続配線上に信号を記憶する可能性が最小に
なる。
づく。第１に、スイッチ及びメモリ内での自然の情報の
流れは、構造を「貫通する」、すなわち一辺から入り他
辺から出る。第２に、プロセッサ内での自然の情報の流
れは、同じ機能単位（バス制御要素、レジスタ、キャッ
シュなど）に入ってそこから出、データは、操作が開始
され完了するときこの機能単位から流れ出てこの機能単
位に戻る。したがって、機能接続性の点から見て「単
端」プロファイルが提供される。第３に、記憶帯域幅が
大きいため、メモリへの多数の経路が必要となるだけで
なく、各マシン・サイクル・データが各データ・バス上
で各プロセッサに戻れるように大きな相互接続スイッチ
及び高度にインターリーブされたメモリも必要となる。
第４に、何の計算機能をも提供せずに待ち時間だけを増
大させるケーブルまたはパッケージ経路が、除去または
短縮される。第５に、小型の密結合パッケージであるた
め、できるだけ高速のサイクル・タイムが実現しやすく
なり、相互接続配線上に信号を記憶する可能性が最小に
なる。
【０００９】上記の原理を仮定した上で、本発明は、メ
モリがパッケージの中央にあり、データ・スイッチ及び
アドレス・スイッチがメモリ構造と物理的にインターリ
ーブされ、プロセッサ及びコントローラがケーブルなし
で直接接続によってメモリ／スイッチ構造の周囲エッジ
に接続された構造を提供する。冷却は、空気または液体
の流れによって提供される。本発明の高性能コンピュー
タ・システムにおいては、入力線及び該入力線に接続さ
れたメモリ要求スイッチを含む第１プラッタ並びに該第
１プラッタに平行に配置され、出力線及び該出力線に接
続されたメモリ応答スイッチを含む第２プラッタの組が
複数組互いに平行に配置され、前記第１プラッタ及び第
２プラッタの間に記憶モジュールが配置され、該記憶モ
ジュールの入力及び出力は前記第１プラッタのメモリ要
求スイッチ及び前記第２プラッタのメモリ応答スイッチ
にそれぞれ接続されて、前記メモリ要求スイッチ、前記
記憶モジュール及び前記メモリ応答スイッチを通る一方
向のメモリ・アクセス及び応答の流れを生じ、各組の前
記第１プラッタの入力線及び前記第２プラッタの出力線
に接続するように前記第１及び第２プラッタの周囲エッ
ジにプロセッサが接続されている。前記記憶モジュール
が、前記第１及び第２のプラッタ上にエッジ・コネクタ
によってそれぞれ直接装着された第１及び第２の対向す
るエッジを有する。前記プロセッサが、エッジ・コネク
タを使用した直接装着によって前記プラッタの前記周囲
エッジに接続されている。前記記憶モジュール及び前記
の複数組のプラッタの温度を制御する手段を含む。前記
温度を制御する手段は、冷却流体源、前記複数組のプラ
ッタを通して冷却流体を分配する手段、及び前記複数組
のプラッタを通った冷却流体を排出する手段を有する。
前記冷却流体を分配する手段は、前記複数組のプラッタ
を通過するマニフォールドを含む。前記マニフォールド
は、前記複数組のプラッタのそれぞれの中央の開孔を通
過する。前記記憶モジュールは、前記中央の開孔から前
記プラッタの周囲エッジに向かって放射状に配置されて
いる。前記各プラッタが、同一のサイズであり、かつ多
角形の形状であり、前記各プロセッサがプロセッサ・ボ
ードを含み、各プロセッサ・ボードが前記プラッタの前
記周囲エッジに隣接して配置された内面を有する。前記
プラッタに電力を提供するための電力バスを含み、前記
プラッタが前記電力バス上に装着可能である。前記各プ
ラッタ上に装着された集積回路チップを含む。
モリがパッケージの中央にあり、データ・スイッチ及び
アドレス・スイッチがメモリ構造と物理的にインターリ
ーブされ、プロセッサ及びコントローラがケーブルなし
で直接接続によってメモリ／スイッチ構造の周囲エッジ
に接続された構造を提供する。冷却は、空気または液体
の流れによって提供される。本発明の高性能コンピュー
タ・システムにおいては、入力線及び該入力線に接続さ
れたメモリ要求スイッチを含む第１プラッタ並びに該第
１プラッタに平行に配置され、出力線及び該出力線に接
続されたメモリ応答スイッチを含む第２プラッタの組が
複数組互いに平行に配置され、前記第１プラッタ及び第
２プラッタの間に記憶モジュールが配置され、該記憶モ
ジュールの入力及び出力は前記第１プラッタのメモリ要
求スイッチ及び前記第２プラッタのメモリ応答スイッチ
にそれぞれ接続されて、前記メモリ要求スイッチ、前記
記憶モジュール及び前記メモリ応答スイッチを通る一方
向のメモリ・アクセス及び応答の流れを生じ、各組の前
記第１プラッタの入力線及び前記第２プラッタの出力線
に接続するように前記第１及び第２プラッタの周囲エッ
ジにプロセッサが接続されている。前記記憶モジュール
が、前記第１及び第２のプラッタ上にエッジ・コネクタ
によってそれぞれ直接装着された第１及び第２の対向す
るエッジを有する。前記プロセッサが、エッジ・コネク
タを使用した直接装着によって前記プラッタの前記周囲
エッジに接続されている。前記記憶モジュール及び前記
の複数組のプラッタの温度を制御する手段を含む。前記
温度を制御する手段は、冷却流体源、前記複数組のプラ
ッタを通して冷却流体を分配する手段、及び前記複数組
のプラッタを通った冷却流体を排出する手段を有する。
前記冷却流体を分配する手段は、前記複数組のプラッタ
を通過するマニフォールドを含む。前記マニフォールド
は、前記複数組のプラッタのそれぞれの中央の開孔を通
過する。前記記憶モジュールは、前記中央の開孔から前
記プラッタの周囲エッジに向かって放射状に配置されて
いる。前記各プラッタが、同一のサイズであり、かつ多
角形の形状であり、前記各プロセッサがプロセッサ・ボ
ードを含み、各プロセッサ・ボードが前記プラッタの前
記周囲エッジに隣接して配置された内面を有する。前記
プラッタに電力を提供するための電力バスを含み、前記
プラッタが前記電力バス上に装着可能である。前記各プ
ラッタ上に装着された集積回路チップを含む。
【００１０】
【実施例】次に図面、特に図１を参照すると、本発明が
そこで実施されるタイプの高性能コンピュータ・システ
ム１０（たとえば、スーパーコンピュータ、ミニスーパ
ーコンピュータ、商用メインフレーム、サーバなど）の
ブロック図が示されている。このコンピュータ・システ
ムは、スイッチ５によって相互接続された複数のプロセ
ッサ１２及び複数のＢＳＭ１４を含む。スイッチ５は、
これらのプロセッサ１２とＢＳＭ１４の間の要求経路及
び応答経路を提供する。スイッチ５は、たとえば米国特
許第４６３００４５号に記載されているタイプのクロス
バー交換機で構成することができる。このタイプのコン
ピュータ・システムは、しばしば密結合並列マルチプロ
セッサ・システムと呼ばれ、商用または学術適用業務に
使用される。
そこで実施されるタイプの高性能コンピュータ・システ
ム１０（たとえば、スーパーコンピュータ、ミニスーパ
ーコンピュータ、商用メインフレーム、サーバなど）の
ブロック図が示されている。このコンピュータ・システ
ムは、スイッチ５によって相互接続された複数のプロセ
ッサ１２及び複数のＢＳＭ１４を含む。スイッチ５は、
これらのプロセッサ１２とＢＳＭ１４の間の要求経路及
び応答経路を提供する。スイッチ５は、たとえば米国特
許第４６３００４５号に記載されているタイプのクロス
バー交換機で構成することができる。このタイプのコン
ピュータ・システムは、しばしば密結合並列マルチプロ
セッサ・システムと呼ばれ、商用または学術適用業務に
使用される。
【００１１】スイッチ５は、しばしば単一の物理的パッ
ケージ内部に含まれる。しかしながら、図２に示すよう
に、好ましい実施例では、スイッチ５を要求スイッチ１
６と応答スイッチ１８に分離して、物理的フローがシス
テム・フローに従うパッケージを提供すると好都合であ
る。図２で、スイッチ１６及び１８とＢＳＭ１４はサン
ドイッチを形成する。論理的フロー及び物理的フロー
は、プロセッサ１２が要求スイッチ１６を介して特定の
ＢＳＭ１４をアドレスし、アドレスされたＢＳＭ１４が
応答スイッチ１８によってデータをプロセッサ１２に返
送するというものである。
ケージ内部に含まれる。しかしながら、図２に示すよう
に、好ましい実施例では、スイッチ５を要求スイッチ１
６と応答スイッチ１８に分離して、物理的フローがシス
テム・フローに従うパッケージを提供すると好都合であ
る。図２で、スイッチ１６及び１８とＢＳＭ１４はサン
ドイッチを形成する。論理的フロー及び物理的フロー
は、プロセッサ１２が要求スイッチ１６を介して特定の
ＢＳＭ１４をアドレスし、アドレスされたＢＳＭ１４が
応答スイッチ１８によってデータをプロセッサ１２に返
送するというものである。
【００１２】任意の数のプロセッサ１２が、コンピュー
タ・システムのメイン・メモリを含む複数のＢＳＭ１４
への均等なアクセス権をもつ。ＢＳＭの数は、メモリの
同じアドレス空間を求めるプロセッサ要素間の争奪の確
率が、容認できる性能水準にまで低くなるような形で、
プロセッサの数及び編成と関係付けられる。各プロセッ
サ１２が各ＢＳＭ１４へのアクセスを必要とするので、
スイッチ・パッケージ内では広範な相互接続能力ととも
に、これらのプロセッサとこれらのＢＳＭの間のスイッ
チ１６及び１８が必要となる。要求スイッチ１６は、情
報を要求しプロセッサ１２からのデータを記憶するため
にＢＳＭ１４への経路を確立し、応答スイッチ１８は要
求されたデータをプロセッサ１２に取り出すためにＢＳ
Ｍ１４からの経路を確立する。
タ・システムのメイン・メモリを含む複数のＢＳＭ１４
への均等なアクセス権をもつ。ＢＳＭの数は、メモリの
同じアドレス空間を求めるプロセッサ要素間の争奪の確
率が、容認できる性能水準にまで低くなるような形で、
プロセッサの数及び編成と関係付けられる。各プロセッ
サ１２が各ＢＳＭ１４へのアクセスを必要とするので、
スイッチ・パッケージ内では広範な相互接続能力ととも
に、これらのプロセッサとこれらのＢＳＭの間のスイッ
チ１６及び１８が必要となる。要求スイッチ１６は、情
報を要求しプロセッサ１２からのデータを記憶するため
にＢＳＭ１４への経路を確立し、応答スイッチ１８は要
求されたデータをプロセッサ１２に取り出すためにＢＳ
Ｍ１４からの経路を確立する。
【００１３】高性能コンピュータ・パッケージで望まれ
るのは、すべてのプロセッサがその活動メモリ・アドレ
ス空間への最短経路をもつようにするためのメモリへの
一様なアクセスである。密結合システムは、高性能の潜
在能力をサポートすることに加えて、データの共用を可
能にしなければならず、スイッチ／メモリ・パッケージ
はすべてのメモリ単位へのアクセスを可能にしなければ
ならない。これは、中央に位置する主記憶機構によって
提供できる。マシン・フロー、すなわち物理的フロー
は、システム性能上必要とされる論理的フローに従わな
ければならず、必要とされるサイクル・タイム及び小さ
な待ち時間に対応するために、形状因子ができるだけ密
でなければならない。中心すなわちコアにメモリをもつ
球体が、そのような形状因子を提供するはずである。こ
のようなシステムでは、すべての通信がコアとの間で放
射状になる。その半径は当該技術の物理的限界に依存す
る。しかし、球体は、修理、サービス及び試験上多くの
問題を生ずる。本発明は、これらの問題を避けながら、
この理想的な形状を近似するものである。
るのは、すべてのプロセッサがその活動メモリ・アドレ
ス空間への最短経路をもつようにするためのメモリへの
一様なアクセスである。密結合システムは、高性能の潜
在能力をサポートすることに加えて、データの共用を可
能にしなければならず、スイッチ／メモリ・パッケージ
はすべてのメモリ単位へのアクセスを可能にしなければ
ならない。これは、中央に位置する主記憶機構によって
提供できる。マシン・フロー、すなわち物理的フロー
は、システム性能上必要とされる論理的フローに従わな
ければならず、必要とされるサイクル・タイム及び小さ
な待ち時間に対応するために、形状因子ができるだけ密
でなければならない。中心すなわちコアにメモリをもつ
球体が、そのような形状因子を提供するはずである。こ
のようなシステムでは、すべての通信がコアとの間で放
射状になる。その半径は当該技術の物理的限界に依存す
る。しかし、球体は、修理、サービス及び試験上多くの
問題を生ずる。本発明は、これらの問題を避けながら、
この理想的な形状を近似するものである。
【００１４】図３は、プロセッサ、スイッチ制御要素、
及び周辺メモリ・サポート部分をメモリの周りに配置す
る円筒形状を近似した、パッケージの中心コアを示す。
これによって、中心コアを介してデータをプロセッサか
らメモリに送り、またプロセッサに戻す構造が可能にな
る。理想的な高度に並列なスーパーコンピュータでは、
すべてのプロセッサはすべてのメモリ位置に対して争奪
のないアクセス権をもつ必要がある。それに伴う待ち時
間は、プロセッサの性能維持に重大な影響を与える。図
３に示すパッケージのコア２０は、メモリ及びＮ×Ｍ個
の要求データ・スイッチ及び応答データ・スイッチから
なり、どのプロセッサによるどのメモリ要素へのアクセ
スも可能である。このメモリ／スイッチコア構造は、本
質的には、要求スイッチ、応答スイッチ及びデータ方向
制御論理回路を含む「プラッタ」２２によって定義され
るＭ個のセグメント２１に分割されたメモリ・スタック
である。各プラッタ対の間には、複数のＢＳＭボード２
３があり、ゼロ挿入力（zeroinsertion force; ＺＩ
Ｆ）コネクタを介して上端及び下端のプラッタに直接接
続されている。
及び周辺メモリ・サポート部分をメモリの周りに配置す
る円筒形状を近似した、パッケージの中心コアを示す。
これによって、中心コアを介してデータをプロセッサか
らメモリに送り、またプロセッサに戻す構造が可能にな
る。理想的な高度に並列なスーパーコンピュータでは、
すべてのプロセッサはすべてのメモリ位置に対して争奪
のないアクセス権をもつ必要がある。それに伴う待ち時
間は、プロセッサの性能維持に重大な影響を与える。図
３に示すパッケージのコア２０は、メモリ及びＮ×Ｍ個
の要求データ・スイッチ及び応答データ・スイッチから
なり、どのプロセッサによるどのメモリ要素へのアクセ
スも可能である。このメモリ／スイッチコア構造は、本
質的には、要求スイッチ、応答スイッチ及びデータ方向
制御論理回路を含む「プラッタ」２２によって定義され
るＭ個のセグメント２１に分割されたメモリ・スタック
である。各プラッタ対の間には、複数のＢＳＭボード２
３があり、ゼロ挿入力（zeroinsertion force; ＺＩ
Ｆ）コネクタを介して上端及び下端のプラッタに直接接
続されている。
【００１５】図４は、スタックから取り外した、ＢＳＭ
ボード２３を有する１対のプラッタ２２を示す。上端プ
ラッタはたとえば要求スイッチ（図２の１６）を支持
し、それに対応して下端プラッタは応答スイッチ（図２
の１８）を支持する。データ・アクセス（読出しまたは
書込み）は、上端プラッタを介し、メモリを介して下端
プラッタに流れ、それからプロセッサに戻る。この２つ
のプラッタとメモリ要素の組合せが「サンドイッチ」を
構成する。したがって、メモリ・フローは、要求がメモ
リ・パッケージの上端を流れ下端を通って戻ることによ
って、信号遅延を短縮するように設計される。逆向きの
流れも実施可能である。
ボード２３を有する１対のプラッタ２２を示す。上端プ
ラッタはたとえば要求スイッチ（図２の１６）を支持
し、それに対応して下端プラッタは応答スイッチ（図２
の１８）を支持する。データ・アクセス（読出しまたは
書込み）は、上端プラッタを介し、メモリを介して下端
プラッタに流れ、それからプロセッサに戻る。この２つ
のプラッタとメモリ要素の組合せが「サンドイッチ」を
構成する。したがって、メモリ・フローは、要求がメモ
リ・パッケージの上端を流れ下端を通って戻ることによ
って、信号遅延を短縮するように設計される。逆向きの
流れも実施可能である。
【００１６】メモリ・ボード２３は、図５により詳細に
示すが、メモリ・チップ２４、減結合コンデンサ２５、
メモリ制御／データ分配論理回路チップ２６、及びメモ
リ・ボード２３の上下端にある入出力コネクタ２９を含
む。メモリ・ボード２３の上端の論理回路は、ＢＳＭへ
の要求の待ち行列登録及び処理を行い、下端の論理回路
は、応答の待ち行列登録及び応答スイッチを介する伝送
を行う。メモリ・チップの密度と編成及び必要なメモリ
・サイズに応じて、メモリ・ボード２３は、必要な数の
メモリ・チップを含むチップ・ストリップ２７をボード
基板２８に取り付け、サポート論理回路チップは主基板
上に残すことによって、形成することができる。ＺＩＦ
コネクタ２９は、ボード基板２８の上下のエッジに沿っ
て配置し、図４に示された上下端のプラッタ２２への無
ケーブル接続を行う。メモリ・ボード２３のボード・レ
イアウトを、図６及び図７に平面図及び断面図としてよ
り詳細に示す。図５ないし図７は、本発明によって可能
な超高密度のメモリ・パッキングを示す。図５ないし図
７に示すＢＳＭ２３は、小さなフットプリントを提供す
るが、カード２８のサイズは変えることができ、例えば
それを長くして「サンドイッチ」またはプラッタ対の数
を減らすことができる。図５ないし図７に示すＢＳＭ
は、３２ＭＢ（４ＭＢ ＳＲＡＭ）装置の例である。
示すが、メモリ・チップ２４、減結合コンデンサ２５、
メモリ制御／データ分配論理回路チップ２６、及びメモ
リ・ボード２３の上下端にある入出力コネクタ２９を含
む。メモリ・ボード２３の上端の論理回路は、ＢＳＭへ
の要求の待ち行列登録及び処理を行い、下端の論理回路
は、応答の待ち行列登録及び応答スイッチを介する伝送
を行う。メモリ・チップの密度と編成及び必要なメモリ
・サイズに応じて、メモリ・ボード２３は、必要な数の
メモリ・チップを含むチップ・ストリップ２７をボード
基板２８に取り付け、サポート論理回路チップは主基板
上に残すことによって、形成することができる。ＺＩＦ
コネクタ２９は、ボード基板２８の上下のエッジに沿っ
て配置し、図４に示された上下端のプラッタ２２への無
ケーブル接続を行う。メモリ・ボード２３のボード・レ
イアウトを、図６及び図７に平面図及び断面図としてよ
り詳細に示す。図５ないし図７は、本発明によって可能
な超高密度のメモリ・パッキングを示す。図５ないし図
７に示すＢＳＭ２３は、小さなフットプリントを提供す
るが、カード２８のサイズは変えることができ、例えば
それを長くして「サンドイッチ」またはプラッタ対の数
を減らすことができる。図５ないし図７に示すＢＳＭ
は、３２ＭＢ（４ＭＢ ＳＲＡＭ）装置の例である。
【００１７】すべてのメモリ・ボード２３は、それぞれ
図８及び図９に示すスタックを通る「スライス」からな
るＢＳＭまたはＢＳＭの要素とすることができる。この
パッケージは、各種の可能なシステム・インタフェース
構造によってメモリに対するほぼ３次元のアクセスをシ
ステム設計者に提供する。図８及び図９はインタフェー
ス構造の２つの可能な例を示すものにすぎない。図８及
び図９では、１２８（８×１６）個のサーバ（ＢＳＭ）
があり、サーバと要求側の比は８：１となる。図８は、
サイクル毎に半行のデータ（８ＤＷ（ダブル・ワー
ド））を要求側に供給できる能力を提供するシステム構
成を示す。したがって、図８に示す構造は、プロセッサ
毎に使用可能な最大８ＤＷインタフェースまでの読取り
と書込みの任意の組み合わせを可能にする（８ＤＷは８
個の「サンドイッチ」の限度であり、「サンドイッチ」
が多くなればより多くのＤＷが可能になる）。図９は、
８個のサンドイッチを使って１つの要求側に２ＤＷのデ
ータを提供し、各ＢＳＭがスタック中のメモリ・カード
のスライス１個から構成される、別のシステム構造を示
す。図９に示す構造は、２ＤＷ読取り１ＤＷ書込み構造
を示す。ワード幅及びデータ・ワード数は、図９に示し
た例に限定されるものではない。というのは、プラッタ
接続毎の入出力を増やすと、ワード幅が接続技術の限界
にまで容易に拡大できるからである。
図８及び図９に示すスタックを通る「スライス」からな
るＢＳＭまたはＢＳＭの要素とすることができる。この
パッケージは、各種の可能なシステム・インタフェース
構造によってメモリに対するほぼ３次元のアクセスをシ
ステム設計者に提供する。図８及び図９はインタフェー
ス構造の２つの可能な例を示すものにすぎない。図８及
び図９では、１２８（８×１６）個のサーバ（ＢＳＭ）
があり、サーバと要求側の比は８：１となる。図８は、
サイクル毎に半行のデータ（８ＤＷ（ダブル・ワー
ド））を要求側に供給できる能力を提供するシステム構
成を示す。したがって、図８に示す構造は、プロセッサ
毎に使用可能な最大８ＤＷインタフェースまでの読取り
と書込みの任意の組み合わせを可能にする（８ＤＷは８
個の「サンドイッチ」の限度であり、「サンドイッチ」
が多くなればより多くのＤＷが可能になる）。図９は、
８個のサンドイッチを使って１つの要求側に２ＤＷのデ
ータを提供し、各ＢＳＭがスタック中のメモリ・カード
のスライス１個から構成される、別のシステム構造を示
す。図９に示す構造は、２ＤＷ読取り１ＤＷ書込み構造
を示す。ワード幅及びデータ・ワード数は、図９に示し
た例に限定されるものではない。というのは、プラッタ
接続毎の入出力を増やすと、ワード幅が接続技術の限界
にまで容易に拡大できるからである。
【００１８】本発明の重要な一態様は、プラッタのエッ
ジをプロセッサ・ボードと対合させるＺＩＦコネクタな
どによる無ケーブル接続の使用である。図１０は、プロ
セッサ・ボード３３に装着されたプロセッサ論理回路を
含む熱伝導モジュール（ＴＣＭ）３２を示す。図１０で
は、これらのＴＣＭはプロセッサ・ボード３３の外面に
装着され、各種の論理サポート・チップ（図示せず）及
びＺＩＦコネクタ３１は内面上に装着される。電力タブ
３４が外面から延びており、パッケージへの電力の結合
を容易にする。電源を電力タブ３４に直接接続して個々
のモジュールに電力を提供できることは明らかである。
中心メモリ・コアに電力を供給するのとは別に各プロセ
ッサ・ボード３３に電力を供給できると、プロセッサの
高度の可用性及び同時保守を提供するので、有利であ
る。
ジをプロセッサ・ボードと対合させるＺＩＦコネクタな
どによる無ケーブル接続の使用である。図１０は、プロ
セッサ・ボード３３に装着されたプロセッサ論理回路を
含む熱伝導モジュール（ＴＣＭ）３２を示す。図１０で
は、これらのＴＣＭはプロセッサ・ボード３３の外面に
装着され、各種の論理サポート・チップ（図示せず）及
びＺＩＦコネクタ３１は内面上に装着される。電力タブ
３４が外面から延びており、パッケージへの電力の結合
を容易にする。電源を電力タブ３４に直接接続して個々
のモジュールに電力を提供できることは明らかである。
中心メモリ・コアに電力を供給するのとは別に各プロセ
ッサ・ボード３３に電力を供給できると、プロセッサの
高度の可用性及び同時保守を提供するので、有利であ
る。
【００１９】図１１ないし図１５は、図１０に示したプ
ロセッサ・ボード構成に対する追加のプロセッサ・ボー
ド構成を示す。図１１ないし図１３は、内面上にプラッ
タへの接続用のＺＩＦコネクタ１０２、外面上に各種の
プロセッサ・カード（図示せず）への接続用のエッジ・
コネクタ１０４を含む信号分配ボード１００を示す。図
１４及び図１５は、論理ボード１０６が内面上のＺＩＦ
コネクタ１０８によってプラッタのエッジに直接接続で
き、論理ボード１０６の外面がＴＣＭ（図１０の３２）
または表面装着技法（ＳＭＴ）構成要素１１０を含み得
ることを示す。したがって、このパッケージ形状因子
は、性能要求に基づいて多数のパッケージ技術を１つの
システムに統合することができる。たとえば、プロセッ
サ・ボード３３に含まれる機能、信号分配ボード１０
０、及び論理ボード１０６は、入出力プロセッサ、シス
テム間データ・マネージャ、オフロード・プロセッサ、
適用業務専用プロセッサ、システム・メモリ・マネージ
ャ、または拡張記憶インタフェースとして機能すること
ができる。
ロセッサ・ボード構成に対する追加のプロセッサ・ボー
ド構成を示す。図１１ないし図１３は、内面上にプラッ
タへの接続用のＺＩＦコネクタ１０２、外面上に各種の
プロセッサ・カード（図示せず）への接続用のエッジ・
コネクタ１０４を含む信号分配ボード１００を示す。図
１４及び図１５は、論理ボード１０６が内面上のＺＩＦ
コネクタ１０８によってプラッタのエッジに直接接続で
き、論理ボード１０６の外面がＴＣＭ（図１０の３２）
または表面装着技法（ＳＭＴ）構成要素１１０を含み得
ることを示す。したがって、このパッケージ形状因子
は、性能要求に基づいて多数のパッケージ技術を１つの
システムに統合することができる。たとえば、プロセッ
サ・ボード３３に含まれる機能、信号分配ボード１０
０、及び論理ボード１０６は、入出力プロセッサ、シス
テム間データ・マネージャ、オフロード・プロセッサ、
適用業務専用プロセッサ、システム・メモリ・マネージ
ャ、または拡張記憶インタフェースとして機能すること
ができる。
【００２０】図１６は、本構造の中心コア２０を構成す
るメモリ／スイッチ・スタックに接続されたいくつかの
プロセッサ・ボード３０を示す。以下では、プロセッサ
・ボード３０は、図１０に関して考察したプロセッサ・
ボード３３、図１１ないし図１３に関して考察した信号
分配ボード１００、及び図１４及び図１５に関して考察
した論理ボード１０６の総称として使用し、性能要求に
基づいて幅広い各種の機能を提供することができる。図
１６では、接続の仕方を分かりやすく図示するために、
コア２０に接続されているプロセッサ・ボード３０の総
数の半分だけを示してある。図１７は、プラッタ２２の
周囲エッジへの２つの隣接するプロセッサ・ボード３０
の接続を示すコンピュータ・パッケージの一部分の拡大
図である。図１７に示したプロセッサ・ボード３０は、
図１４及び図１５に関して例示し考察した論理ボード１
０６に類似しており、シングル・チップまたはマルチチ
ップＳＭＴキャリヤ１１２、及びシングル・チップ・キ
ャリヤのアレイ１１４を含むことができる。図１８は、
プラッタ２２の周囲エッジへのプロセッサ・ボード３０
の接続を示すコンピュータ・パッケージの一部分の拡大
図である。図１８に示したプロセッサ・ボード３０は、
図１０に関して例示し考察したプロセッサ・ボード３３
に類似しており、熱伝導モジュール３２を含むことがで
きる。図１８は、メモリ・ボード２３が見えるようにプ
ロセッサ・ボード３０の１つが除去してある点を除き、
図１７に類似している。
るメモリ／スイッチ・スタックに接続されたいくつかの
プロセッサ・ボード３０を示す。以下では、プロセッサ
・ボード３０は、図１０に関して考察したプロセッサ・
ボード３３、図１１ないし図１３に関して考察した信号
分配ボード１００、及び図１４及び図１５に関して考察
した論理ボード１０６の総称として使用し、性能要求に
基づいて幅広い各種の機能を提供することができる。図
１６では、接続の仕方を分かりやすく図示するために、
コア２０に接続されているプロセッサ・ボード３０の総
数の半分だけを示してある。図１７は、プラッタ２２の
周囲エッジへの２つの隣接するプロセッサ・ボード３０
の接続を示すコンピュータ・パッケージの一部分の拡大
図である。図１７に示したプロセッサ・ボード３０は、
図１４及び図１５に関して例示し考察した論理ボード１
０６に類似しており、シングル・チップまたはマルチチ
ップＳＭＴキャリヤ１１２、及びシングル・チップ・キ
ャリヤのアレイ１１４を含むことができる。図１８は、
プラッタ２２の周囲エッジへのプロセッサ・ボード３０
の接続を示すコンピュータ・パッケージの一部分の拡大
図である。図１８に示したプロセッサ・ボード３０は、
図１０に関して例示し考察したプロセッサ・ボード３３
に類似しており、熱伝導モジュール３２を含むことがで
きる。図１８は、メモリ・ボード２３が見えるようにプ
ロセッサ・ボード３０の１つが除去してある点を除き、
図１７に類似している。
【００２１】図１９は本発明の基本的概念を示す。プロ
セッサ・ボード２００は、１対のスイッチ／メモリ制御
ボード２０２及び２０４に接続され、一方のスイッチ／
メモリ制御ボード２０２はメモリ２０６の要求を行い、
他方のスイッチ／メモリ制御ボード２０４は情報をプロ
セッサ２００に戻す。一般的にメモリ２０６として示し
た複数のメモリ・ボードが、スイッチ／メモリ制御ボー
ド２０２及び２０４の対の間に挟まれている。これらの
メモリ・ボードは図３に示した放射状構成で配置するこ
とが好ましい。線及び矢印は、プロセッサとの間でのデ
ータの流れを示す。この構成は３次元の直交構造なの
で、それぞれのボードの表面及びエッジを電気コネクタ
で結合して、プロセッサとの間の情報の流れをできる限
り短時間にすることができる。図１９は８個のプロセッ
サ・ボードへの接続が行える８側面のスイッチ／メモリ
制御ボード２０２及び２０４を示すが、さらにプロセッ
サ・ボードをこの配置に追加できること、及び各プロセ
ッサ・ボード２００は単純なローカル・バス・スイッチ
を介して主記憶装置を共用する複数のプロセッサを収容
できることを理解されたい。ローカル・バス・スイッチ
は、十分なデータ帯域幅がこの構造によって提供される
場合には、不要である。プロセッサ・ボード２００は、
使用する技術構成要素に応じて、キャッシュ・メモリや
バッファ・メモリなどのローカル・メモリを装着できる
ことが好ましい。
セッサ・ボード２００は、１対のスイッチ／メモリ制御
ボード２０２及び２０４に接続され、一方のスイッチ／
メモリ制御ボード２０２はメモリ２０６の要求を行い、
他方のスイッチ／メモリ制御ボード２０４は情報をプロ
セッサ２００に戻す。一般的にメモリ２０６として示し
た複数のメモリ・ボードが、スイッチ／メモリ制御ボー
ド２０２及び２０４の対の間に挟まれている。これらの
メモリ・ボードは図３に示した放射状構成で配置するこ
とが好ましい。線及び矢印は、プロセッサとの間でのデ
ータの流れを示す。この構成は３次元の直交構造なの
で、それぞれのボードの表面及びエッジを電気コネクタ
で結合して、プロセッサとの間の情報の流れをできる限
り短時間にすることができる。図１９は８個のプロセッ
サ・ボードへの接続が行える８側面のスイッチ／メモリ
制御ボード２０２及び２０４を示すが、さらにプロセッ
サ・ボードをこの配置に追加できること、及び各プロセ
ッサ・ボード２００は単純なローカル・バス・スイッチ
を介して主記憶装置を共用する複数のプロセッサを収容
できることを理解されたい。ローカル・バス・スイッチ
は、十分なデータ帯域幅がこの構造によって提供される
場合には、不要である。プロセッサ・ボード２００は、
使用する技術構成要素に応じて、キャッシュ・メモリや
バッファ・メモリなどのローカル・メモリを装着できる
ことが好ましい。
【００２２】好ましい構成では、図３及び図１６に示す
構成に類似の複数のサンドイッチを使用する。これは、
プロセッサ・ボード２００とスイッチ／メモリ制御ボー
ド２０２及び２０４の間の各物理的インタフェースで必
要な接点の数を減らし、帯域幅を大きくする働きがあ
る。さらに、スイッチ／メモリ制御ボード２０２及び２
０４は、プラッタの上端または下端または両方にスイッ
チ論理回路を含むことができる。さらに、要求スイッチ
と応答スイッチを分離して、任意のプラッタ上またはプ
ロセッサ表面上に置くことができる。
構成に類似の複数のサンドイッチを使用する。これは、
プロセッサ・ボード２００とスイッチ／メモリ制御ボー
ド２０２及び２０４の間の各物理的インタフェースで必
要な接点の数を減らし、帯域幅を大きくする働きがあ
る。さらに、スイッチ／メモリ制御ボード２０２及び２
０４は、プラッタの上端または下端または両方にスイッ
チ論理回路を含むことができる。さらに、要求スイッチ
と応答スイッチを分離して、任意のプラッタ上またはプ
ロセッサ表面上に置くことができる。
【００２３】図２０は、付属の電源４１とともに多層セ
ラミック・モジュール内に装着された２つのプロセッサ
（一括して１４１として図示）を含む高性能コンピュー
タ構造を示す。これらはすべて、１つのボード１４２に
装着されており、ボード１４２は各プロセッサ・ボード
３０に取り付けられる。図２１は、マイクロプロセッサ
・チップ・セット用に使用されたプリント回路カードと
類似のプリント回路カード２４２にコンポーネント２４
１が装着された高性能コンピュータ構造を示す。図２０
及び図２１は、本発明の範囲に含まれる高性能コンピュ
ータ構造の２つの例にすぎない。システム性能及びコス
ト要件を満たすために、論理回路パッケージング技術の
ほとんどすべての組合せを使用することができる。
ラミック・モジュール内に装着された２つのプロセッサ
（一括して１４１として図示）を含む高性能コンピュー
タ構造を示す。これらはすべて、１つのボード１４２に
装着されており、ボード１４２は各プロセッサ・ボード
３０に取り付けられる。図２１は、マイクロプロセッサ
・チップ・セット用に使用されたプリント回路カードと
類似のプリント回路カード２４２にコンポーネント２４
１が装着された高性能コンピュータ構造を示す。図２０
及び図２１は、本発明の範囲に含まれる高性能コンピュ
ータ構造の２つの例にすぎない。システム性能及びコス
ト要件を満たすために、論理回路パッケージング技術の
ほとんどすべての組合せを使用することができる。
【００２４】メモリ／スイッチ・スタックの冷却は、中
心を通りスタックの外部を経て戻る循環する空気または
フルオロカーボンなどの液体を使って行うことができ
る。各プロセッサは、論理回路技術要件及び使用する論
理回路パッケージに応じて、冷却板、液浸、または空気
によって個別的に冷却できる。図２２は、図３に示した
コア２０の中心の中空部分にはまる冷却マニフォールド
４２を示す。メモリ／スイッチ・コア構造に対するマニ
フォールド４２の関係を図示するために、メモリ・ボー
ド２３を図２３に示す。このように、マニフォールド４
２がメモリ／スイッチ構造の中心の中空部分の軸の長さ
に沿って延び、出口は各プラッタまたはメモリ「サンド
イッチ」の高さにあることが明らかである。冷媒の返送
は、コンピュータ構造を格納する冷却タンクの内面を通
って行われる。図２２に戻って、好ましい実施例の中空
の円筒形構造はまた、電力バスを配線する好都合な方法
をも提供する。電力バス４３は、コアの中心を上向きに
上り、冷媒の戻り管路に沿って走る。電力バス４３は、
スイッチ／メモリ・サンドイッチを装着し電力を供給す
るために、システム構造の一部分として利用される。
心を通りスタックの外部を経て戻る循環する空気または
フルオロカーボンなどの液体を使って行うことができ
る。各プロセッサは、論理回路技術要件及び使用する論
理回路パッケージに応じて、冷却板、液浸、または空気
によって個別的に冷却できる。図２２は、図３に示した
コア２０の中心の中空部分にはまる冷却マニフォールド
４２を示す。メモリ／スイッチ・コア構造に対するマニ
フォールド４２の関係を図示するために、メモリ・ボー
ド２３を図２３に示す。このように、マニフォールド４
２がメモリ／スイッチ構造の中心の中空部分の軸の長さ
に沿って延び、出口は各プラッタまたはメモリ「サンド
イッチ」の高さにあることが明らかである。冷媒の返送
は、コンピュータ構造を格納する冷却タンクの内面を通
って行われる。図２２に戻って、好ましい実施例の中空
の円筒形構造はまた、電力バスを配線する好都合な方法
をも提供する。電力バス４３は、コアの中心を上向きに
上り、冷媒の戻り管路に沿って走る。電力バス４３は、
スイッチ／メモリ・サンドイッチを装着し電力を供給す
るために、システム構造の一部分として利用される。
【００２５】完全に組み立てられたとき、メモリ／スイ
ッチ・アセンブリは、記憶媒体として取外し可能なディ
スク・パックを使用するタイプの直接アクセス記憶装置
（ＤＡＳＤ）に似ている。メモリ／スイッチ・スタック
を含む各プラッタ「サンドイッチ」は、ディスク・パッ
クに似ており、システム構造のハウジングの上端を介し
てアセンブリとして取り外すことができる。このプラッ
タ「サンドイッチ構造」によって、メモリ／スイッチ論
理回路用の電源、冷媒溜め及びサーキュレータを含むベ
ースにアセンブリ一式を迅速に取り付けることが可能に
なる。図２４の一般化したブロック図に示すように、プ
ロセッサ及びメモリ（参照番号４５で一般的に表す）は
全体構造の上端に配置することができる。この下には電
源、論理回路モジュール用の１つの電源バンク４６、及
びスイッチ論理回路モジュール用の別のバンク４７があ
る。最後に、この構造の下端には、ポンプ及び制御装置
を含む熱交換機及び配管４８がある。
ッチ・アセンブリは、記憶媒体として取外し可能なディ
スク・パックを使用するタイプの直接アクセス記憶装置
（ＤＡＳＤ）に似ている。メモリ／スイッチ・スタック
を含む各プラッタ「サンドイッチ」は、ディスク・パッ
クに似ており、システム構造のハウジングの上端を介し
てアセンブリとして取り外すことができる。このプラッ
タ「サンドイッチ構造」によって、メモリ／スイッチ論
理回路用の電源、冷媒溜め及びサーキュレータを含むベ
ースにアセンブリ一式を迅速に取り付けることが可能に
なる。図２４の一般化したブロック図に示すように、プ
ロセッサ及びメモリ（参照番号４５で一般的に表す）は
全体構造の上端に配置することができる。この下には電
源、論理回路モジュール用の１つの電源バンク４６、及
びスイッチ論理回路モジュール用の別のバンク４７があ
る。最後に、この構造の下端には、ポンプ及び制御装置
を含む熱交換機及び配管４８がある。
【００２６】パッケージ全体はきわめて小さな空間（小
さなフットプリント）を占める。たとえば、それぞれス
カラー・プロセッサとベクトル・プロセッサ、入出力コ
ントローラ、拡張記憶コントローラ、スイッチ制御要
素、１６ＧＢの主記憶装置、及びＣＰＵ当たり３ないし
６個のメモリへのダブル・ワード・ポートを有する１６
個のＣＰＵを収容するパッケージのサイズは、直径ほぼ
１１７ｃｍ、電子回路用の高さ６１ｃｍであり、電源及
び冷媒ハードウェア用にさらに９１ｃｍの高さが必要で
ある。このように本発明の本質は、物理的構造が論理構
造の諸要件に適合できるパッケージを提供できることで
ある。その結果、このパッケージは、最小限の技術開発
によって性能を満たす多次元のアクセスが可能であり、
相互接続をケーブルなしで高密度パッケージング媒体内
に保持することができる。
さなフットプリント）を占める。たとえば、それぞれス
カラー・プロセッサとベクトル・プロセッサ、入出力コ
ントローラ、拡張記憶コントローラ、スイッチ制御要
素、１６ＧＢの主記憶装置、及びＣＰＵ当たり３ないし
６個のメモリへのダブル・ワード・ポートを有する１６
個のＣＰＵを収容するパッケージのサイズは、直径ほぼ
１１７ｃｍ、電子回路用の高さ６１ｃｍであり、電源及
び冷媒ハードウェア用にさらに９１ｃｍの高さが必要で
ある。このように本発明の本質は、物理的構造が論理構
造の諸要件に適合できるパッケージを提供できることで
ある。その結果、このパッケージは、最小限の技術開発
によって性能を満たす多次元のアクセスが可能であり、
相互接続をケーブルなしで高密度パッケージング媒体内
に保持することができる。
【図１】高性能コンピュータ・システムの一般化したブ
ロック図である。
ロック図である。
【図２】スイッチの各機能部分が分離され、メモリがそ
れらの間に挟まれている、高性能コンピュータ・システ
ムのブロック図である。
れらの間に挟まれている、高性能コンピュータ・システ
ムのブロック図である。
【図３】本発明の好ましい実施例による高性能コンピュ
ータ・パッケージの多角形構成のメモリ／スイッチ・コ
アの等角投影図である。
ータ・パッケージの多角形構成のメモリ／スイッチ・コ
アの等角投影図である。
【図４】単一のメモリ／スイッチ・プラッタの等角投影
図である。
図である。
【図５】ＢＳＭの等角投影図である。
【図６】論理回路チップ及びメモリ・チップの配置をよ
り詳細に示す図５のＢＳＭの平面図である。
り詳細に示す図５のＢＳＭの平面図である。
【図７】論理回路チップ及びメモリ・チップの配置をさ
らに示す図５のＢＳＭの端面図である。
らに示す図５のＢＳＭの端面図である。
【図８】システム・インタフェース構造の１つの例を示
す図である。
す図である。
【図９】システム・インタフェース構造のもう１つの例
を示す図である。
を示す図である。
【図１０】代表的なプロセッサ・モジュールを示す等角
投影図である。
投影図である。
【図１１】信号分配ボード（要求側ボード）の対向する
側面の側面図である。
側面の側面図である。
【図１２】信号分配ボード（要求側ボード）の対向する
側面の平面図である。
側面の平面図である。
【図１３】信号分配ボード（要求側ボード）の対向する
側面の平面図である。
側面の平面図である。
【図１４】論理回路ボードの側面図である。
【図１５】論理回路ボードの平面図である。
【図１６】メモリ／スイッチ・コアの周囲に取り付けら
れたプロセッサ・モジュールを示す等角投影図である。
れたプロセッサ・モジュールを示す等角投影図である。
【図１７】メモリ／スイッチ・コアの周囲へのプロセッ
サ・モジュールの接続を詳細に示す拡大図である。
サ・モジュールの接続を詳細に示す拡大図である。
【図１８】メモリ／スイッチ・コア内部のＢＳＭが明ら
かになるようにプロセッサ・モジュールの１つを除去し
た、図１７と類似の拡大図である。
かになるようにプロセッサ・モジュールの１つを除去し
た、図１７と類似の拡大図である。
【図１９】パッケージのデータ・フローを示す物理構造
の一般化した論理ブロック図である。
の一般化した論理ブロック図である。
【図２０】プロセッサに接続された多数のプロセッサ・
ボードを有する高性能コンピュータ構造の等角投影図で
ある。
ボードを有する高性能コンピュータ構造の等角投影図で
ある。
【図２１】プロセッサに接続された多数のプロセッサ・
ボードを有する高性能コンピュータ構造の等角投影図で
ある。
ボードを有する高性能コンピュータ構造の等角投影図で
ある。
【図２２】コンピュータ・パッケージ内の電源の配線及
び冷媒の流れを示す一般化したブロック図である。
び冷媒の流れを示す一般化したブロック図である。
【図２３】メモリ／スイッチ・コア内部のＢＳＭに関す
る冷媒の流れの等角投影図である。
る冷媒の流れの等角投影図である。
【図２４】本発明の特定の実施例を示す機能的ブロック
図である。
図である。
５ スイッチ １０ 高性能コンピュータ・システム １２ プロセッサ １４ 基本記憶モジュール（ＢＳＭ） １６ 要求スイッチ １８ 応答スイッチ ２０ パッケージ・コア ２２ プラッタ ２３ ＢＳＭメモリ・ボード ２８ ボード基板 ２９ ゼロ挿入力（ＺＩＦ）コネクタ ３２ 熱伝導モジュール（ＴＣＭ） ３３ プロセッサ・ボード ３４ 電力タブ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/16 Ｓ 7429−5Ｌ Ｇ０６Ｆ 1/00 ３２０ Ｅ ３６０ Ｄ (72)発明者 ジェームズ・エイ・マクドナルド アメリカ合衆国12550、ニューヨーク州ニ ューバーグ、モナーク・ドライブ 53番地 (56)参考文献 特開 平２−281359（ＪＰ，Ａ)
Claims (11)
- 【請求項１】入力線及び該入力線に接続されたメモリ要
求スイッチを含む第１プラッタ並びに該第１プラッタに
平行に配置され、出力線及び該出力線に接続されたメモ
リ応答スイッチを含む第２プラッタの組が複数組互いに
平行に配置され、 前記第１プラッタ及び第２プラッタの間に記憶モジュー
ルが配置され、該記憶モジュールの入力及び出力は前記
第１プラッタのメモリ要求スイッチ及び前記第２プラッ
タのメモリ応答スイッチにそれぞれ接続されて、前記メ
モリ要求スイッチ、前記記憶モジュール及び前記メモリ
応答スイッチを通る一方向性のメモリ・アクセス及び応
答の流れを生じ、 各組の前記第１プラッタの入力線及び前記第２プラッタ
の出力線に接続するように前記第１及び第２プラッタの
周囲エッジにプロセッサが接続されている、高性能コン
ピュータ・システム。 - 【請求項２】前記記憶モジュールが、前記第１及び第２
のプラッタ上にエッジ・コネクタによってそれぞれ直接
装着された第１及び第２の対向するエッジをもつ、請求
項１に記載の高性能コンピュータ・システム。 - 【請求項３】前記プロセッサが、エッジ・コネクタを使
用した直接装着によって前記プラッタの前記周囲エッジ
に接続されている、請求項１に記載の高性能コンピュー
タ・システム。 - 【請求項４】前記記憶モジュール及び前記の複数組のプ
ラッタの温度を制御する手段を含む、請求項１に記載の
高性能コンピュータ・システム。 - 【請求項５】前記温度を制御する手段は、冷却流体源、
前記複数組のプラッタを通して冷却流体を分配する手
段、及び前記複数組のプラッタを通った冷却流体を排出
する手段を有する、請求項４に記載の高性能コンピュー
タ・システム。 - 【請求項６】前記冷却流体を分配する手段は、前記複数
組のプラッタを通過するマニフォールドを含む、請求項
５に記載の高性能コンピュータ・システム。 - 【請求項７】前記マニフォールドは、前記複数組のプラ
ッタのそれぞれの中央の開孔を通過する、請求項６に記
載の高性能コンピュータ・システム。 - 【請求項８】前記記憶モジュールは、前記中央の開孔か
ら前記プラッタの周囲エッジに向かって放射状に配置さ
れている、請求項７に記載の高性能コンピュータ・シス
テム。 - 【請求項９】前記各プラッタが、同一のサイズであり、
かつ多角形の形状であり、前記各プロセッサがプロセッ
サ・ボードを含み、各プロセッサ・ボードが前記プラッ
タの前記周囲エッジに隣接して配置された内面をもつ、
請求項１に記載の高性能コンピュータ・システム。 - 【請求項１０】前記プラッタに電力を提供するための電
力バスを含み、前記プラッタが前記電力バス上に装着可
能である、請求項１に記載の高性能コンピュータ・シス
テム。 - 【請求項１１】前記各プラッタ上に装着された集積回路
チップを含む、請求項１に記載の高性能コンピュータ・
システム。
Applications Claiming Priority (2)
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|---|---|---|---|
| US07/671,057 US5150279A (en) | 1991-03-18 | 1991-03-18 | High performance computer system with platters and unidirectional storage modules therebetween |
| US671057 | 1996-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04344910A JPH04344910A (ja) | 1992-12-01 |
| JPH0752376B2 true JPH0752376B2 (ja) | 1995-06-05 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050580A Expired - Lifetime JPH0752376B2 (ja) | 1991-03-18 | 1992-03-09 | 高性能コンピュータ・システム |
Country Status (3)
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|---|---|
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| EP (1) | EP0505029A3 (ja) |
| JP (1) | JPH0752376B2 (ja) |
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1991
- 1991-03-18 US US07/671,057 patent/US5150279A/en not_active Expired - Fee Related
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1992
- 1992-02-12 EP EP19920301169 patent/EP0505029A3/en not_active Withdrawn
- 1992-03-09 JP JP4050580A patent/JPH0752376B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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