JPS62192086A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS62192086A
JPS62192086A JP61034679A JP3467986A JPS62192086A JP S62192086 A JPS62192086 A JP S62192086A JP 61034679 A JP61034679 A JP 61034679A JP 3467986 A JP3467986 A JP 3467986A JP S62192086 A JPS62192086 A JP S62192086A
Authority
JP
Japan
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shift register
control signal
memory
decoders
lines
Prior art date
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Pending
Application number
JP61034679A
Other languages
English (en)
Inventor
Hideki Kawai
秀樹 河合
Masaru Fujii
勝 藤井
Kiyoto Ota
清人 大田
Yoshikazu Maeyama
前山　善和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ装置、詳しくは、半導体メモリ装
置内の回路ブロック構成に関する。
従来の技術 半導体メモリ装置は大容量化が進む一方ビット構成や機
能面において多岐にわたる製品が生み出されている。そ
の中にはシフトレジスタを有した半導体メモリ装置も発
表されている。
第３図及び第４図はシフトレジスタを有する従来の半導
体メモリ装置の内部ブロック構成の例である。同図にお
いて２はメモリセルアレー、４はシフトレジスタ、５２
は制御信号線、６２はシフトレジスタ制御信号発生回路
ブロック、６４は入出力回路ブロック、６５はデータ線
である。
第３図の従来例は、シフトレジスタをメモリアレ一部の
両側に隣接した配置をとる例であり、第４図のそれは、
シフトレジスタを周辺回路部に配置する例である。
上記構成の半導体メモリ装置の動作を簡単に説明する。
メモリセルアレー２より複数ビットの情報を読み出し、
上記読み出し情報をシフトレジスタ４に転送し、制御信
号により入出力回路６４を介して装置外にシリアルデー
タ出力を行なう。この読み出し動作に対し、書き込み動
作は、入出力回路６４を介して書き込み情報をシフトレ
ジスタ４に取り込み、その情報をメモリセルアレー２に
書き込むことにより行なわれる。
発明が解決しようとする問題点 上記従来例のブロック配置を採った場合１半導体メモリ
装置のシリアル入出力動作及びシフトレジスタのデータ
転送動作の高速化において以下の問題が発生する。
第３図の構成において、制御信号線６２の配線長が長く
なる（特に、メモリ容置が大容量になると、半導体メモ
リ装置の大型化に伴って配線長も長くなる）故、配線の
浮遊容量が増大し、信号遅延も大きくなる。従って、シ
フトレジスタのデータ転送動作及び入出力動作速度が遅
くなり、高速化を阻むことになる。
まだ１第４図の構成をとった場合、シフトレジスタの動
作に関しては、制御信号線を短くする事ができるので、
転送動作を遅くする要因は少ないが、メモリセルアレー
２とシフトレジスタ４とを結ぶデータ線６６が長くなり
データ線容量が増加し高速動作における問題点となり、
更に、いくつかのデータ線が近接して長距離を配線され
る事から、データ線相互間の容量結合によるデータ線の
雑音が安定動作上無視できないものとなる。
すなわち、 （１）制御信号線の長大化による浮遊容量の増大化。
＠）データ線の容量増加と、容量結合による雑音。
の２点が大きな問題点である。
問題点を解決するだめの手段 本発明は、これらの問題点を解消するもので、複数ビッ
ト構成の半導体メモリ装置において多ビットシフトレジ
スタを配置する場合、メモリセルアレーを分割し１その
間にシフトレジスタをメモリセルアレーに隣接して配置
したブロック構成としたものである。
作用 本発明によると５分割されたメモリセルアレー間にシフ
トレジスタをまとめる事により、シフトレジスタの制御
信号を一本化することができ、制御信号配線の浮遊容量
の低減を実現できる。更に、メモリセルアレーと隣接し
てシフトレジスタを配置することにより、データ線の配
線長を短くでき、且つ、近接するデータ線間の結合容量
を低減する事ができる。
すなわち、浮遊容量低減効果による高速動作化と結合容
量低減による雑音低減化による安定動作を実現すること
ができる。
実施例 第１図は本発明の一実施例要部構成である。メモリセル
アレー２は複数のビットライン８及び１ピツトラインに
直交する複数のワードライン７を含んでいる。半導体メ
モリ装置１において、メモリセルアレー２は２つのメモ
リブロックを構成している。デコーダ３により、特定の
ビットラインが選択され、シフトレジスタ４との間でデ
ータ転送が行なわれる。メモリセルへのデータの書き込
みと、メモリセルからのデータの読み出し動作及びシフ
トレジスタのデータ転送は制御信号配線部６から制御信
号を受けて制御される。６は制御信号発生回路や入出力
回路を含む周辺回路部である。
第２図は、８ビツト構成のシフトレジスタを４系統有し
た４ビツト入出力構成の半導体メモリ装置における本発
明の他の実施例である。第１図に比べると、シフトレジ
スタ、制御信号配線部１周辺回路部を詳しくした実施例
である。すなわち、シフトレジスタは、１１〜１８．２
１〜２８゜３１〜３８．４１〜４８のレジスタ部よシ構
成され、それぞれのレジスタ１１〜４８に接続されたデ
ータ線はデコーダ３を介して対応するビットラインに接
続される。制御信号線５１，５２．５３の各信号は、読
み出し制御信号発生回路ブロック６１、シフトレジスタ
制御信号発生回路ブロック６２および書き込み制御信号
発生回路ブロック６３において発生される。９はワード
ラインデコ−ダである。６４は入出力回路ブロックであ
り、これを通して、シフトレジスタ部と１装置外部との
データの授受が行なわれる。
上記のブロック構成を採ると、シフトレジスタ１１〜１
８．２１〜２８．３１〜３８．４１〜４８が１つにまと
まっているのでシフトレジスタの制御線は６２の１系統
を共通に使用することができる。すなわち、第３図のよ
うに２系統以上の制御信号線が必要にならないので、配
線の浮遊容量は犬きく低減できることになり、更に、同
一系統の信号で制御されるので、それぞれのシフトレジ
スタの同期性も良くなるという副次的な効果もある。ま
た、シフトレジスタ部とデコーダ部を隣接させることに
より、データ線の長さを最短にすることも可能になり、
第２図の実施例に示すように、近接するデータ線相合容
量を最小にすることができる。
なお、半導体メモリ装置のビット構成として、４ビツト
、シフトレジスタのビット構成として、８ビツトの実施
例を示したが、他のビット構成の半導体メモリ装置にお
いても同様のブロック配置構成を採用することにより、
配線浮遊容量の低減とデータ線相互の干渉の低減を実現
し、高速動作化を容易にする事は言うまでもない。
発明の効果 以上のように本発明は、シフトレジスタを有する半導体
メモリ装置において、メモリセルアレーを分割し、それ
ぞれのメモリブロックの間にデコーダを配置し、更にそ
の間にシフトレジスタ、そして１　シフトレジスタ部の
間に制御信号を配置したブロック構成を採ることにより
、信号配線の浮遊容量とデータ線相互の干渉を低減し、
高速動作実現を図ることができ、その実用的効果は犬な
るものがある。
【図面の簡単な説明】
第１図は本発明の一実施例要部構成ブロック図１第２図
は本発明の具体的な他の実施例を示すブロック図１第３
図及び第４図は従来各側のブロック図である。 １・・・・・・半導体メモリ装置、２・・・・・・メモ
リセルアレー、３・・・・・・デコーダ、４・・・・・
シフトレジスタ、６・・・・・・制御信号配線部、６・
・・・・・周辺回路部、７・・・・・・ワードライン、
８・・・・・・ピットライン、９・・・・・・ワードラ
インデコーダ、１１〜１８．２１〜２８゜３１〜３８．
４１〜４８・・・・・・シフトレジスタを構成するレジ
スタ、５１〜５３・・・・・・制御信号線、８１．６３
・・・・・・読み出し、書き込み制御信号発生回路ブロ
ック、６２・・・・・・シフトレジスタ制御信号発生回
路ブロック１６４・・・・・・入出力回路ブロック、６
５・・・・・・データ線。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名１−
一一半尊（６７１表ｊ ２−一一声乞り已ルアυ− ３−−−デコーダ 第　　１　　図　　　　　　　　　　　　　　　　　　
　　　　斗−ｍ−シフにレジスタ５−−向（確号幅耐灸
舌や ［１’−７’ＪＬヨンシ・癌や ７−−−ワーにう肖ン δ−−−ビッ【う６ソ 第　　　２　　　図　　　　　　　　　　　プー一−＋
可！′ト弓〜己すマ辷１」２−−−７石’Ｉ　ｅ）レア
、− ３−−・テ゛、−ジ′ ？−−−、−、−ラｊンテコーヂ １１〜ｌｊ　２１−２８．　ｊｌ・３Ｂ、４ｊ−４８−
−−７７トしジ又ｑ５ｆ−５３−−−′Ｇ！−べ）ル ｃ＋、０−−−　ｇＰｓ−ｈ＝ｔ、曇Ｆ：　ｑ剥＃ｌｆ
ｆ　：科！：□フ’ｏ−／７ｆｆ？−−ン・ｋじｚ９早
；１２７４詩文ミョエ釦ひｌフ′４−−−＼洲？ｙ器ブ
ロブフ ノーｍ１４シミブー゛、１多シシ、ユｉ−第３図　　　
　２−７Ｅ、）３Ｉｔア、−４−−ラフにじスタ ｓ２°−１ｊ？ごｐ、ｔテ喝 σ４−八田刀ロエシプＤノ２ ２−一メモリこノしアし− ４−一シ７！−レジ入ヲ ５２−　引刑詩１（ Ｃ２−一一シフトレジ又ヲ弔υン巧＋ｔ５Ｎ７Ｂｇ、７
つ／り０４−ｍ−へたｎｏ工各７０ツフ 「５−−テーク様 手続補正書（自発）

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板上に形成された複数のビットライン及び同
    ビットラインに直交する複数のワードラインと、容量素
    子及びスイッチ素子から構成されたメモリセルアレーと
    、前記複数のビットラインから特定ビットラインを選択
    するデコーダと、並列の多ビットシフトレジスタと、メ
    モリデータの読み出し及び書き込み制御回路と、シフト
    レジスタ制御回路とを有し、前記メモリセルアレーは複
    数のメモリブロックを構成し、前記ビットラインは前記
    メモリブロックの分割軸に直交した方向を向き、前記デ
    コーダは上記複数のメモリブロックの間にそれぞれのメ
    モリブロックに対応して配置され且つそれぞれは各メモ
    リブロックに隣接し、前記シフトレジスタは制御信号配
    線を挾んで前記デコーダの間に配置され且つ前記デコー
    ダを介したメモリデータの転送を行なうことを特徴とし
    た半導体記憶装置。
JP61034679A 1986-02-18 1986-02-18 半導体記憶装置 Pending JPS62192086A (ja)

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US07/015,349 US4796224A (en) 1986-02-18 1987-02-17 Layout for stable high speed semiconductor memory device
KR1019870001317A KR910009122B1 (ko) 1986-02-18 1987-02-18 고속으로 안정하게 작동할수 있는 반도체 기억소자의 배열

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0632461A3 (en) * 1988-10-28 1995-02-15 Texas Instruments Inc Storage arrangement.
WO1996024136A1 (en) * 1995-01-30 1996-08-08 Hitachi, Ltd. Semiconductor memory

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265045A (en) * 1986-10-31 1993-11-23 Hitachi, Ltd. Semiconductor integrated circuit device with built-in memory circuit group
JPS6468851A (en) * 1987-09-09 1989-03-14 Nippon Electric Ic Microcomput Semiconductor integrated circuit
US5014242A (en) * 1987-12-10 1991-05-07 Hitachi, Ltd. Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit
US5093807A (en) 1987-12-23 1992-03-03 Texas Instruments Incorporated Video frame storage system
US5587962A (en) * 1987-12-23 1996-12-24 Texas Instruments Incorporated Memory circuit accommodating both serial and random access including an alternate address buffer register
US5278802A (en) * 1988-10-28 1994-01-11 Texas Instruments Incorporated Decoding global drive/boot signals using local predecoders
US5408673A (en) * 1989-10-13 1995-04-18 Texas Instruments Incorporated Circuit for continuous processing of video signals in a synchronous vector processor and method of operating same
ATE101746T1 (de) * 1989-11-24 1994-03-15 Siemens Ag Halbleiterspeicher.
US5150279A (en) * 1991-03-18 1992-09-22 International Business Machines Corporation High performance computer system with platters and unidirectional storage modules therebetween
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5594704A (en) * 1992-04-27 1997-01-14 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5270964A (en) * 1992-05-19 1993-12-14 Sun Microsystems, Inc. Single in-line memory module
US5517442A (en) * 1995-03-13 1996-05-14 International Business Machines Corporation Random access memory and an improved bus arrangement therefor
US5734582A (en) * 1995-12-12 1998-03-31 International Business Machines Corporation Method and system for layout and schematic generation for heterogeneous arrays
US6141286A (en) * 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
JP2006123493A (ja) * 2004-09-30 2006-05-18 Seiko Epson Corp ラインヘッド及び画像形成装置
US8901747B2 (en) 2010-07-29 2014-12-02 Mosys, Inc. Semiconductor chip layout
JP2022095327A (ja) * 2020-12-16 2022-06-28 キオクシア株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5698785A (en) * 1979-11-23 1981-08-08 Texas Instruments Inc Semiconductor memory device
JPS59198593A (ja) * 1983-04-27 1984-11-10 Hitachi Ltd 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5332635A (en) * 1976-09-07 1978-03-28 Fujitsu Ltd Memory unit in common use of write data line
JPS5339022A (en) * 1976-09-22 1978-04-10 Hitachi Ltd Information process unit
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
JPS609152A (ja) * 1983-06-29 1985-01-18 Fujitsu Ltd 半導体装置
US4701885A (en) * 1984-07-26 1987-10-20 Texas Instruments Incorporated Dynamic memory array with quasi-folded bit lines
KR900006221B1 (ko) * 1984-11-15 1990-08-25 후지쓰 가부시끼가이샤 반도체 메모리 장치
US4648077A (en) * 1985-01-22 1987-03-03 Texas Instruments Incorporated Video serial accessed memory with midline load
US4700328A (en) * 1985-07-11 1987-10-13 Intel Corporation High speed and high efficiency layout for dram circuits
KR900002664B1 (ko) * 1985-08-16 1990-04-21 가부시끼가이샤 히다찌세이사꾸쇼 시리얼 데이터 기억 반도체 메모리

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5698785A (en) * 1979-11-23 1981-08-08 Texas Instruments Inc Semiconductor memory device
JPS59198593A (ja) * 1983-04-27 1984-11-10 Hitachi Ltd 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0632461A3 (en) * 1988-10-28 1995-02-15 Texas Instruments Inc Storage arrangement.
WO1996024136A1 (en) * 1995-01-30 1996-08-08 Hitachi, Ltd. Semiconductor memory

Also Published As

Publication number Publication date
KR910009122B1 (ko) 1991-10-31
US4796224A (en) 1989-01-03
KR870008316A (ko) 1987-09-25

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