JPH0752581B2 - Ｄｒａｍ内のワード線信号発生器用ブートストラッピングレベル制御回路 - Google Patents
Ｄｒａｍ内のワード線信号発生器用ブートストラッピングレベル制御回路Info
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- JPH0752581B2 JPH0752581B2 JP2254988A JP25498890A JPH0752581B2 JP H0752581 B2 JPH0752581 B2 JP H0752581B2 JP 2254988 A JP2254988 A JP 2254988A JP 25498890 A JP25498890 A JP 25498890A JP H0752581 B2 JPH0752581 B2 JP H0752581B2
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- G11C—STATIC STORES
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
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- G—PHYSICS
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はワード線信号発生器用ブートストラッピングレ
ベル制御回路に関するもので、特にDRAMで、ワード線信
号源の電位によってブートストラッピング効率が変化さ
れるように構成したワード線信号発生器用ブートストラ
ッピング制御回路に関するものである。
ベル制御回路に関するもので、特にDRAMで、ワード線信
号源の電位によってブートストラッピング効率が変化さ
れるように構成したワード線信号発生器用ブートストラ
ッピング制御回路に関するものである。
［従来の技術及び発明が解決しようとする課題］ 一般的に、ＰチャンネルまたはＮチャンネルMOSFETのＰ
またはN-MOSFETはスレッショールド電圧に対する損失を
有している。従って、N-MOSFETが、スイッチとして用い
られる場合には、上記N-MOSFETを通じた供給電源Vcc
（即ち、“高”論理状態）はVcc-Vth（但し、Vthは上記
N-MOSFETのスレッショールド電圧）位い伝達される反
面、P-MOSFETがスイッチとして用いられる場合には接地
電位レベル（“低”論理状態）は|Vth|位い伝達され
る。従って、これを避けるために、N-MOSFETの場合、夫
のゲート電圧をドレーン電圧より少くとも夫のスレッシ
ョールド電圧Vth以上高めるとか、P-MOSFETの場合、夫
のゲート電圧をドレーン電圧より少くとも|Vth|以上低
めるとかするブートストラッピング（Bootstrapping）
回路が利用される。これは、これらＰまたはN-MOSFETの
ゲート及びソース電極の両端に任意的に所定のブートス
トラッピング用キャパシタを用いるとか、または、これ
らＰまたはN-MOSFET自体に電圧可変式キャパシタ（Volt
age-Variable Capacitor）を構成する。後者を、セルフ
−ブートストラッピング（Self-boostrapping）方式で
あって上記の方式等は広く公知されている。従来のブー
トストラッピング回路及び夫の動作を説明することにす
る。まず、第１図はN-MOSFETのスイッチ回路（10）図
で、図示されたMOSFET Q0の場合、夫のブートストラッ
ピングの 効率Beffは、 によって決定される。
またはN-MOSFETはスレッショールド電圧に対する損失を
有している。従って、N-MOSFETが、スイッチとして用い
られる場合には、上記N-MOSFETを通じた供給電源Vcc
（即ち、“高”論理状態）はVcc-Vth（但し、Vthは上記
N-MOSFETのスレッショールド電圧）位い伝達される反
面、P-MOSFETがスイッチとして用いられる場合には接地
電位レベル（“低”論理状態）は|Vth|位い伝達され
る。従って、これを避けるために、N-MOSFETの場合、夫
のゲート電圧をドレーン電圧より少くとも夫のスレッシ
ョールド電圧Vth以上高めるとか、P-MOSFETの場合、夫
のゲート電圧をドレーン電圧より少くとも|Vth|以上低
めるとかするブートストラッピング（Bootstrapping）
回路が利用される。これは、これらＰまたはN-MOSFETの
ゲート及びソース電極の両端に任意的に所定のブートス
トラッピング用キャパシタを用いるとか、または、これ
らＰまたはN-MOSFET自体に電圧可変式キャパシタ（Volt
age-Variable Capacitor）を構成する。後者を、セルフ
−ブートストラッピング（Self-boostrapping）方式で
あって上記の方式等は広く公知されている。従来のブー
トストラッピング回路及び夫の動作を説明することにす
る。まず、第１図はN-MOSFETのスイッチ回路（10）図
で、図示されたMOSFET Q0の場合、夫のブートストラッ
ピングの 効率Beffは、 によって決定される。
ここで、Cgsは上記MOSFET Q0のゲート及び電極端子間の
キャパシタンスであり、Cparaは夫のゲート電極の寄生
キャパシタンスであり、Cgdは夫のゲートとドレーン電
極間のキャパシタンスである。Ｂは基板電圧Vbb供給用
基板端子である。
キャパシタンスであり、Cparaは夫のゲート電極の寄生
キャパシタンスであり、Cgdは夫のゲートとドレーン電
極間のキャパシタンスである。Ｂは基板電圧Vbb供給用
基板端子である。
このようなブートストラッピングは、とくに、ダイナミ
ックランダムアクセスメモリ（DRAM）のワード線電圧発
生器回路に利用されるが、これはメモリセルに完全な供
給電源Vccを伝達するためである。本願ではN-MOSFETの
場合を例に説明することにする。第２図は、ダイナミッ
クラム内で、ブートストラッピングが必ず用いるべきで
あるワード線信号発生器回路（20）であってMOSFETなど
を用いる場合の従来のワード線信号発生器の回路であ
る。同図を参照すると、N1ノードはワード線信号源φ１
からのワード線スイッチング信号Swφ１がワード線W1を
通じて供給されてブートストラッピングされる点であ
る。上記ワード線W1には寄生キャパシタCaparaがパラレ
ルに接続される。夫のグート電極には供給電源Vccが供
給され、夫のドレーン電極にはワード線伝達制御信号φ
３が供給され、夫のソース電極はノードN2に接続される
MOSFET Q2と、夫のゲート電極は上記ノードN2に接続さ
れ、夫のソース電極はワード線W1に接続され、夫のドレ
ーン電極はワード線W2に接続されるMOSFET Q1を備え、
ワード線スイッチング信号Swφ１の伝達を制御するため
のワード線信号伝達制御回路（３）を構成する。更に、
多数のメモリセル（2A）が配列されたメモリセルアレイ
（２）内のN3ノードは上記ワード線伝達制御回路によっ
て選択されたワード線W2と連結される点である。ブート
ストラッピングレベル制御回路（１）はワード線W1を通
じて供給されたワード線スイッチング信号Swφ１によっ
てブートストラッピング点のN1ノードをブートストラッ
ピングさせるためにブートストラッピング用キャパシタ
であって夫のゲート端子がノードN1点に接続され夫のド
レーン及びソース端子が接続されたMOSFETキャパシタ
Cboostを備える。上記MOSFETキャパシタ Cboostのソー
ス電極が接続されたドレーン電極に供給される制御信号
φ２はブートストラッピング動作のため供給されるブー
ツトラッピング制御信号である。
ックランダムアクセスメモリ（DRAM）のワード線電圧発
生器回路に利用されるが、これはメモリセルに完全な供
給電源Vccを伝達するためである。本願ではN-MOSFETの
場合を例に説明することにする。第２図は、ダイナミッ
クラム内で、ブートストラッピングが必ず用いるべきで
あるワード線信号発生器回路（20）であってMOSFETなど
を用いる場合の従来のワード線信号発生器の回路であ
る。同図を参照すると、N1ノードはワード線信号源φ１
からのワード線スイッチング信号Swφ１がワード線W1を
通じて供給されてブートストラッピングされる点であ
る。上記ワード線W1には寄生キャパシタCaparaがパラレ
ルに接続される。夫のグート電極には供給電源Vccが供
給され、夫のドレーン電極にはワード線伝達制御信号φ
３が供給され、夫のソース電極はノードN2に接続される
MOSFET Q2と、夫のゲート電極は上記ノードN2に接続さ
れ、夫のソース電極はワード線W1に接続され、夫のドレ
ーン電極はワード線W2に接続されるMOSFET Q1を備え、
ワード線スイッチング信号Swφ１の伝達を制御するため
のワード線信号伝達制御回路（３）を構成する。更に、
多数のメモリセル（2A）が配列されたメモリセルアレイ
（２）内のN3ノードは上記ワード線伝達制御回路によっ
て選択されたワード線W2と連結される点である。ブート
ストラッピングレベル制御回路（１）はワード線W1を通
じて供給されたワード線スイッチング信号Swφ１によっ
てブートストラッピング点のN1ノードをブートストラッ
ピングさせるためにブートストラッピング用キャパシタ
であって夫のゲート端子がノードN1点に接続され夫のド
レーン及びソース端子が接続されたMOSFETキャパシタ
Cboostを備える。上記MOSFETキャパシタ Cboostのソー
ス電極が接続されたドレーン電極に供給される制御信号
φ２はブートストラッピング動作のため供給されるブー
ツトラッピング制御信号である。
第２図の動作を第３図の波形図を参照して説明すると次
のとおりである。
のとおりである。
第３図の波形図で、T1時間の直前にワード線伝達制御信
号φ３が夫々図示のとおり0Vより供給電源Vccにシフト
され、T1時間でワード線信号源φ１及びワード線スイッ
チング信号Swφ１が0Vから供給電源Vccにシフトされる
と、ワード線スイッチング信号SWφ１、即ち、供給電源
Vccはワード線W1からMOSFET Q1を通じてワード線W2に伝
達される。T1時間以後にはノードN2の電位レベルはVcc-
Vth（Q2）（ここで、Vth（Q2）はMOSFET Q2が有するス
レッショールド電圧である）から上記MOSFET Q1の（Sel
f bootstrapping）効果による電圧位い増加された電
圧、即ち、Vcc＋ΔV1位い増加される。ここで、MOSFET
Q1のセルフ−ブートストラッピング効果による電圧をV1
とすると、ΔV1＝V1−Vth（Q2）である。
号φ３が夫々図示のとおり0Vより供給電源Vccにシフト
され、T1時間でワード線信号源φ１及びワード線スイッ
チング信号Swφ１が0Vから供給電源Vccにシフトされる
と、ワード線スイッチング信号SWφ１、即ち、供給電源
Vccはワード線W1からMOSFET Q1を通じてワード線W2に伝
達される。T1時間以後にはノードN2の電位レベルはVcc-
Vth（Q2）（ここで、Vth（Q2）はMOSFET Q2が有するス
レッショールド電圧である）から上記MOSFET Q1の（Sel
f bootstrapping）効果による電圧位い増加された電
圧、即ち、Vcc＋ΔV1位い増加される。ここで、MOSFET
Q1のセルフ−ブートストラッピング効果による電圧をV1
とすると、ΔV1＝V1−Vth（Q2）である。
従って、ワード線信号源φ１からワード線スイッチング
信号φSw1を上記MOSFET Q1を通じてワード線W2への完全
な供給電源Vccの伝達のためには、T2時間にブートスト
ラッピング制御信号φ２を0Vから供給電源Vccにシフト
させ、ワード線スイッチング信号SWφ１を供給電源Vcc
で0Vとなるように遮断すると、ブートストラッピング点
のノードN1の電位レベルVcc＋ΔＶとなる。ここで、Δ
ＶはブートストラッピングキャパシタCboost及び寄生キ
ャパシタCparaによって決定されるブートストラッピン
グ効率（Beff） 位い増加された電圧である。
信号φSw1を上記MOSFET Q1を通じてワード線W2への完全
な供給電源Vccの伝達のためには、T2時間にブートスト
ラッピング制御信号φ２を0Vから供給電源Vccにシフト
させ、ワード線スイッチング信号SWφ１を供給電源Vcc
で0Vとなるように遮断すると、ブートストラッピング点
のノードN1の電位レベルVcc＋ΔＶとなる。ここで、Δ
ＶはブートストラッピングキャパシタCboost及び寄生キ
ャパシタCparaによって決定されるブートストラッピン
グ効率（Beff） 位い増加された電圧である。
ここで、上記CPboostはブートストラッピングキャパシ
タCboostのキャパシタ、CPparaは寄生キャパシタCpara
のキャパシタンスである。
タCboostのキャパシタ、CPparaは寄生キャパシタCpara
のキャパシタンスである。
従って、上記ワード線伝達制御回路（３）内の上記MOSF
ET Q1のゲート電極、即ち、N2ノードは二重にブートス
トラッピングの影響を受けることになるので、N2ノード
の電位は結局Vcc＋ΔV1＋ΔV2の電位レベルになる。
ET Q1のゲート電極、即ち、N2ノードは二重にブートス
トラッピングの影響を受けることになるので、N2ノード
の電位は結局Vcc＋ΔV1＋ΔV2の電位レベルになる。
ここで、ΔV2はノードN1の電位レベル、Vcc＋ΔＶによ
りブートストラッピングされた電位レベルである。従っ
てMOSFET Q1自体を構成するPN接合及びゲート絶縁層
（図示せず）には高い電圧が印加される。例えば、Vcc
＝7Vで、ノードN1のブートストラッピング効率を40％、
MOSFET Q1のセルフ−ブートストラッピング効率を40％
であると仮定すると、T2時間にMOSFET Q1のゲート電極
には15V以上の電圧が印加され基板電圧Vbbが−2.5Vであ
ると上記MOSFET Q1のPN接合及びゲート絶縁層に印加さ
れる電圧は相対的に大きい17.5Vに達することになる。
従って、このような大きい電圧の印加は、MOSFET素子の
PN接合及びゲート電極に形成される絶縁層を破壊する問
題点が発生する。
りブートストラッピングされた電位レベルである。従っ
てMOSFET Q1自体を構成するPN接合及びゲート絶縁層
（図示せず）には高い電圧が印加される。例えば、Vcc
＝7Vで、ノードN1のブートストラッピング効率を40％、
MOSFET Q1のセルフ−ブートストラッピング効率を40％
であると仮定すると、T2時間にMOSFET Q1のゲート電極
には15V以上の電圧が印加され基板電圧Vbbが−2.5Vであ
ると上記MOSFET Q1のPN接合及びゲート絶縁層に印加さ
れる電圧は相対的に大きい17.5Vに達することになる。
従って、このような大きい電圧の印加は、MOSFET素子の
PN接合及びゲート電極に形成される絶縁層を破壊する問
題点が発生する。
［課題を解決するための手段］ 従って、本発明は上記の問題点を解消してワード線信号
源の電位を感知して、この感知された電位によってブー
トストラッピング効率が変化されるようになし、ワード
線伝達制御回路内で発生される２重ブートストラッピン
グ現象を除去でき得るワード線信号発生器用ブートスト
ラッピングベル制御回路を提供するのに夫の目的があ
る。
源の電位を感知して、この感知された電位によってブー
トストラッピング効率が変化されるようになし、ワード
線伝達制御回路内で発生される２重ブートストラッピン
グ現象を除去でき得るワード線信号発生器用ブートスト
ラッピングベル制御回路を提供するのに夫の目的があ
る。
本発明は、ワード線信号伝達制御回路が活性化する時
に、ブートストラッピング点のN1ノードに供給されるワ
ード線信号源φ１の供給電源Vccの電位をワード線信号
伝達制御回路を経由してメモリセルに完全に供給するた
めのDRAMのワード線信号発生器回路用ブートストラッピ
ングレベル制御回路において、上記ワード線信号源φ１
の電位をそれぞれ感知して信号を出力するために、上記
ワード線信号源φ１にそれぞれパラレルに接続された、
それぞれ信号を出力するための出力線A,BおよびＣを有
し、上記感知に関してそれぞれ相互に異なった感知レベ
ルを有する第1,第２および第３Vccレベル感知回路を備
えたVccレベル感知器と、ブートストラッピング制御信
号φ２と上記第1,第２および第３Vccレベル感知回路か
らそれぞれ出力される信号とを論理組合せするために、
上記ブートストラッピング制御信号φ２を２入力端子を
通じて供給されるNANDゲートG5と、それぞれの１入力端
子は上記ブートストラッピング制御信号φ２が共通に供
給され、それぞれの他の入力端子は上記出力線A,Bおよ
びＣを通じて上記第1,第２および第３Vccレベル感知回
路からのそれぞれの信号が供給されるNANDゲートG6,G7
およびG8とで構成された論理組合回路と、上記論理組合
回路から出力される論理組合せされたそれぞれの信号を
遅延するために、上記NANDゲートG5,G6,G7およびG8にそ
れぞれ接続されたNOTゲートG1,G2,G3およびG4で構成さ
れた遅延用反転回路および、上記遅延用反転回路から出
力されるそれぞれの反転信号によって上記ブートストラ
ッピング点のN1ノードをブートストラッピングするため
に、それぞれの入力端子は上記遅延用反転回路のNOTゲ
ートG1,G2,G3およびG4に接続され、それぞれの出力端子
は上記ブートストラッピング点のN1ノードにパラレルに
接続されたブートストラッピングキャパシタCboost,MOS
FETキャパシタC2,C3およびC4を備えたブートストラッピ
ング回路とを備え、上記感知されたワード線信号源φ１
の電位によってブートストラッピング効率を変化させて
上記ワード線信号伝達制御回路内に発生される２重ブー
トストラッピング現象を防止するように構成したことを
特徴とする。
に、ブートストラッピング点のN1ノードに供給されるワ
ード線信号源φ１の供給電源Vccの電位をワード線信号
伝達制御回路を経由してメモリセルに完全に供給するた
めのDRAMのワード線信号発生器回路用ブートストラッピ
ングレベル制御回路において、上記ワード線信号源φ１
の電位をそれぞれ感知して信号を出力するために、上記
ワード線信号源φ１にそれぞれパラレルに接続された、
それぞれ信号を出力するための出力線A,BおよびＣを有
し、上記感知に関してそれぞれ相互に異なった感知レベ
ルを有する第1,第２および第３Vccレベル感知回路を備
えたVccレベル感知器と、ブートストラッピング制御信
号φ２と上記第1,第２および第３Vccレベル感知回路か
らそれぞれ出力される信号とを論理組合せするために、
上記ブートストラッピング制御信号φ２を２入力端子を
通じて供給されるNANDゲートG5と、それぞれの１入力端
子は上記ブートストラッピング制御信号φ２が共通に供
給され、それぞれの他の入力端子は上記出力線A,Bおよ
びＣを通じて上記第1,第２および第３Vccレベル感知回
路からのそれぞれの信号が供給されるNANDゲートG6,G7
およびG8とで構成された論理組合回路と、上記論理組合
回路から出力される論理組合せされたそれぞれの信号を
遅延するために、上記NANDゲートG5,G6,G7およびG8にそ
れぞれ接続されたNOTゲートG1,G2,G3およびG4で構成さ
れた遅延用反転回路および、上記遅延用反転回路から出
力されるそれぞれの反転信号によって上記ブートストラ
ッピング点のN1ノードをブートストラッピングするため
に、それぞれの入力端子は上記遅延用反転回路のNOTゲ
ートG1,G2,G3およびG4に接続され、それぞれの出力端子
は上記ブートストラッピング点のN1ノードにパラレルに
接続されたブートストラッピングキャパシタCboost,MOS
FETキャパシタC2,C3およびC4を備えたブートストラッピ
ング回路とを備え、上記感知されたワード線信号源φ１
の電位によってブートストラッピング効率を変化させて
上記ワード線信号伝達制御回路内に発生される２重ブー
トストラッピング現象を防止するように構成したことを
特徴とする。
さらに本発明は好ましくは、上記Vccレベル感知器のそ
れぞれの第1,第２および第３Vccレベル感知回路は、MOS
FET Q3,Q4,Q5,Q6,Q7およびNOTゲートG9を有し、上記MOS
FET Q3は、ソース電極と、上記ワード線信号源φ１に接
続されたドレーンおよびゲート電極とを有し、上記MOSF
ET Q4は、ソース電極と、上記MOSFET Q3のソース電極に
共に接続されたドレーンおよびゲート電極とを有し、上
記MOSFET Q5は、ソース電極と、上記MOSFET Q4のソース
電極に接続点P1を通じて共に接続されたドレーンおよび
ゲート電極とを有し、上記MOSFET Q6は、ソース電極
と、上記MOSFET Q5のソース電極に共に接続されたドレ
ーンおよびゲート電極とを有し、上記MOSFET Q3,Q4,Q5
およびQ6は互いに同一な予定されたゲート電極の幅Wna
を有し、上記MOSFET Q7は、上記MOSFET Q6のソース電極
に接続点P2を通じて接続されたドレーン電極，接地に接
続されたソース電極および上記MOSFET Q4およびQ5間の
接続点P1に接続され予定されたゲート電極幅Wnbを有す
るゲート電極を有し、上記ゲート電極幅の比（Wna対Wn
b）によって供給電源Vccが分配された上記MOSFET Q4お
よびQ5間の接続点P1の電位レベルによって自体のオン抵
抗値を変化させて上記MOSFET Q6およびQ7間の接続点P2
の電位レベルを変化させ、上記NOTゲートG9は、入力端
子が上記MOSFET Q6およびQ7間の接続点P2に接続され、
出力端子が自身と対応する上記出力線A,BおよびＣの何
れか１つに接続され、上記MOSFET Q6およびQ7間の接続
点P2の上記変化された電位レベルが自身が有する予定さ
れた反転レベルによって“高”レベルまたは“低”レベ
ルに交互的に反転することを特徴とする。
れぞれの第1,第２および第３Vccレベル感知回路は、MOS
FET Q3,Q4,Q5,Q6,Q7およびNOTゲートG9を有し、上記MOS
FET Q3は、ソース電極と、上記ワード線信号源φ１に接
続されたドレーンおよびゲート電極とを有し、上記MOSF
ET Q4は、ソース電極と、上記MOSFET Q3のソース電極に
共に接続されたドレーンおよびゲート電極とを有し、上
記MOSFET Q5は、ソース電極と、上記MOSFET Q4のソース
電極に接続点P1を通じて共に接続されたドレーンおよび
ゲート電極とを有し、上記MOSFET Q6は、ソース電極
と、上記MOSFET Q5のソース電極に共に接続されたドレ
ーンおよびゲート電極とを有し、上記MOSFET Q3,Q4,Q5
およびQ6は互いに同一な予定されたゲート電極の幅Wna
を有し、上記MOSFET Q7は、上記MOSFET Q6のソース電極
に接続点P2を通じて接続されたドレーン電極，接地に接
続されたソース電極および上記MOSFET Q4およびQ5間の
接続点P1に接続され予定されたゲート電極幅Wnbを有す
るゲート電極を有し、上記ゲート電極幅の比（Wna対Wn
b）によって供給電源Vccが分配された上記MOSFET Q4お
よびQ5間の接続点P1の電位レベルによって自体のオン抵
抗値を変化させて上記MOSFET Q6およびQ7間の接続点P2
の電位レベルを変化させ、上記NOTゲートG9は、入力端
子が上記MOSFET Q6およびQ7間の接続点P2に接続され、
出力端子が自身と対応する上記出力線A,BおよびＣの何
れか１つに接続され、上記MOSFET Q6およびQ7間の接続
点P2の上記変化された電位レベルが自身が有する予定さ
れた反転レベルによって“高”レベルまたは“低”レベ
ルに交互的に反転することを特徴とする。
さらに本発明は好ましくは、上記それぞれのVccレベル
感知器回路内のMOSFET Q3,Q4,Q5,Q6およびQ7はN-MOSFET
であることを特徴とする。
感知器回路内のMOSFET Q3,Q4,Q5,Q6およびQ7はN-MOSFET
であることを特徴とする。
［実施例］ 以下、本発明は添付の図面を参照して一層詳細に説明す
ることにする。
ることにする。
第１図ないし第３図は序頭で既に言及ぼしたので夫の重
複説明を避けるため省略することにする。
複説明を避けるため省略することにする。
第４図は本発明によるブートストラッピングレベル制御
回路（30）であって、第２図、第３図を参照して説明す
ることにする。まず、Vccレベル感知器（４）は第２図
及び第３図に示されたワード線信号源φ１の電位レベル
を夫々感知するため第１、第２及び第3Vccレベル感知回
路（4A,4B及び4C）を備える。上記第１、第２及び第3Vc
cレベル感知回路（4A,4B,4C）は夫々互いに異なる反転
レベルを有して上記ワード線信号源φ１から夫々パラレ
ルに接続され、上記ワード線信号源φ１の電位によって
夫々感知されたVccレベル感知信号を出力線A,B及びＣを
通じて出力する。ここで、上記第１、第２及び第3Vccレ
ベル感知回路（4A,4B及び4C）の構成及び夫の具体的な
動作は第５図に関連して詳細に説明することにする。
回路（30）であって、第２図、第３図を参照して説明す
ることにする。まず、Vccレベル感知器（４）は第２図
及び第３図に示されたワード線信号源φ１の電位レベル
を夫々感知するため第１、第２及び第3Vccレベル感知回
路（4A,4B及び4C）を備える。上記第１、第２及び第3Vc
cレベル感知回路（4A,4B,4C）は夫々互いに異なる反転
レベルを有して上記ワード線信号源φ１から夫々パラレ
ルに接続され、上記ワード線信号源φ１の電位によって
夫々感知されたVccレベル感知信号を出力線A,B及びＣを
通じて出力する。ここで、上記第１、第２及び第3Vccレ
ベル感知回路（4A,4B及び4C）の構成及び夫の具体的な
動作は第５図に関連して詳細に説明することにする。
上記Vccレベル感知器（４）の夫々の第１、第２及び第3
Vccレベル感知回路（4A,4B及び4C）からの夫々の感知信
号とブートストラッピング制御信号φ２を夫々論理組合
せするため論理組合せ回路（５）が提供される。上記論
理組合せ回路（５）は２入力端子が上記ブートストラッ
ピング制御信号φ２を夫々供給受けるNANDゲートG5と、
１入力端子は上記ブートストラッピング制御信号φ２を
夫々供給受けて、他の入力端子は上記Vccレベル感知器
（４）の第１、第２及び第3Vccレベル感知器（4A,4B及
び4C）の夫々の感知信号を夫々供給受けるNANDゲートG
6,G7及びG8を備える。
Vccレベル感知回路（4A,4B及び4C）からの夫々の感知信
号とブートストラッピング制御信号φ２を夫々論理組合
せするため論理組合せ回路（５）が提供される。上記論
理組合せ回路（５）は２入力端子が上記ブートストラッ
ピング制御信号φ２を夫々供給受けるNANDゲートG5と、
１入力端子は上記ブートストラッピング制御信号φ２を
夫々供給受けて、他の入力端子は上記Vccレベル感知器
（４）の第１、第２及び第3Vccレベル感知器（4A,4B及
び4C）の夫々の感知信号を夫々供給受けるNANDゲートG
6,G7及びG8を備える。
一方、上記論理組合せ回路（５）の論理組合された出力
信号、即ち、NAND GATE G5,G6,G7及びG8から出力信号の
夫々は上記論理組合せ回路（５）の出力信号を遅延させ
るため、 多数のNOTゲートG1,G2,G3及びG4で構成された遅延用反
転回路（６）に印加される。上記遅延用反転回路（６）
で遅延された夫々の信号等はブートストラッピング点の
N1ノードをブートストラッピングするためブートストラ
ッピング回路（７）に印加される。
信号、即ち、NAND GATE G5,G6,G7及びG8から出力信号の
夫々は上記論理組合せ回路（５）の出力信号を遅延させ
るため、 多数のNOTゲートG1,G2,G3及びG4で構成された遅延用反
転回路（６）に印加される。上記遅延用反転回路（６）
で遅延された夫々の信号等はブートストラッピング点の
N1ノードをブートストラッピングするためブートストラ
ッピング回路（７）に印加される。
上記ブートストラッピング回路（７）は夫のドレーン及
びソース端子が互いに接続されたまま上記遅延用反転回
路（６）の夫々のNOTゲートG1,G2,G3及びG4に接続さ
れ、夫のゲート端子は上記N1ノードに夫々パラレルに接
続された夫々のブートストラッピングキャパシタCboos
t,MOSFETキャパシタC2,C3及びC4を備える。一方、上記N
1ノードには、寄生キャパシタCparaがパラレルに接続さ
れる。
びソース端子が互いに接続されたまま上記遅延用反転回
路（６）の夫々のNOTゲートG1,G2,G3及びG4に接続さ
れ、夫のゲート端子は上記N1ノードに夫々パラレルに接
続された夫々のブートストラッピングキャパシタCboos
t,MOSFETキャパシタC2,C3及びC4を備える。一方、上記N
1ノードには、寄生キャパシタCparaがパラレルに接続さ
れる。
従って、上記の構成によると、論理組合回路（５）のNA
NDゲートG5は２入力端子が共にブートストラッピング制
御信号φ２を供給受けるために、上記ブートストラッピ
ング回路（７）のブートストラッピングキャパシタCboo
stは常に上記ブートストラッピング制御信号φ２によっ
て常にブートストラッピングキャパシタで作用する。ま
た、上記ブートストラッピング回路（７）の残余のMOSF
ETキャパシタC2,C3及びC4夫々はVccレベル感知器（４）
内の第１、第２及び第3Vccレベル感知回路（4A,4B及び4
C）の作動によって選択的にブートストラッピング動作
が制御される。
NDゲートG5は２入力端子が共にブートストラッピング制
御信号φ２を供給受けるために、上記ブートストラッピ
ング回路（７）のブートストラッピングキャパシタCboo
stは常に上記ブートストラッピング制御信号φ２によっ
て常にブートストラッピングキャパシタで作用する。ま
た、上記ブートストラッピング回路（７）の残余のMOSF
ETキャパシタC2,C3及びC4夫々はVccレベル感知器（４）
内の第１、第２及び第3Vccレベル感知回路（4A,4B及び4
C）の作動によって選択的にブートストラッピング動作
が制御される。
第５図は、上記Vccレベル感知器（４）の第1Vccレベル
感知回路（4A）を図示する。周知すべきことは、本願で
は上記夫々の第１、第２及び第3Vccレベル感知回路（4
A,4B及び4C）の構成が全て同一であるので図面の簡略化
のため第1Vccレベル感知回路（4A）のみを示す。しか
し、上記夫々の第１、第２及び第3Vccレベル感知回路
（4A,4B及び4C）の構成は同一であるが、夫々の第１、
第２及び第3Vccレベル感知回路（4A,4B及び4C）を成す
夫々のMOSFETのゲート電極の幅を互いに異なるように設
計する式に夫々相異な反転レベルを有するように構成す
る。
感知回路（4A）を図示する。周知すべきことは、本願で
は上記夫々の第１、第２及び第3Vccレベル感知回路（4
A,4B及び4C）の構成が全て同一であるので図面の簡略化
のため第1Vccレベル感知回路（4A）のみを示す。しか
し、上記夫々の第１、第２及び第3Vccレベル感知回路
（4A,4B及び4C）の構成は同一であるが、夫々の第１、
第２及び第3Vccレベル感知回路（4A,4B及び4C）を成す
夫々のMOSFETのゲート電極の幅を互いに異なるように設
計する式に夫々相異な反転レベルを有するように構成す
る。
図示されたVccレベル感知回路（4A）の構成を参照する
と、感知しようとする端子、即ち、ワード線信号源φ１
には多数のMOSFET Q3,Q4,Q5,Q6及びQ7が順次に従属接続
されているが、上記夫々のMOSFET Q3,Q4,Q5及びQ6のゲ
ート及びソース端子は互いに接続されている。また、上
記MOSFET Q7のゲート電極は上記互いに従属接続されたM
OSFET Q4及びQ5間に接続点P1に接続され、夫のソース端
子は接地される。上記従属接続されたMOSFET Q6及びQ7
間の接続点P2にはNOTゲートG9が接続され、この出力は
上記第４図の出力線Ａに接続される。上記NOTゲートG9
は図示されていないが、ゲート電極の幅Wnを有するP-MO
SFET Qとゲート電極の幅Wpを有するP-MOSFET Qで構成さ
れて、それらのMOSFET Qのゲート電極の幅の比、Wp対Wn
の比によって反転レベルが決定される。
と、感知しようとする端子、即ち、ワード線信号源φ１
には多数のMOSFET Q3,Q4,Q5,Q6及びQ7が順次に従属接続
されているが、上記夫々のMOSFET Q3,Q4,Q5及びQ6のゲ
ート及びソース端子は互いに接続されている。また、上
記MOSFET Q7のゲート電極は上記互いに従属接続されたM
OSFET Q4及びQ5間に接続点P1に接続され、夫のソース端
子は接地される。上記従属接続されたMOSFET Q6及びQ7
間の接続点P2にはNOTゲートG9が接続され、この出力は
上記第４図の出力線Ａに接続される。上記NOTゲートG9
は図示されていないが、ゲート電極の幅Wnを有するP-MO
SFET Qとゲート電極の幅Wpを有するP-MOSFET Qで構成さ
れて、それらのMOSFET Qのゲート電極の幅の比、Wp対Wn
の比によって反転レベルが決定される。
従って、上記夫々のMOSFET Q3,Q4,Q5,Q6のゲート電極の
幅が夫々Wnaであり、上記MOSFET Q7のゲート電極の幅が
Wnbと仮定すると、供給電源Vccの電位レベルを有するワ
ード線信号源φ１が感知される時、上記供給電源Vccの
電位レベルは上記ゲート電極の幅の比Wna対Wnbの比によ
って分配され、夫の分配された電圧はNOTゲートG9で反
転される。即ち、上記従属されたMOSFET Q4及びQ5間の
接続点P1の電位レベルによってMOSFET Q7のオン抵抗（O
n-resistance）値が変化され上記MOSFET Q6及びQ7間の
接続点P2の電位レベルが変化される。従って上記MOSFET
Q6及びQ7間の接続点P2の上記変化された電位レベルはN
OTゲートG9が有する反転レベルによって“高”レベル、
または“低”レベル状態に交互的に反転される。
幅が夫々Wnaであり、上記MOSFET Q7のゲート電極の幅が
Wnbと仮定すると、供給電源Vccの電位レベルを有するワ
ード線信号源φ１が感知される時、上記供給電源Vccの
電位レベルは上記ゲート電極の幅の比Wna対Wnbの比によ
って分配され、夫の分配された電圧はNOTゲートG9で反
転される。即ち、上記従属されたMOSFET Q4及びQ5間の
接続点P1の電位レベルによってMOSFET Q7のオン抵抗（O
n-resistance）値が変化され上記MOSFET Q6及びQ7間の
接続点P2の電位レベルが変化される。従って上記MOSFET
Q6及びQ7間の接続点P2の上記変化された電位レベルはN
OTゲートG9が有する反転レベルによって“高”レベル、
または“低”レベル状態に交互的に反転される。
上記のように構成されたVccレベル感知器（４）による
と夫々異なる反転レベルを有する夫々の第１、第２及び
第3Vccレベル感知回路（4A,4B及び4C）によってワード
線信号源φ１の電位レベルが夫々感知されることができ
る。従って、本発明のブートストラッピングレベル制御
回路の動作を夫々の電圧区間によって一層具体的に説明
すると次の通りである。例えば、夫々の第１、第２及び
第3Vccレベル感知回路（4A,4B及び4C）が夫々6.0,6.4及
び6.9の反転レベルを有し、ブートストラッピング制御
信号φ２が論理的“高”状態であると仮定してみる。
と夫々異なる反転レベルを有する夫々の第１、第２及び
第3Vccレベル感知回路（4A,4B及び4C）によってワード
線信号源φ１の電位レベルが夫々感知されることができ
る。従って、本発明のブートストラッピングレベル制御
回路の動作を夫々の電圧区間によって一層具体的に説明
すると次の通りである。例えば、夫々の第１、第２及び
第3Vccレベル感知回路（4A,4B及び4C）が夫々6.0,6.4及
び6.9の反転レベルを有し、ブートストラッピング制御
信号φ２が論理的“高”状態であると仮定してみる。
１）Vcc＜6.0Vの場合 上記夫々の第１、第２及び第3Vccレベル感知回路（4A,4
B及び4C）によって感知されたワード線信号源φ１の電
位レベルが6.0Vより低いと、上記Vccレベル感知器
（４）の第１、第２及び第3Vccレベル感知回路（4A,4B
及び4C）の夫々の出力線A,B及びＣは全て論理的“高”
状態になる。従って、上記MOSFETキャパシタC2,C3及びC
4はブートストラッピング制御信号φ２によって制御さ
れるので上記ブートストラッピングキャパシタCboostと
共に上記MOSFETキャパシタC2,C3及びC4は全てブートス
トラッピングキャパシタとして作用する。従ってブート
ストラッピング効率Beff1は、 …（１）となる ここで、上記CPboostは上記ブートストラッピングキャ
パシタCboostのキャパシタンスであり、上記CParaは寄
生キャパシタCParaのキャパシタンスであり、上記CP2,C
P3及びCP4は上記MOSFET C2,C3及びC4のキャパシタンス
である。
B及び4C）によって感知されたワード線信号源φ１の電
位レベルが6.0Vより低いと、上記Vccレベル感知器
（４）の第１、第２及び第3Vccレベル感知回路（4A,4B
及び4C）の夫々の出力線A,B及びＣは全て論理的“高”
状態になる。従って、上記MOSFETキャパシタC2,C3及びC
4はブートストラッピング制御信号φ２によって制御さ
れるので上記ブートストラッピングキャパシタCboostと
共に上記MOSFETキャパシタC2,C3及びC4は全てブートス
トラッピングキャパシタとして作用する。従ってブート
ストラッピング効率Beff1は、 …（１）となる ここで、上記CPboostは上記ブートストラッピングキャ
パシタCboostのキャパシタンスであり、上記CParaは寄
生キャパシタCParaのキャパシタンスであり、上記CP2,C
P3及びCP4は上記MOSFET C2,C3及びC4のキャパシタンス
である。
２）6.0VVcc＜6.5Vの場合 上記夫々の第１、第２及び第3Vccレベル感知回路（4A,4
B及び4C）によって感知された上記ワード線信号源φ１
の電位がこの電圧区間であると、上記Vccレベル感知器
（４）の第1Vccレベル感知回路（4A）の出力線Ａは論理
的“低”状態になり、第２及び第3Vccレベル感知回路
（4B及び4C）の出力線Ｂ及びＣは論理的“高”状態にな
る。従って、上記MOSFETキャパシタC2は遮断され、これ
は寄生キャパシタCparaと共に寄生キャパシタとして動
作する。又、残余MOSFETキャパシタC3及びC4はブートス
トラッピングキャパシタCboostと共にブートストラッピ
ングキャパシタとして動作する。従って、この区間での
ブートストラッピング効率Beff2は、 となる。
B及び4C）によって感知された上記ワード線信号源φ１
の電位がこの電圧区間であると、上記Vccレベル感知器
（４）の第1Vccレベル感知回路（4A）の出力線Ａは論理
的“低”状態になり、第２及び第3Vccレベル感知回路
（4B及び4C）の出力線Ｂ及びＣは論理的“高”状態にな
る。従って、上記MOSFETキャパシタC2は遮断され、これ
は寄生キャパシタCparaと共に寄生キャパシタとして動
作する。又、残余MOSFETキャパシタC3及びC4はブートス
トラッピングキャパシタCboostと共にブートストラッピ
ングキャパシタとして動作する。従って、この区間での
ブートストラッピング効率Beff2は、 となる。
３）6.5vVcc＜7.0Vの場合 上記第１、第２及び第3Vccレベル感知回路（4A,4B及び4
C）によって感知された上記ワード線信号源φ１の電位
がこの電圧区間であると、上記Vccレベル感知器（４）
の第１及び第2Vccレベル感知回路（4A,4B及び4C）の出
力線Ａ及びＢは論理的“低”状態になり、第3Vccレベル
感知回路（4c）の出力線Ｃは論理的“高”状態になる。
従って、上記MOSFETキャパシタC2及びC3は遮断され、こ
れは寄生キャパシタCparaと共に寄生キャパシタとして
動作する。また、上記キャパシタC4はブートストラッピ
ングキャパシタCboostと共にブートストラッピングキャ
パシタとして作用する。従って、ブートストラッピング
効率Beff3は、 となる。
C）によって感知された上記ワード線信号源φ１の電位
がこの電圧区間であると、上記Vccレベル感知器（４）
の第１及び第2Vccレベル感知回路（4A,4B及び4C）の出
力線Ａ及びＢは論理的“低”状態になり、第3Vccレベル
感知回路（4c）の出力線Ｃは論理的“高”状態になる。
従って、上記MOSFETキャパシタC2及びC3は遮断され、こ
れは寄生キャパシタCparaと共に寄生キャパシタとして
動作する。また、上記キャパシタC4はブートストラッピ
ングキャパシタCboostと共にブートストラッピングキャ
パシタとして作用する。従って、ブートストラッピング
効率Beff3は、 となる。
４）Vcc＞7.0Vの場合 上記第１、第２及び第3Vccレベル感知回路（4A,4B及び4
C）によって感知された上記ワード線信号源φ１の電位
がこの区間であると、上記Vccレベル感知器（４）のVcc
レベル感知回路の第１、第２及び第３（4A,4B及び4C）
の出力線A,B及びＣは全てが論理的“低”状態になる。
従って、上記MOSFETキャパシタC2,C3及びC4が遮断さ
れ、単に、ブートストラッピングキャパシタCboostのみ
ブートストラッピングキャパシタとして作用する。即
ち、この区間でブートストラッピング効率Beff4は、 となる。
C）によって感知された上記ワード線信号源φ１の電位
がこの区間であると、上記Vccレベル感知器（４）のVcc
レベル感知回路の第１、第２及び第３（4A,4B及び4C）
の出力線A,B及びＣは全てが論理的“低”状態になる。
従って、上記MOSFETキャパシタC2,C3及びC4が遮断さ
れ、単に、ブートストラッピングキャパシタCboostのみ
ブートストラッピングキャパシタとして作用する。即
ち、この区間でブートストラッピング効率Beff4は、 となる。
但し、上記第２）項で、上記MOSFETキャパシタC2は寄生
キャパシタCparaとパラレル関係であり、上記第３）項
で、上記MOSFETキャパシタC2及びC3は上記寄生キャパシ
タCparaとパラレル関係であり、上記第４）項でMOSFET
キャパシタC2ないしC4は上記寄生キャパシタCparaとパ
ラレル関係である。上記各区間に対する説明の通りワー
ド線信号源φ１の電圧レベルによってブートストラッピ
ング電圧を決定するブートストラッピング効率が変るこ
とになる。即ち、Vccが高くなる程ブートストラッピン
グ効率は落ちることになる。例えば、CPboost＝0.5,CP2
＝0.3,CP＝0.15及びCP4＝0.05とし、CPparaが0.25CPboo
stであるとすると、上の説明の各区間に対し、Beffは略
0.8,Beff2は0.56,Beff3は0.44,Beff4は0.4となる。
キャパシタCparaとパラレル関係であり、上記第３）項
で、上記MOSFETキャパシタC2及びC3は上記寄生キャパシ
タCparaとパラレル関係であり、上記第４）項でMOSFET
キャパシタC2ないしC4は上記寄生キャパシタCparaとパ
ラレル関係である。上記各区間に対する説明の通りワー
ド線信号源φ１の電圧レベルによってブートストラッピ
ング電圧を決定するブートストラッピング効率が変るこ
とになる。即ち、Vccが高くなる程ブートストラッピン
グ効率は落ちることになる。例えば、CPboost＝0.5,CP2
＝0.3,CP＝0.15及びCP4＝0.05とし、CPparaが0.25CPboo
stであるとすると、上の説明の各区間に対し、Beffは略
0.8,Beff2は0.56,Beff3は0.44,Beff4は0.4となる。
［発明の効果］ 上述の通りVcc電圧が高まる程ブートストラッピング効
率は落ちることになるが、このような効率調整はブート
ストラッピングキャパシタのキャパシタンスを調整する
ことによって実現される。従って、MOSFET PN接合また
はゲート絶縁層内の最大電位差を操作することができ
る。前述の通り本発明によると、ブートストラッピング
される点のブートストラッピング効率を夫の点の感知電
圧によって調整することができるのみでなく、ワード線
伝達回路内の２重ブートストラッピング現実を防止する
ことができる。
率は落ちることになるが、このような効率調整はブート
ストラッピングキャパシタのキャパシタンスを調整する
ことによって実現される。従って、MOSFET PN接合また
はゲート絶縁層内の最大電位差を操作することができ
る。前述の通り本発明によると、ブートストラッピング
される点のブートストラッピング効率を夫の点の感知電
圧によって調整することができるのみでなく、ワード線
伝達回路内の２重ブートストラッピング現実を防止する
ことができる。
第１図は、一般的なＮチャンネルMOSFETのスイッチ回路
図、 第２図は、従来のブートストラッピング（bootstrappin
g）キャパシタが用いられたダイナミックラムのワード
線信号発生器回路図。 第３図は、第２図の動作説明のための波形図 第４図は、本発明によるブートストラッピングレベル制
御回路図 第５図は、第４図のVccレベル感知回路の実施例図 1,7:ブートストラッピング回路 2:メモリセルアレイ 3:ワード線信号伝達制御回路 4:Vccレベル感知器 5:論理組合回路 6:遅延用反転回路 10:NチャンネルMOSFETスイッチ回路図 20:ワード線信号発生器回路 30:ブートストラッピングレベル制御回路
図、 第２図は、従来のブートストラッピング（bootstrappin
g）キャパシタが用いられたダイナミックラムのワード
線信号発生器回路図。 第３図は、第２図の動作説明のための波形図 第４図は、本発明によるブートストラッピングレベル制
御回路図 第５図は、第４図のVccレベル感知回路の実施例図 1,7:ブートストラッピング回路 2:メモリセルアレイ 3:ワード線信号伝達制御回路 4:Vccレベル感知器 5:論理組合回路 6:遅延用反転回路 10:NチャンネルMOSFETスイッチ回路図 20:ワード線信号発生器回路 30:ブートストラッピングレベル制御回路
Claims (3)
- 【請求項１】ワード線信号伝達制御回路が活性化する時
に、ブートストラッピング点のN1ノードに供給されるワ
ード線信号源φ１の供給電源Vccの電位をワード線信号
伝達制御回路を経由してメモリセルに完全に供給するた
めのDRAMのワード線信号発生器回路用ブートストラッピ
ングレベル制御回路において、 上記ワード線信号源φ１の電位をそれぞれ感知して信号
を出力するために、上記ワード線信号源φ１にそれぞれ
パラレルに接続された、それぞれ信号を出力するための
出力線A,BおよびＣを有し、上記感知に関してそれぞれ
相互に異なった感知レベルを有する第1,第２および第３
Vccレベル感知回路を備えたVccレベル感知器と、 ブートストラッピング制御信号φ２と上記第1,第２およ
び第３Vccレベル感知回路からそれぞれ出力される信号
とを論理組合せするために、上記ブートストラッピング
制御信号φ２を２入力端子を通じて供給されるNANDゲー
トG5と、それぞれの１入力端子は上記ブートストラッピ
ング制御信号φ２が共通に供給され、それぞれの他の入
力端子は上記出力線A,BおよびＣを通じて上記第1,第２
および第３Vccレベル感知回路からのそれぞれの信号が
供給されるNANDゲートG6,G7およびG8とで構成された論
理組合回路と、 上記論理組合回路から出力される論理組合せされたそれ
ぞれの信号を遅延するために、上記NANDゲートG5,G6,G7
およびG8にそれぞれ接続されたNOTゲートG1,G2,G3およ
びG4で構成された遅延用反転回路および、 上記遅延用反転回路から出力されるそれぞれの反転信号
によって上記ブートストラッピング点のN1ノードをブー
トストラッピングするために、それぞれの入力端子は上
記遅延用反転回路のNOTゲートG1,G2,G3およびG4に接続
され、それぞれの出力端子は上記ブートストラッピング
点のN1ノードにパラレルに接続されたブートストラッピ
ングキャパシタCboost,MOSFETキャパシタC2,C3およびC4
を備えたブートストラッピング回路とを備え、 上記感知されたワード線信号源φ１の電位によってブー
トストラッピング効率を変化させて上記ワード線信号伝
達制御回路内に発生される２重ブートストラッピング現
象を防止するように構成したことを特徴とするワード線
信号発生器用ブートストラッピングレベル制御回路。 - 【請求項２】請求項１において、 上記Vccレベル感知器のそれぞれの第1,第２および第３V
ccレベル感知回路は、MOSFET Q3,Q4,Q5,Q6,Q7およびNOT
ゲートG9を有し、 上記MOSFET Q3は、ソース電極と、上記ワード線信号源
φ１に接続されたドレーンおよびゲート電極とを有し、 上記MOSFET Q4は、ソース電極と、上記MOSFET Q3のソー
ス電極に共に接続されたドレーンおよびゲート電極とを
有し、 上記MOSFET Q5は、ソース電極と、上記MOSFET Q4のソー
ス電極に接続点P1を通じて共に接続されたドレーンおよ
びゲート電極とを有し、 上記MOSFET Q6は、ソース電極と、上記MOSFET Q5のソー
ス電極に共に接続されたドレーンおよびゲート電極とを
有し、 上記MOSFET Q3,Q4,Q5およびQ6は互いに同一な予定され
たゲート電極の幅Wnaを有し、 上記MOSFET Q7は、上記MOSFET Q6のソース電極に接続点
P2を通じて接続されたドレーン電極，接地に接続された
ソース電極および上記MOSFET Q4およびQ5間の接続点P1
に接続され予定されたゲート電極幅Wnbを有するゲート
電極を有し、上記ゲート電極幅の比（Wna対Wnb）によっ
て供給電源Vccが分配された上記MOSFET Q4およびQ5間の
接続点P1の電位レベルによって自体のオン抵抗値を変化
させて上記MOSFET Q6およびQ7間の接続点P2の電位レベ
ルを変化させ、 上記NOTゲートG9は、入力端子が上記MOSFET Q6およびQ7
間の接続点P2に接続され、出力端子が自身と対応する上
記出力線A,BおよびＣの何れか１つに接続され、上記MOS
FET Q6およびQ7間の接続点P2の上記変化された電位レベ
ルが自身が有する予定された反転レベルによって“高”
レベルまたは“低”レベルに交互的に反転することを特
徴とするワード線信号発生器用ブートストラッピングレ
ベル制御回路。 - 【請求項３】請求項２において、 上記それぞれのVccレベル感知器回路内のMOSFET Q3,Q4,
Q5,Q6およびQ7はN-MOSFETであることを特徴とするワー
ド線信号発生器用ブートストラッピングレベル制御回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890013708A KR920000403B1 (ko) | 1989-09-23 | 1989-09-23 | 개선된 붙스트래핑 레벨 조정회로 |
| KR1989-13708 | 1989-09-23 |
Publications (2)
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