JPH0752582B2 - モノリシック半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳダイナミックメモ
リのようなモノリシックメモリに係る。

【０００２】

【従来の技術】図１は、アドレス信号を行アドレス列ア
ドレスの２つに分け、これらを同一の入力端子を介して
時分割に入力する、いわゆるアドレスマルチプレックス
方式が採られ、さらに行アドレスを固定したままで、列
アドレスのみを連続的に変化させるページモードと称す
る機能を有する。従来技術によるＮ型ＭＯＳトランジス
タを用いたダイナミックメモリの概略回路構成を示して
いる。図１およびその他の図面において添字Ｒ，Ｃのつ
いた参照記号はそれぞれ行選択動作列選択動作に係わる
回路部分に付されている。１Ｒ１Ｃは外部からの制御ク
ロックで主として前者は行選択時の動作の開始を、後者
は列選択動作の開始を制御する。２Ｒ，２Ｃはそれぞれ
１Ｒ，１Ｃの入力を受けてメモリ内部の動作に必要な複
数のタイミングパルスを発生する回路である。図中では
代表的な出力１１Ｒ，１２Ｒ，１３Ｒ，１２Ｃのみを記
しており、他は省略している。回路２Ｃは信号１１Ｒが
入力されている条件下でのみ信号１Ｃに応答する。３は
複数ビットからなる行又は列アドレスを並列に入力する
ための複数本の信号線からなる。アドレスバッファ回路
４Ｒ，４Ｃは線３を介して時分割に入力される行アドレ
スと列アドレスをそれぞれ回路２Ｒ，２Ｃより供給され
るアドレスバッファ制御信号１２Ｒ，１２Ｃに従がって
取り込み、それぞれ内部行アドレス信号１４Ｒとその反
転信号１４Ｒ￣￣￣および内部列アドレス信号１４Ｃと
その反転信号１４Ｃ￣￣￣を出力する。信号１４Ｒ，１
４Ｒ￣￣￣は行デコーダ（図示せず）、ワード線Ｗ₁〜
Ｗ_mの駆動回路（図示せず）などからなるワード線選択
回路５Ｒに供給され、他方信号１４Ｃ，１４Ｃ￣￣￣は
列デコーダ（図示せず）およびビット線選択線Ｙ₁〜Ｙ_n
の駆動回路（図示せず）などからなるビット線選択回路
５Ｃに供給される。１００はメモリセルアレー部であ
り、いわゆる折り返しビット線（Folded bit line）と
して、ビット線対Ｂ₁〜Ｂ_nを有しビット線Ｂ₁〜Ｂ_nの各
々とワード線Ｗ₁〜Ｗ_mの二つの交点の一方に１ＭＯＳト
ランジスタからなるメモリセルＭＣが配置されている。
各ビット線にはまたダミーセル（図示せず）が接続され
ている。６ＲはメモリセルＭＣからの微小信号の検知回
路であり、トランジスタＱ₁，Ｑ₂から構成され、回路２
Ｒにより供給される検知回路駆動信号１３Ｒの指示によ
り動作する。ゲート回路１０１は各データ線対ごとに設
けられた１対のＭＯＳトランジスタを有し、入出力デー
タ線対Ｉ／Ｏと対応するビット線対を線Ｙ₁〜Ｙ_nの信号
に応答して接続するものである。６Ｃは検知回路、７Ｃ
は出力増幅回路、８は出力端子である。９はデータ入力
端子、１０Ｃはデータ入力バッファである。なお、図１
の各回路はダイナミック型である。以下、図１の回路の
動作を図２を参照して説明しよう。

【０００３】まず、行選択制御クロック１Ｒが低レベル
になると、内部動作に必要な複数の内部クロックの内１
２Ｒのクロックが回路２Ｒにより発生され、信号１Ｒの
立下がりに同期して線３を介して入力される列アドレス
Ｒを回路４Ｒが取り込み、内部アドレス信号１４Ｒ，１
４Ｒ￣￣￣を発生する。このメモリはアドレスマルチ方
式で動作するので線３には、行アドレスＲのみがまず入
力される。図２のＣ１，Ｃ２，Ｃ３……Ｃｊは後で入力
される列アドレスである。

【０００４】内部アドレス信号１４Ｒ，１４Ｒ￣￣￣に
応答して回路５Ｒが動作し、ワード線Ｗ₁〜Ｗ_mの１本、
たとえばＷ₁が選ばれる。こうして、選択されたワード
線Ｗ₁に接続された複数のメモリセルが読出される。各
ビット線にはダミーセル（図示せず）が設けられてお
り、選択されたメモリセルが接続されたビット線と対を
なすビット線に接続されたダミーセルが回路５Ｒにより
読出される。こうして、ｎ個のビット線対上に微小信号
が読出れる。その後信号１３Ｒが低電位になり、各検知
回路６Ｒが動作し、各データ線対の電圧が差動増幅され
る。この動作をもって、おおむね、行選択動作が完了す
る。

【０００５】その後列選択制御クロック１Ｃが低レベル
になると、回路２Ｃが信号１２Ｃを発生する。なお、信
号１１Ｒは信号１Ｒの反転信号で、回路２Ｃは信号１１
Ｒが高レベルのときのみ信号１Ｃの立下がりに応答する
ように構成されている、信号１Ｃの立上がりには、信号
１１Ｒのレベルに無関係に回路２Ｃは応答する。信号１
Ｃの立下がりに同期して線３を介して入力される列アド
レスＣ１を回路４Ｃが信号１２Ｃに応答して取り込み、
内部アドレス信号１４Ｃ，１４Ｃ￣￣￣を発生する。信
号１４Ｃ，１４Ｃ￣￣￣に応答して回路５Ｃによりビッ
ト線選択線Ｙ₁〜Ｙ_nのうちの１本，例えばＹ₁が選ばれ
る。これによって、ＭＯＳトランジスタＱ₁，Ｑ₄がオン
になり、データ線対Ｂ₁の信号が入出力データ線対Ｉ／
Ｏに転送され検知回路６Ｃにより差動増幅され、その出
力がさらに出力増幅回路７Ｃにと増幅され、出力端子８
に読み出しデータが出力される。

【０００６】

【発明が解決しようとする課題】通常のモードでは、こ
の後、信号１Ｒ，１Ｃが共に高電位に戻され、メモリは
元の待機状態に戻る。このときのメモリの信号は図２に
点線にて示されるレベルを取る。

【０００７】すなわち、回路２Ｒは信号１Ｒが高レベル
になったときに行選択動作に関する回路たとえば４Ｒ，
５Ｒ，６Ｒおよびセルアレー部１００にそれぞれ待機状
態（すなわち、プリチャージ状態）にする信号を供給す
る回路（図示せず）を有している。一方回路２Ｃは信号
１Ｃが高レベルになると、列選択動作に関与する回路、
たとえば、回路４Ｃ，５Ｃ，６Ｃ，７Ｃ，１０Ｃおよび
データ線対Ｉ／Ｏにそれぞれをプリチャージして待機状
態にするための信号を供給する回路（図示せず）を有し
ている。

【０００８】一方、ページモード動作では、上記出力端
子８に出力が現れた以降、図２に実現にて示すように、
信号１Ｒはそのまま低電位状態を保ち、信号１Ｃのみを
オン，オフさせて、列選択動作のみを連続して行なう。

【０００９】このページモードでは信号１Ｒは低電位状
態であるから、行選択動作に係る回路はそれまでの状
態、すなわち、今の例ではワード線Ｗ₁が選択され、か
つ、検知回路６Ｒは動作状態のままである。したがっ
て、信号１Ｃが高電位状態になると例えば回路２Ｃ，４
Ｃ，５Ｃ，６Ｃ，７Ｃなどの列選択動作に係わる回路の
みがそれぞれ所定のタイミングから待機状態となり、次
の動作に備える。その後信号１Ｃが低電位になると、前
に述べたと同様に回路２Ｃ，４Ｃが動作し、回路４Ｃが
線３を介して入力される次の列アドレスＣ２を取り込
み、信号１４Ｃ，１４Ｃ￣￣￣を回路５Ｃに供給する。
回路５Ｃは信号１４Ｃ，１４Ｃ￣￣￣に対応した、ビッ
ト線対選択線Ｙ₁〜Ｙ_nのうちの一本を選択し、これに対
応するビット線対の信号が入出力データ線対Ｉ／Ｏに転
送され、回路７Ｃを経由して出力端子８にデータが出力
される。以降も同様の動作を連続し、列アドレスＣ３，
Ｃ４，……Ｃｊに対応したデータが端子８に連続して出
力される。ページモードの終了とともに、信号１Ｃ，１
Ｒがともに高レベルに戻され、メモリは元の待期状態に
戻される。

【００１０】以上述べたようにページモードでは、行選
択動作が繰り返されないため、通常より高速の動作が可
能となり、この時のアクセス時間は、列アドレスの入力
からデータの出力までの時間ｔ_CAに等しくなり，この時
間ｔ_CAは通常動作時のアクセス時間（行アドレスの入力
からデータの出力までの時間）ｔ_RAの約１／２〜２／３
程度になる。

【００１１】また、ページモードで連続読み出しのでき
る最大のデータ数ｊは、常に異なるアドレスのメモリセ
ルのデータを読み出すとすると、原理的には列アドレス
によって指定できるビット線対の数ｎと等しい。通常、
アドレスマルチ方式のメモリでは、ビット線対の数ｎと
ワード線の数ｍを等しくするため、メモリ全体の記憶容
量をＮとすると、ｊ＝√Ｎとなる。この値は原理的な値
であり、他の特性との関連で適宜変更されうるが、通常
ｊ＝数十〜数百の範囲にあり、ページモードではこの数
量の異なるデータを連続して、上記のアクセス時間で読
み出せる。

【００１２】しかしながら、電子計算機の主記憶装置と
して使用するには、上記したページモードでさえもアク
セス速度が遅い。

【００１３】本発明の目的は、従来のページモードより
もさらにアクセス時間の短かいモードで動作のできるメ
モリを提供することにある。

【００１４】

【課題を解決するための手段】本発明の代表的な実施形
態によれば、複数のワード線(W ₁ 〜Wm)と、複数のビット
線(B1〜Bi)と、該複数のワード線(W ₁ 〜Wm)と該複数
のビット線(B1〜Bi)の所望の交点に配置された複数
のメモリセルとを有するメモリアレーと、 上記複数のワ
ード線(W ₁ 〜Wm)の所定のワード線を選択するワード線選
択手段(5R)と、 上記複数のビット線(B1〜Bi)の所定
のビット線を選択するビット線選択手段(5CA)と、 該ビ
ット線選択手段(5CA)により選択されたビット線からの
データを出力するデータ出力手段(6C"〜6C",201,5
Z)とを具備するアドレスマルチプレックス方式のモノリ
シック半導体集積回路装置において、 ワード線を選択す
る行アドレスを上記ワード線選択手段(5R)に確定するた
めの行アドレス確定信号(1R')とビット線を選択するた
めの列アドレスを上記ビット線選択手段(5CA)に確定す
るための列アドレス確定信号(1C")をクロック信号(1C)
に応答して出力する信号発生手段(2CF)をさらに具備
し、 上記信号発生手段(2CF)からの上記行アドレス確定
信号(1R')に応答して、上記複数のワード線(W ₁ 〜Wm)の
所定のワード線を選択する如く上記ワード線選択手段(5
R)は構成され、 上記信号発生手段(2CF)からの上記列ア
ドレス確定信号(1C")に応答して、複数のビット線を選
択することが可能な如く上記ビット線選択手段(5CA)が
構成され、上記ビット線選択手段(5CA)により選択され
た上記複数のビット線からのデータを上記データ出力手
段(6C"〜6C",201,5Z)から出力している間に、上記
信号発生手段(2CF)から次の行アドレス確定信号(1R')又
は列アドレス確定信号(1C")を発生する動作を開始する
ことを特徴とするモノリシック半導体集積回路装置が提
供される（図１５〜図１８参照）。 さらに、好適な実施
形態によれば、上記データ出力手段(6C"〜6C",201,
5Z)は上記ビット線選択手段により選択された上記複数
のビット線からのデータを保持するデータ保持手段(6C
"〜6C")と、該データ保持手段(6C"〜6C")に よ
り保持されたデータを選択する保持データ選択手段(20
1,5Z)とを具備し、該保持データ選択手段(201,5Z)は上
記列アドレスの一部(3)に応答して上記データ保持手段
(6C"〜6C")により保持されたデータを選択すること
を特徴とするモノリシック半導体集積回路装置が提供さ
れる（図１５参照）。 また、他の好適な実施形態によれ
ば、上記データ出力手段(6C"〜6C",201,5Z)は上記
ビット線選択手段により選択された上記複数のビット線
からのデータを保持するデータ保持手段(6C"〜6C")
と、該データ保持手段(6C"〜6C")により保持された
データを選択する保持データ選択手段(201,5Z)とを具備
し、保持データ選択手段(201,5Z)は上記クロック信号(1
C)に応答して上記データ保持手段(201,5Z)により保持さ
れたデータを所定の順序に従い順次出力することを特徴
とするモノリシック半導体集積回路装置が提供される
（図１５参照）。 また、他の好適な実施形態によれば、
上記複数のメモリセルの各メモリセルは、１ＭＯＳトラ
ンジスタからなるメモリセル、すなわち、１つのトラン
ジスタと１つのキャパシタからなることを特徴とするモ
ノリシック半導体集積回路装置が提供される。 また、他
の好適な実施形態によれば、上記次の列アドレス確定信
号のパルス幅は上記クロック信号のパルス幅の複数個分
であることを特徴とするモノリシック半導体集積回路装
置が提供される（図１７参照）。 また、他の好適な実施
形態によれば、上記クロック信号は上記モノリシック半
導体集積回路装置の外部から入力されるモノリシック半
導体集積回路装置が提供される。

【００１５】

【作用】ワード線を選択する行アドレスをワード線選択
手段(5R)に確定するための行アドレス確定信号(1R')と
ビット線を選択するための列アドレスをビット線選択手
段(5CA)に確定するための列アドレス確定信号(1C")の両
方がクロック信号(1C)に応答して出力される（図１７、
図１８参照）ので、行アドレス確定信号(1R')と列アド
レス確定信号(1C")との時間間隔、行アドレス確定信号
(1R')と次の行アドレス確定信号(1R')との時間間隔、列
アドレス確定信号(1C")と次の列アドレス確定信号(1C")
との時間間隔がクロック信号(1C)に依存することにな
る。従って、上記確定信号間の時間間隔が短かすぎるこ
とによる回路の誤動作や上記確定信号間の時間間隔が長
すぎることによる回路動作の遅延等がなく、さらにデー
タ出力手段(6C"〜6C",201,5Z)からデータを出力し
ている間にも回路の誤動作を招くことなく次の列アドレ
ス確定信号(1C")を出力することが可能となり、確定信
号間の時間間隔が長すぎることなく高速にデータを連続
して出力することができる。 さらに、好適な実施形態で
は、高速にデータを出力することができるとともに、上
記ビット線選択手段により選択された上記複数のビット
線からのデータを上記列アドレスの一部(3)によりラン
ダムに選択することができる。 また、他の好適な実施形
態では、高速にデータを出力することができるととも
に、上記ビット線選択手段により選択された上記複数の
ビット線からのデータをさらに選択するアドレスが不要
となるため、メモリの入出力端子が低減される。

【００１６】

【実施例】以下、実施例により本発明を示す。

【００１７】（１）連続モード 図３において図１と同じ参照番号のものは図１のものと
同じものを示す。メモリセルアレー１００は図１と同じ
構造のメモリセルアレーからなる。本実施例では４つの
入出力データ線対Ｉ／Ｏ〜Ｉ／Ｏが設けられ、列選
択動作時に、セルアレー１００から４つのビット線対が
同時選択される。このため、セルアレー１００は４つの
ブロック１００〜１００に分けられ、各ブロックは
同じｉ本のビット線対を有する。ブロックｊ（１≦ｊ≦
４）のビット線対は番号Ｂｊ１〜Ｂｊｉで表わす。ビッ
ト線対Ｂ_1k〜Ｂ_4k（１≦ｋ≦ｉ）の列アドレスは、下位
２ビット以外は同一になるようにアドレス付けされてい
る。

【００１８】本実施例でも、図１と同様にアドレスマル
チプレックスの方法が用いられる。アドレスバッファ回
路４ＣＡは、線３を介して入力される列のアドレス内下
位２ビット以外の上位側ビットのみを取り込み、これら
に対応する内部列アドレス信号１４ＣＡとその反転信号
１４ＣＡ￣￣￣￣を出力する点で図１の回路４Ｃと異な
る。

【００１９】これに伴ない、ビット線選択回路５ＣＡ
は、この内部アドレス信号１４ＣＡ，１４ＣＡ￣￣￣￣
に応答するようにされている点で、図１のビット線選択
回路と異なる。なお、簡単化のために、ビット線選択回
路５ＣＡとゲート回路１０１を接続する信号線は図示さ
れていない。

【００２０】さらに、４つのデータ線対Ｉ／Ｏ〜Ｉ／
Ｏに接続して検知回路６Ｃ〜６Ｃが設けられ、さ
らにこれらの出力を選択する回路２０１とこれを制御す
る回路５ＺＳと、回路２０１の出力２０２を増幅する回
路７ＣＳを回路５ＺＳに選択すべきアドレスを与えるた
めのバッファ４Ｃ′Ｓと、これを起動するパルスを発生
する回路２Ｃ′、書込みデータを選択する回路２０３、
書込みデータバッファ１０ＣＳが設けられている点で図
３のメモリは図１のと異なる。

【００２１】なお、バッファ４Ｃ′Ｓ、選択回路５Ｚ
Ｓ、出力増幅回路７ＣＳはスタチック型回路にて構成さ
れており、それぞれの回路構成は第４Ａ図〜第４Ｃ図に
示されている。バッファ１０ＣＳもスタチック型であ
る。これら以外の回路はダイナミック型である。

【００２２】また、図１の出力増幅型回路７Ｃはダイナ
ミック型であるため、回路２Ｃは、回路７Ｃにこれをプ
リチャージして待機状態にする信号を信号１Ｃが高レベ
ルになるごとに供給回路（図示せず）を有していた。図
３では出力増幅回路７ＣＳはスタチック型であるため回
路２ＣＡから回路７ＣＳにこの信号を供給する必要がな
く、この供給回路を有しない点で図１の回路２Ｃと異な
るのみである。

【００２３】回路２Ｃ′は信号１Ｃのレベルが反転する
ごとに信号１Ｃの反転信号１２Ｃ′を出力する回路であ
る。

【００２４】なお、図３では、図１の検知回路６Ｒをそ
のまま用いるが、これは簡単化のために図示されずメモ
リセルアレー部１００内に含まれているものと仮定す
る。

【００２５】以下、図５を参照して実施例の動作を説明
する。

【００２６】信号１Ｒに応答した行選択動作が行アドレ
スＲに基づき、図１と全く同様に行なわれる。その後、
信号１Ｃに応答して列アドレスＣ１に基づく列選択動作
が行なわれる。

【００２７】信号１Ｃの立下がりとほぼ同期してあるい
は、信号１Ｃの立下がりの前に列アドレスＣ１が線３に
入力され、バッファ４ＣＡに入力される。バッファ４Ｃ
Ａは、信号１Ｃに応答して発生される信号１２Ｃの立上
がり時に、このアドレスＣ１の下位２ビット以外の上位
側ビットを取り込み、内部アドレス信号１４ＣＡ，１４
ＣＡ￣￣￣￣を発生し、その後、信号１Ｃが高レベルに
なりバッファ４ＣＡがプリチャージされるときまで、線
３上のアドレスが変化しても出力を変化しない。

【００２８】ビット線選択回路５ＣＡはこの内部アドレ
ス信号１４ＣＡ，１４ＣＡ￣￣￣￣に応答して、ブロッ
ク１００〜毎に一つのビット線対、たとえば、Ｂ
１，Ｂ１，Ｂ１，Ｂ１を同時に選択するようゲー
ト回路１０１を制御し、データ線対Ｉ／Ｏ〜Ｉ／Ｏ
に信号が送られる。これらの信号はそれぞれ検知回路６
Ｃ〜６Ｃによって差動増幅され、ＭＯＳトランジス
タＱ₅〜Ｑ_nからなる選択回路２０１に供給される。２
Ｃ′は本発明による動作（以下これを連続モード動作と
呼ぶ）させるための複数のタイミングパルスを信号１Ｃ
に応答して発生する回路である。図中ではその出力とし
て代表的な信号１Ｃの反転信号１２Ｃ′のみを示し、他
は省略してある。アドレスバッファ４Ｃ′Ｓは、信号１
２Ｃ′が高レベルのときに線３を介して入力される列ア
ドレスＣ１の最下位２ビットに応答して、内部アドレス
１４Ｃ′とその反転信号１４Ｃ′￣￣￣￣を出力する回
路でスタチック型回路が構成されている。

【００２９】図４Ａはアドレスバッファ４Ｃ′Ｓの内、
アドレス１ビットに関する部分の例であり、Ｑ₁₁，Ｑ₁₄
を駆動ＭＯＳトランジスタ、Ｑ₁₂，Ｑ₁₃を負荷ＭＯＳト
ランジスタとする２段のインバータ回路となっている。
信号１４Ｃ′は線３に入力されるアドレスの１ビットの
非反転信号で、１４Ｃ′はこのアドレスの反転信号とな
る。ここで負荷トランジスタＱ₁₂，Ｑ₁₃のゲートを信号
１２Ｃ′によって制御しているのは、信号１Ｃが入力さ
れないとき、すなわち待機状態でこれらの負荷ＭＯＳト
ランジスタをオフにし、消費電力を低減するためであ
る。

【００３０】バッファ４Ｃ′の内、列アドレスの他の１
ビットに関する部分も全く同様に構成される。なお、バ
ッファ４Ｃ′Ｓはスタティック型回路であるが、信号１
２Ｃ′が高電位になった時点から動作を開始するので、
最初の列アドレスＣ１の下位２ビット取り込みは、信号
１２Ｃ′と同期して行なわれる。信号12′が高電位に保
持された状態では線3から入力されるアドレスの変化に
応じて回路固有の遅れ時間（１〜数nsec）の後に出力１
４Ｃ′，１４Ｃ′￣￣￣が変化する。

【００３１】デコーダ５ＺＳはバッファ４Ｃ′Ｓの出力
に応じて、線Ｚ〜Ｚの１つを選ぶ。ここではアドレ
スＣ１に応じてＺが選ばれる場合を例示している。

【００３２】図４Ｂはデコーダ５ＺＳの内、出力線Ｚ
を選択する部分を示し、トランジスタＱ₁₂，Ｑ₁₆のゲー
トに入力される列アドレスの下位側２ビットに対してＮ
ＯＲ回路構成になっており、両入力が低電位状態で出力
Ｚに負荷トランジスタＱ₁₇を介して高電位を出力す
る。本回路もスタティック型であるから、信号１２Ｃ′
が高レベルのときには入力アドレスのレベル変化に応じ
て出力は直ちに変化する。

【００３３】デコーダ５ＺＳの内、出力線Ｚを選択す
る部分も同様に構成される。図４Ｂにおいて負荷トラン
ジスタＱ₁₇のゲートを信号１２Ｃ′で制御するのは図４
Ａの場合と同じ理由による。

【００３４】データ線対Ｉ／Ｏ〜Ｉ／Ｏの信号がそ
れぞれ検知回路６Ｃ〜６Ｃによって差動増幅された
ときには、デコーダ５ＺＳはすでに列アドレスＣ１に対
応した線Ｚを選択しており、回路６Ｃの出力がＭＯ
ＳトランジスタＱ₅によって選択され、線２０２を介し
て出力増幅回路７ＣＳに供給される。

【００３５】図４Ｃに示すように、出力増幅回路７ＣＳ
は、ＭＯＳトランジスタＱ₁₈，Ｑ₁₉からなるインバータ
回路とＱ₂₀〜Ｑ₂₁からなるプッシュプル回路から構成さ
れている。本回路もスタチック型であり、回路個有の遅
れ時間の後、線２０２上の信号を端子８に出力する。信
号１２Ｃ′が負荷トランジスタＱ₁₉に印加されているの
は図４Ａのときと同じ理由による。

【００３６】このようにして、従来と同様に信号１Ｒも
しくは１Ｃが低レベルになってからそれぞれｔ_RA，ｔ_CA
の時間経過後に、アドレスＲ，Ｃ１に対応した最初のデ
ータが端子８に出力される。

【００３７】その後も信号１Ｒ，１Ｃが低電位に維持さ
れ、は元の動作状態を保持する。したがって、データ線
対Ｉ／Ｏ〜Ｉ／Ｏにメモリの４つのブロックから読
み出された４つのデータが保持され、検知回路６Ｃ〜
もこの４つのデータを増幅した信号を出力している。

【００３８】出力増幅回路７ＣＳの動作が完了してデー
タが出力されるタイミングで次の列アドレスＣ２が線
３を介して入力される。この列アドレスＣ２は列アドレ
スＣ１とはその下位２ビットのみ異なるものである。ア
ドレスＣ２の下位２ビットに応答して回路４Ｃ′Ｓの出
力１４Ｃ，１４Ｃ′￣￣￣が変化し、回路５ＺＳによっ
てアドレスＣ２の下位２ビットに対応する出力線例えば
Ｚが選ばれる。これによってトランジスタＱ₆がオン
になり、検知回路６Ｃの内容が出力増幅回路７ＣＳを
通して、端子８にデータとして出力される。以後も出
力増幅回路７ＣＳの動作完了ごとに列アドレスＣ３，Ｃ
４を入力し、同様の動作を繰返して、対応するデータ
，が順次出力される。この間信号１２Ｃは高レベル
のままであるので、アドレスＣ２〜Ｃ４は上位側ビット
をバッファ４ＣＡが取り込むことはなく、その出力１４
ＣＡ，１４ＣＡ￣￣￣はアドレスＣ１に対するもののま
まである。したがって、このことは、アドレスＣ２〜Ｃ
４の上位側ビットは線３より入力する必要がないことを
示している。したがって、図５ではアドレスＣ２〜Ｃ４
の上位ビットは入力されないものとして線３上の信号を
図示した。

【００３９】この連続モードの終了後、信号１Ｃ，１Ｒ
は高レベルに戻され、メモリは待機状態に戻る。すなわ
ちスタチック型回路４Ｃ′Ｓ，５ＺＳ，７ＣＳはそれら
への入力信号１２Ｃ′が低レベルとなることにより待機
状態になり、メモリの他のダイナミック型の回路の各々
は、回路２Ｒ又は２ＣＡのいずれかから供給される信号
によりプリチャージされる。

【００４０】以上述べた実施例によれば、連続モードで
のアクセス時間、すなわち、２番目以降の列アドレスＣ
２〜Ｃ４が入力されてからデータ〜が出力されるま
での時間ｔ_ZSAは、回路４Ｃ′Ｓ，５ＺＳ，７ＣＳとい
うわずかの回路の動作速度で決まるため、しかも、これ
らの回路がダイナミック型回路と異なり、プリチャージ
を必要としないスタチック型であるため、従来メモリの
ページモードのアクセス時間ｔ_CAに比べ、１／２〜１／
５と極めて小さくなり、高速の連続動作が可能になる。
また、この高速動作サイクル時間ｔ_ZSCもアクセス時間
ｔ_ZSAとほぼ同様になり、従来より１／２〜１／５に短
縮される。

【００４１】以上、読み出し動作について述べたが、書
き込み動作についても、図３に示すように、データ入力
９からデータ入力バッファ１０ＣＳと、欄２０４と、読
み出し時の選択回路２０１と同様の構成を有し、回路５
ＺＳで制御される選択回路２０３を経て、データ線対Ｉ
／Ｏ〜Ｉ／Ｏに一対の差動書込みデータが連続的に
供給され、高速の連続書き込みが行なわれる。

【００４２】（２）連絡モードとページモードの組合せ
モード 以上の実施例では、４つ以上の異なるデータを読み出し
／書き込みする場合は、４つのデータを連続モードで取
り扱った後、図５に示すように、信号１Ｒ，１Ｃを高電
位に戻しすべての回路を待機状態に復帰させ、再度連続
モード動作を開始する必要がある。したがって連続モー
ドが断続的にしか実行されないため、多量のデータを読
出すときの速度を更に改善する余地を残している。以下
に多数のデータについて連続モード動作が可能な複数の
実施例について述べる。図６は、連続モードとページモ
ードを組み合わせたモードで動作するメモリの実施例で
あり、図６において図３と同じ参照番号のものは図３と
同じものをさす。なお、図６では、データの書込みに関
する部分は簡単化のために図示されていない。

【００４３】図６は図３と主に次の点で異なる。切り離
し用ＭＯＳトランジスタＱ₂₇〜Ｑ₃₄とデータを一時記憶
するダイナミック型のラッチ回路６Ｃ″〜６Ｃ″が
設れられ、図３の回路の回路３Ｃ′の代りに回路２Ｃ′
Ａが用いられている。ラッチ回路６Ｃ″〜６Ｃ″
は種々の構成が考えられるが、その一例は後に図１３で
説明される。回路２Ｃ′Ａは信号１Ｃの最初の立下がり
に応答してその反転信号１２Ｃ′を出力する点では、図
３の回路２Ｃ′と同じであるが、その後の信号１Ｃのレ
ベル変化には、信号１１Ｒが高レベルの間は応答しない
点で図３の回路２Ｃ′と異なる。さらに、回路２Ｃ′Ａ
は信号１Ｃの立下がり後所定の期間経過して高レベルと
なる信号１５Ｃを出力する点で図３の回路２Ｃ′と異な
る。トランジスタＱ₂₇〜Ｑ₃₄は検知回路６Ｃ〜６Ｃ
の検出データがラッチ回路６Ｃ″〜６Ｃ″に取り込
まれた後信号１５Ｃの制御によりオフとされラッチ回路
６Ｃ″〜６Ｃ″を検知回路６Ｃ〜６Ｃから切り
離す機能を有する。

【００４４】図７を参照して、図６のメモリの動作を説
明する。第１組のアドレスの先頭アドレスＣ１によりデ
ータ線対Ｉ／Ｏ〜Ｉ／Ｏへデータが読み出されるま
での動作は、図６の実施例と同一である。検知回路６Ｃ
〜６Ｃは対応するデータ線対Ｉ／Ｏ〜の電圧を
差動増幅し、増幅結果に応じて、一対の異なるレベルの
信号を検出データとして出力する。検知回路６Ｃ〜６
Ｃによる差動増幅動作が終了する時点で、信号１５Ｃ
が高電位状態になり、トランジスタＱ₂₇〜Ｑ₃₄を介して
ラッチ回路６Ｃ″〜６Ｃ″は検知回路６Ｃ〜６Ｃ
の各から出力される１対の信号に対応した状態にラッ
チされる。ラッチ回路６Ｃ″〜６Ｃ″の出力の一
つ、たとえば６Ｃ″の出力がアドレスＣ１に応答する選
択回路により選択され、出力増幅回路７ＣＳよりデータ
として出力される。この後、線３を介して入力される
列アドレスをアドレスＣ２〜Ｃ４に順次変更することに
より、ラッチ回路６Ｃ″〜６Ｃ″の出力に基づき、
連続モードでデータ〜を出力することが可能にな
る。

【００４５】本実施例では、この連続モード動作と並行
してページモード動作を開始させるために、ラッチ回路
６Ｃ″〜６Ｃ″へのラッチ動作の完了後、信号１Ｃ
を高電位状態にする。この結果、回路２Ｃ′Ａによって
信号１５Ｃを元の低電位に戻し、トランジスタＱ₂₇〜Ｑ
₃₄をオフすることによりラッチ回路６Ｃ″〜６Ｃ″
を検知回路６Ｃ〜６Ｃから切り離すと同時に、従来
例のページモードの場合と同じく、信号１Ｃの高レベル
に応答して回路２ＣＡにより列選択動作に係わる回路、
すなわち、バッファ４ＣＡとビット線選択回路５ＣＡお
よびデータ線対Ｉ／Ｏ〜、検知回路６Ｃ〜６Ｃ
をメモリの待機状態に復帰させる。

【００４６】この列選択用回路の復帰動作を開始したと
き、この復帰動作とは無関係にアドレスＣ２についての
連続モード動作を行うため、出力増幅回路７ＣＳがデー
タを出力したタイミングで線３を介して次の列アドレ
スＣ２を入力する。ただし、アドレスＣ２の下位２ビッ
トのみ入力すればよい。何故なら、バッファ４ＣＡは信
号１Ｃの立上りに伴ない、待機状態にされているので、
線３上のアドレスに応答しない状態にある。したがっ
て、アドレスＣ２の上位ビットは入力する必要がない。
このことは後に説明するように、後続の列アドレスＣ
３，Ｃ４に入力のときも同じであり、その結果、アドレ
スＣ１〜Ｃ４の各々の上位ピット内アドレスＣ１の上位
ビットのみ入力すればよいことになる。また、信号１Ｃ
が高レベルになっている間も連続モード動作を可能にす
るため、回路２Ｃ′Ａは信号１１Ｒが低レベルの間は信
号１Ｃが高レベルに戻っても信号１２Ｃ′を高レベルに
保持する。こうして、列選択用回路の復帰動作と並行し
てアドレスＣ２の下位２ビットに基づいて連続モード動
作が行なわれ、データが続出される。出力増幅回路７
ＣＳがデータを出力し、アドレスＣ３に基づき連続モ
ード動作を開始する時点で列選択動作に関する回路の復
帰動作が完成したと仮定すると、この時点からただちに
次の列選択動作を開始させるため、この時点から信号１
Ｃを再び低電位にしたうえで第２の組のアドレスＣ１，
Ｃ２′……の先頭アドレスＣ１′の取り込みを開始した
い。このためには線３を介してアドレスＣ１′の取り込
みとアドレスＣ３の取り込みを同時に行う必要がある。
連続モード動作には列アドレスの下位側２ビットのみを
用いればよいので、線３の下位側の２本を介してアドレ
スＣ３の下位側２ビットを外部より送り、線３の残りの
線を介してアドレスＣ１′の下位側２ビット以外の上位
側ビットを入力する。

【００４７】アドレスＣ３の下位側２ビットによる連続
動作が終了すると、アドレスＣ４についても同様にその
下位側２ビットのみが線３を介して入力される。この
間、メモリは信号１２Ｃが高レベルに戻るときからアド
レスＣ１′の上位側のビットに応答して列選択動作を行
ない、入出力データ線対Ｉ／Ｏ〜の電圧が変化し、
検知回路６Ｃ〜が動作する。信号ＩＣを低レベルに
戻してから検知回路６Ｃ〜の動作が完了するまでに
アドレスＣ３，Ｃ４に対するデータ，の出力を出力
増幅回路７ＣＳが完了すると仮定すると、検知回路６Ｃ
〜の動作完了時に再び信号ＩＣが高レベルにされ、
かつ信号１５Ｃが一定期間高レベルとなる。この結果ア
ドレスＣ１′の上位側ビットに基づき読出されたＩ／Ｏ
線Ｉ／Ｏ〜のデータがラッチ回路６Ｃ″〜６Ｃ
″に取り込まれる。こうして、アドレスＣ１′，Ｃ
２′……による連続動作が開始され、データ１′，２′
……が端子８に読出されることになる。

【００４８】アドレスＣ２′による連続動作が終わり、
次のアドレスＣ３′による連続動作に入るときに、第３
の組のアドレスＣ１″…に対する連続動作を行うため
に、信号１Ｃを低レベルにするとともに線３の上位側の
線にこの第３の組のアドレスの先頭のアドレスＣ１″の
上位側ビットが入力される。

【００４９】以下同様の動作が繰り返される。

【００５０】このようにして連続モードとページモード
を組合せたモードで連続的にデータが読出される。この
データの読出しが完了したときに、信１Ｃ，１Ｒがとも
に高レベルにされ、メモリ内の回線はすべて待機状態に
戻される。

【００５１】以上述べたように、本実施例では、信号１
Ｃが低レベルになるごとに検知回路６Ｃ〜の動作完
了までの動作を行ない、上記の動作によって４ヶのデー
タが生じるごとにこれらを連続して端子８に出力する。
こうして端子８からは、切れ目なく連続してデータが取
り出せる。

【００５２】上記は読み出しだけの動作であるが、書き
込みについても同様に行なえることは言うまでもない。
なお、書き込みの場合は、書き込むべきビットのアドレ
スが動作中に変化するとまずいので、書き込みアドレス
は次のページモードのサイクルに入力するようにすれば
よい。

【００５３】なお、本実施例では、第２の組のアドレス
の先頭アドスレをＣ１′の上位側ビットをアドレスＣ３
の下位側２ビットの取り込み時に取り込むようにしてい
るが、それはメモリの動作速度、あるいは設計によって
種々変化するものであり、この実施側に限定されない。
また、連続読出しの数ｋも４ヶに限定されず、種々変更
できることは言うまでもない。また、ページモードのサ
イクル時間ｔ_CCと、連続動作時のサイクル時間ｔ_ZSCの
週に、ｔ_CC ＜ｋ・ｔ_ZSCの関係を持たせておけば、時間
的な隙間なしに連続して、ｋ個以上データを連続して取
り出せる。なお、たとえばｔ_CC ＜ｋ・ｔ_ZSCであったと
しても、時間的な隙間がわずかできる程度であり、本実
施例の有効性をそこなうものではない。

【００５４】本実施例によって、高速で連続して読み出
し／書き込みの出来るデータ量は、ページモードの数を
ｊとするｊ×ｋとなり、前に述べた実施例に比べ大幅に
増大する。すなわち、本実施例によって従来のページモ
ードとほぼ同様の動作形式で、かつ１／２〜１／５の高
速連続読み出し／書き込みが可能となる。

【００５５】上述した連続モードと、ページモードの読
合せモードの動作はダイナミック型回路に構成されるメ
モリにおいても実現可能である。

【００５６】この実施例の説明の前に、ダイナミック型
回路のみからなり、図３のメモリと同じく連続モード動
作のみをするメモリの概要を説明する。

【００５７】図８は、図３のバッファ４Ｃ′Ｓ、選択回
路５ＺＳ、出力増幅回路７ＣＳがそれぞれダイナミック
型を存するバッファ４Ｃ′、選択回路５Ｚ、出力増幅回
路７Ｃにより置換されている点および図３のパルス発生
回路２ＣＡ，２Ｃ′がそれぞれパルス発生回路２ＣＤ，
２Ｃ′Ｂに置換されている点で、図３のメモリと主に異
なる。なお、図３で示された入力データ用バッファ１０
ＣＳもダイナミック型回路に置換されるが、図８ではデ
ータの書込みに関する部分は簡単化のために図示されて
いない。

【００５８】回路２ＣＤは、信号１Ｒが低レベル、つま
り信号１１Ｒが高レベルにあるときのみ、信号１Ｃの立
下がりに応答して信号１Ｃの反転信号１２Ｃを出力する
点で図３の回路２ＣＡと同じであるが、信号１Ｃの立上
がりに応答して、信号１２のレベルを反転する動作と、
このとき列選択動作に関係する回路をプリチャージする
ための信号を発生する動作を信号１１Ｒが低レベルのと
きのみ行う点で図３の回路２ＣＡと異なる。回路２Ｃ′
Ｒは信号１Ｃのレベルが反転するごとに反転出力１２
Ｃ′のレベルを変化させる点では図３の回転２Ｃ′と同
じであるが、信号１Ｃが立上がるごとにバッファ４
Ｃ′、選択回路５Ｚ、出力増幅回路７Ｃを待機状態にす
るためのプリチャージ信号を発生する点で図３の回路２
Ｃ′と主に異なる。

【００５９】図８のメモリの動作は、図９のタイムチャ
ートからも分かるように、列アドレスＲによる列選択動
作および行アドレスＣ１による行選択動作の内、最初の
データが出力されるまでの動作は図３のメモリと全く
同一である。

【００６０】本メモリでは、出力増幅回路７Ｃがデータ
を出力した時点で、信号１Ｃが立上げられる。これに
伴ない、回路２Ｃ′Ｂによりバッファ４Ｃ′、選択回路
５Ｚ、出力増幅回路がプリチャージされ待機状態に戻さ
れる。このとき信号１１Ｒは高レベルであるため、回路
２ＣＤは信号１Ｃの立上りには何ら応答しない。したが
って、バッファ４ＣＡ、ビット線選択回路５Ｃ、検知回
路６Ｃ〜はプリチャージされることなく、それまで
の状態を保持している。

【００６１】最初のデータが出力増幅回路７Ｃから出
力された時点で、信号１Ｃが立上げられ、この立上がり
に応答して回路２Ｃ′Ｂは連続モードに関連する回路４
Ｃ′、５Ｚ、７Ｃをプリチャージして待機状態にする信
号（このための信号線は図示せず）を発生するととも
に、信号１２Ｃ′を低レベルにする。これらの回路が待
機状態に戻る前に、次の列アドレスＣ２の下位２ビット
が線３を介して入力される。なお、このとき、アドレス
Ｃ２の上位ビットが線３より入力されても、回路４ＣＡ
はこれに応答しない状態にあるので、線３を介してこれ
らの上位ビットは入力しても意味がないことは明らかで
ある。上の待機状態への復帰が終了した時点で信号１Ｃ
が低レベルにされる。これに応答して、回路２Ｃ′Ｂは
上記プリチャージ信号の送出を止め、信号１２Ｃ′を高
レベルにする。バッファ４Ｃは、信号１２Ｃ′の立上が
り時にアドレスＣ２の下位２ビットを取り込みこれに対
応する内部アドレス信号１４Ｃ′、１４Ｃ′￣￣￣を出
力する。この後、アドレスＣ１の場合と同じようにし
て、検知回路６Ｃの出力が選択回路５Ｚにより選択さ
れ、出力増幅回路７Ｃからデータが出力される。以下
同様にしてアドレスＣ３，Ｃ４の下位２ビットが順次入
力され、順次データ，が出力される。その後、信号
１Ｃ，１Ｒとも高レベルにされ、回路２Ｒは信号１Ｒの
立上りに応答して、行選択に関連する回路５Ｒ、セルア
レー１００等をプリチャージして待機状態に戻す。この
とき信号１１Ｒは低レベルになり、回路２ＣＤは信号１
１Ｒの低レベルと信号１Ｃの高レベルに応答して、列選
択に関連する回路４ＣＡ，５Ｃ，６Ｃ〜をプリチャ
ージする信号を発生し、さらに信号１２Ｃを低レベルに
する。

【００６２】このようにして、ダイナミック型の回路を
用いて連続モードでデータ〜を読出すことができ
る。図３の、スタチック型の回路を用いて連続モードを
するメモリとは、連続モードに関連する回路を、一つの
データが出力されるごとにプリチャージして待機状態に
戻す点で異なると考えてよい。したがって、連続モード
とページモードの組合せモードで動作するメモリも図１
０に示すように図６を基にして容易に構成される。

【００６３】図１０のメモリは、図８にて用いられたダ
イナミック型を有する。バッファ４Ｃ′、選択回路５
Ｚ、出力増幅回路７Ｃが用いられ、図８のパルス発生回
路２ＣＤにかえ図６で用いられたパルス発生回路２ＣＡ
と、図１１にその詳細が示される回路２ＣＥが用いら
れ、図６のパルス発生回路２Ｃ′Ａにかえ信号１Ｃに応
答して信号１２Ｃ′等を発生するパルス発生回路２Ｃ′
Ｄおよび回路２ＣＥの出力に応答して信号１５Ｃを発生
する回路２Ｃ′Ｄが用いられている点で、図６のメモリ
と異なるのみである。

【００６４】回路２ＣＥは信号１Ｒが低レベルにあると
きに信号１Ｃに応答して信号１Ｃ′を出力する回路で、
信号１Ｃ′は図１３に示すよう信号１Ｃの最初の立上り
に応答して立下る（期間Ｉ）とともに、この最初の立下
りを含めて信号１Ｃが４回立下がる期間内に一回づつ立
下がる（期間ＩＩ〜Ｖ）。なお、後述するように信号１
Ｃ′は信号１Ｃの総立下がり回路の１／４の回数だけ下
がればよく、期間Ｖでの立下がりは必ずしも必要でな
い。なおここで４又は１／４は、それぞれ連続モードで
読出すデータ数ｋ又はその逆数を表わす。

【００６５】図１１で２０２，２０３は信号１Ｃを１／
４（すなわち１／ｋ）に分周するための回路であり、こ
こでは良く知られているＪＫ型のフリップフロップを用
いた例を示している。他の型のたとえばＤ型フリップフ
ロップなどを用いて構成することも勿論可能である。な
お、上記ＪＫフリップフロップは、クロックパルスＣｐ
として入力した１Ｃの立ち下り部で状態が反転するもの
を用いている（Negative Edge Trigger Type)。２０４
は動作の開始時を認識するＳＲ型フリップフロップであ
り、Ｓ，Ｒの入力信号の立ち上り部で状態を反転するよ
うになっている。なお、各フリップフロップにおいて、
メモリ動作が途中で中断されるような場合にも次のサイ
クルでは正常動作を開始するように、これらを初期状態
にリセット（or セット）する機能については省いてい
る。以下の実施例においても同様である。２０５はイン
バータ、２０６〜２０９はＡＮＤ回路、２１０はＯＲ回
路である。

【００６６】フリップフロップ２０４の非反転出力２１
８は信号１Ｒと１Ｃが共に高電位になったとき立ち上が
り（動作の終了時）、動作を開始して（１Ｒが低電位）
信号１Ｃが最初に立ち上がる時点で立ち下がる。フリッ
プフロップ２０２の反転出力２１２とフリップフロップ
２０３の非反転出力２１３と、信号２１８およびフリッ
プフロップ２０４の反転出力２１９とに対してゲート２
０８〜２１０で論理操作を行ない信号１Ｃ′を形成す
る。

【００６７】この結果、図１２に示すように、信号１Ｃ
の最初の低レベルの期間Ｉおよび信号１Ｃが３＋４α回
目（α＝０，１，２…）に低レベルになるときから信号
１Ｃが５＋４α回目に低レベルになり始めるまでの期間
ＩＩ〜Ｖにおいて信号１Ｃ′は低レベルになる。

【００６８】この信号１Ｃ′は回路２ＣＡに入力され
る。図６では回路２ＣＡに信号１Ｃが入力されていた
が、図１０ではこの信号にかえ、信号１Ｃ′が回路２Ｃ
Ａに入力される。

【００６９】回路２Ｃ′Ｄは信号１５Ｃを発生する回路
部分を有しない点で図８の回路２Ｃ′Ｂと異なるのみで
あり、回路２Ｃ′Ｅは、図８の回路２ＣＡの内、信号１
５Ｃを発生する部分からなり、信号１５Ｃを回路２ＣＥ
の出力１Ｃ′に応答して発生するように回路２ＣＥに接
続されている。

【００７０】さて、図１３はラッチ回路６Ｃ″の構成
列の一つであり、他の６Ｃ″〜６Ｃ″も同様に構成
されることは言うまでもない。また、ここに示した回路
は、前にも述べたように、図６のメモリにも適用でき
る。図１３に示したように、トランジスタＱ_L1，Ｑ_L2お
よび容量Ｃ_L1，Ｃ_L2で構成される。ここで、信号１５Ｃ
が高電位になるとトランジスタＱ₂₈，Ｑ₂₉はオンとな
り、ノードＡ，Ｂに６Ｃ１の出力信号が伝達され、信号
１５Ｃが低電位になるとトランジスタＱ₂₈，Ｑ₂₉はオフ
となり、上記の信号は、ノードＡ，Ｂに閉じこめられ、
容量Ｃ_L1，Ｃ_L2にそれぞれ、電荷の形で保持される。す
なわち、６Ｃ１の出力信号をラッチする。このとき、
Ａ，Ｂの信号はそれぞれ、他方の反転信号となってお
り、Ａ，Ｂの信号に従って、トランジスタＱ_L1，Ｑ_L2の
いずれかがオンとなり、Ａが高電位（すなわち、Ｂは低
電位）のときは、トランジスタＱ_L1がオン，Ｑ_L2はオフ
になり、２０１に高電位が、Ａが低電位（すなわち、Ｒ
は高電位）のときは、トランジスタＱ_L2がオフ、Ｑ_L2は
オンになり、２０１に低電位が出力される。

【００７１】以上説明したように、トランジスタＱ_L1，
Ｑ_L2は同時にオンすることはなく、無駄な電力消費はし
ないようになっている。また、信号１５Ｃによっての
み、ラッチされる信号は変化するようになっており、こ
の回路を待機状態に戻すための信号は特に必要としな
い。なお、このラッチ回路を正常に動作させるため、６
Ｃ〜６Ｃの回路は、容量Ｑ_L1，Ｑ_L2への充放電に必
要な駆動能力を有する必要のあることは勿論である。

【００７２】図４を参照して、図１０のメモリの動作を
説明する。

【００７３】信号１Ｒが低レベルにあるときに、信号１
Ｃが初めて低レベルとなると、それと同期して信号１
Ｃ′が低レベルとなる。この信号１Ｃ′の最初の立下が
りに応答して、図６の場合と全く同様に列選択動作が行
なわれ、ラッチ回路６Ｃ″〜６Ｃ″に検出されたデ
ータがセットされる。一方、信号１Ｃの立下がりに応答
して回路２Ｃ′Ｄはバッファ４Ｃ′、選択回路５Ｚ、出
力増幅回路７Ｃのプリチャージを中断し、信号１２Ｃ′
を高レベルにする。この信号１２Ｃ′の立上がりに応答
して、図８の場合と全く同期にしてアドレスＣ１〜Ｃ４
の下位２ビットに基づく連続モード動作が開始され、デ
ータが端子８から読出される。この際ＭＯＳトランジ
スタＱ₂₇，Ｑ₃₄をデータ線対Ｉ／Ｏ〜にデータが読
出された時点でオンとするため、信号１５Ｃを列選択動
作の開始と周期して高レベルにする回路２Ｃ′Ｅが設け
られている。この連続モードと並行してページモードを
実行するために、信号１Ｃが最初に立上がったときに信
号１Ｃ′が立上げられ、これに応答して回路２ＣＡは列
選択動作に関する回路４ＣＡ，５ＣＡ，６Ｃ〜をプ
リチャージ待機状態に戻す信号を出力する。

【００７４】この待機状態への復帰動作の実行中に、信
号１Ｃが繰り返し変化され、図８と同じようにしてアド
レスＣ２〜Ｃ４に基づく連続モード動作が続けられる。
ここでは列アドレスＣ３に基づく連続モード動作を開始
する前に上述の復帰動作が完了したとする。アドレスＣ
３の下位２ビットを線３を介して入力するときに、次の
４つのアドレスの組Ｃ１′〜Ｃ４′の先頭のアドレスＣ
１′の上位ビットが線３の上位側の線を介して入力され
る。その後信号１Ｃが立下がっときに、このアドレスＣ
１′による列選択動作が開始される。このとき、アドレ
スＣ３による連続モード動作がこれと並行して行なわれ
る。以下、図６の場合と同様にしてページモードと連続
モードとが並行して実行される。図１０の場合、連続モ
ード動作に関する回路４Ｃ′，５Ｚ，７Ｃがダイナミッ
ク製回路であるため、列アドレスＣ１〜Ｃ４の各々の下
７位２ビットに応答して連続モード動作が完了するごと
に図６と同じようにこれらの回路を回路２Ｃ′Ｄにより
プリチャージして待機状態にする動作が必要となる点で
図１０のメモリの動作は図６のと異なる。

【００７５】したがって、図１０図のメモリは、このプ
リチャージ動作に要する時間だけ図６のメモリより動作
速度が遅いが、全ての回路がダイナミック型であるた
め、図６のメモリより消費電力を小にすることができ
る。このことは図３と図６のそれぞれのメモリの比較に
ついても考える。

【００７６】（３）行連続モード 以上の実施例によって、前にも述べたように、ｊ×ｋの
データを高速で連続的に取り扱うようになったが、この
データ量は１ヶの行選択アドレスで指定した範囲に限ら
れる。次の実施例は上記の概念、すなわち連続動作時に
他の回路を動作せしめ、単に切れ目なし連続動作させる
概念をさらに広げ、行選択、列選択の両動作を行なわせ
るようにし、メモリの全データを高速で連続して読み出
せるようにしたものを説明する。図１５はその実施例で
あり、図１０の実施例と同様、ダイナミック型回路にて
構成されるメモリの例である。

【００７７】同図で、図１０のパルス発生回路２ＣＥに
換え、図１６に詳細が示される回路２ＣＦが用いられ、
回路２ＣＦによって形成される信号１Ｃ′，１Ｒ′がそ
れぞれ２ＣＡ，２Ｒに図１０の信号１Ｃ′，１Ｒの替り
に入力されている点で、図１０図のメモリと異なる。

【００７８】回路２ＣＦは信号１Ｒが低レベルにあると
きに信号１Ｃに応答して、信号１Ｒ′，１Ｃ″を出力す
る回路で、信号１Ｒ′は、図１７に示すように、信号１
Ｒの最初の立下がりに応答して立下がる（期間Ｉ〜Ｒ）
とともに、この最初の立下がりを含めて信号１Ｃが４回
立下がる期間内に１回づつ立下がる（期間ＩＩ−Ｒ〜Ｖ
−Ｒ）。

【００７９】信号１Ｃ″も、１Ｒ′と同様に１Ｃの最初
の立下がりに応答して立下がる（期間Ｉ−Ｃ）ととも
に、この最初の立下がりを含めて信号１Ｃが４回立下が
る期間内に１回づつ立下がる。（期間ＩＩ−Ｃ〜Ｖ−
Ｒ）が、信号１Ｒ′とは図１７に明らかなように、低レ
ベルにある期間が信号１Ｒ′は１Ｃの２周期分であるの
に対し、信号１Ｃ″は信号１Ｃの１周期分である点で異
なる。なお、この時間関係は高速の連続動作（Ｃ１〜Ｃ
１）がｋ＝４個の場合の例であり、ｋの数に対応して適
宜変更されることは言うまでもない。

【００８０】また、信号１Ｒ′，１Ｃ″は信号１Ｃの総
立下がり回数の１／４の回数だけ立下がればよく、期間
Ｖ−Ｒ，Ｃの立下がりは必ずしも必要でない。なお、こ
こで、４又は１／４はそれぞれｋまたは１／ｋを表わ
す。

【００８１】図１６では、図１１に示した２ＣＥ回路と
同一部品は同一番号で示しており、ＡＮＤ回路２２２，
ＯＲ回路２１０が３入力のＯＲ回路２１０′で置換され
ている点で異なる。

【００８２】フリップフロップ２０２〜２０４は前に説
明したのと同一の動作を行ない、これらの出力に対し
て、ゲート２０８〜２１０′，２２２，２２４で論理操
作を行ない、既に説明した信号１Ｒ′，１Ｃ″を形成す
る。この結果、１Ｒ′は図１７に示したように、信号１
Ｒが低レベルになってから、信号１Ｃが最初に立上がる
までの期間Ｉ−Ｒ、および信号１Ｃが（３＋４α）同目
（α＝０，１，２−）に低レベルになってから、１Ｃが
（５＋４α）回目に低レベルになり始めるまでの期間Ｉ
Ｉ−Ｒ〜Ｖ−Ｒにおいて、低レベルになる。また、信号
１Ｃ″は、信号１Ｃの最初の低レベルの期間Ｉ−Ｃおよ
び１Ｃが４＋４α回目に低レベルになってから、１Ｃが
５＋４α回目に低レベルになり始めるまでの期間ＩＩ−
Ｃ〜Ｖ−Ｃにおいて、低レベルとなる。

【００８３】以上によって形成された信号１Ｒ′は回路
２Ｒに、信号１Ｃ″は回路２ＣＡに入力される。すなわ
ち図１０では、信号１Ｒが回路２Ｒに、信号１Ｃ′が回
路２ＣＡに入力されたのに対し、図１５では信号１Ｒ′
が回路２Ｒに、信号１Ｃ″が回路２ＣＡに入力される。

【００８４】図１８図は、本メモリの詳細動作波形を示
しているが、図１０のメモリでは、連続モードとページ
モードが並行して行なわれたのに対し、本メモリは、連
続モードと通常の行および列の選択動作が並行して、連
続的に行なわれる点が図１０のメモリと異なる。トラン
ジスタＱ₂₇〜Ｑ₃₄の回路までは、通常の行、列選択のメ
モリ動作が、それ以降は連続モードがそれぞれ並行して
連続的に行なわれる。信号１Ｒが低レベルになると１
Ｒ′が低レベルになり、これに応答して、図１と同様に
してアドレス入力Ｒに基づく行選択動作が行なわれる。
次いで１Ｃが低レベルになると１Ｃ″が低レベルとな
り、図１０と同様にアドレスＣ１の上位ビットに基づく
列選択動作が行なわれ、ラッチ回路６Ｃ″〜６Ｃ″
に検出されたデータがセットされる。その後、１Ｃが最
初に立ち下がる時点で、１Ｒ′，１Ｃ′は立ち上がり、
これに応答した回路２Ｒ，２ＣＡにより次の行、列選択
動作に備えるべく、これらの動作に係わる回路を図１０
と同様にして、待機状態への復帰動作を実行する。一
方、信号１Ｃに応答して、Ｃ１〜Ｃ４の下位２ビットに
基づく連続モード動作が、図１０と同様にして行なわ
れ、データ〜が端子８から連続して読み出される。

【００８５】ここで、図１０と同様Ｃ３に基づく連続モ
ード動作開始前に、前に述べた行、列選択動作に係わる
回路の復帰動作が完了したとする。アドレスＣ３が入力
されるときに、１Ｒ′が１Ｃに応答して、立ち下がり、
Ｃ３と同様に線３を介して入力される次の４つのアドレ
スの組の行選択アドレスＲ′に基づく、行選択動作が開
始される。このとき、Ｃ３による連続モード動作は並行
して行なわれる。次いでアドレスＣ４が入力されるとき
に、１Ｃ″が１Ｃに応答して、立ち下がりと同様にし
て、列選択アドレスＣ′に基づく列選択動作が開始され
る。このとき、Ｃ４による連続モード動作は並行して行
なわれる。このようにして、Ｒ′，Ｃ′に基づく行、列
の選択動作を完了すると、前と同様にして、６Ｃ″〜
６Ｃ″に検出されたデータがセットされる。

【００８６】以下、同様にして、行、列の選択動作と連
続モード動作とが並行して行なわれる。

【００８７】さて、本実施例では、行アドレスをＣ３な
どの位相で入力するとＣ３で入力すべき連続動作に必要
なアドレスの入力が不可能になるが、これについては、
行アドレスの数が列アドレスの数より少ないメモリを構
成すれば問題ない。また、両者の数をそろえる必要のあ
る場合は、Ｃ２の入力時に、Ｃ３の分を入力線３の上位
ビットを用いて一度に入力するようにすればよい。すな
わち、これまでに述べた実施例では、連続動作のアドレ
スを順次入力する方式であったが、これをまとめて一度
に入力する方式である。

【００８８】さらにデータのアドレスの方法に関して、
以上述べた実施例では、連続して取り出すデータは行ア
ドレスが共通で、列アドレスのみが異なる方法を主体に
説明して来たが、これは本発明の本質的なものでなく、
たとえば、列アドレスは共通で行アドレスのみが異な
り、したがってＣ１〜Ｃ４のアドレスは行アドレスとし
て入力する方法や、行、列相互のアドレスが混在する方
法など、いずれの実施例においても変更可能なことは言
うまでもない。

【００８９】ここで述べた実施例により、データ数の制
限なく（但しメモリの全容量の範囲内で）連続動作が可
能となる。これによって、メモリをあたかも高速のシフ
トレジスタのように使用することも可能になる訳であ
る。またここではダイナミック型の方法について述べた
が同様の考えにより、図６で説明したようなスタテック
型においてもページモードのみでなく、ごく通常のメモ
リ動作と連続動作を組合せ可能なことは言までもない。

【００９０】（４）変形例 以上の実施例での連続モードでは４つのデータを読出す
順序はアドレスＣ１〜Ｃ４の下位２ビットによりランダ
ムに指定できるが、この順序を予じめ固定しておく構成
も可能である。

【００９１】このためには、たとえば、図８の選択回路
５Ｚにかえ、入力信号１２Ｃ′が高レベルになるごとに
出力線Ｚからの順に出力線を選択するように構成さ
れたデコーダ５ＺＡを用いればよい。選択回路５ＺＡと
しては、たとえば、信号１２Ｃ′が入力されるごとに選
択を指示するためのパルスが順次転送される４段のシフ
トレジスタであって、各段が直接線Ｚ〜に接続され
たもの、もしくは信号１２Ｃ′を分周して、線Ｚ〜Ｚ
を順次選択する信号を出力するフリップフロップ回路
などがある。図１９に示すように連続モードで４つのデ
ータを固定の順序で読出す他の例として、デコーダ５Ｚ
と選択回路２０１にかえ検知回路６Ｃ〜６Ｃの出力
が並列にセットされ、信号１２Ｃ′によって動作をする
４段のシフトレジスタＳＲを用い、その出力を出力増幅
回路７Ｃに接続してもよい。これによっても信号１２
Ｃ′が発生するたびに、出力増幅回路７Ｃにデータが一
定の順序で転送され、出力端子８から連続してデータを
取り出せる。

【００９２】以上の例では、連続モードで取り扱う４つ
のデータの順序は固定であった。図８等で、この原番の
指定に要した例アドレスの下位２ビットが不要となり、
メモリの入出力端子（パッケージのピン教）低減に寄与
される。なお、連統モードで読出すべき４つデータの最
初のデータを指定するために、最初のデータの列アドレ
スの下位２ビットのみ入力し、その後は、この最初のデ
ータにつづく三つのデータを固定の順定で読出すように
デコーダ５２と選択回路２０１を構成することもでき
る。たとえば、図１９のシフトレジスタＳＲを周期的に
周回する構成にして、上記先順データの指定の箇所から
出力するようにしおけばよい。

【００９３】これらの変形列では予じめ出力されるデー
タ順が固定されているため、前述の図８の実施例よりさ
らに高速動作が可能になる。

【００９４】さて、以上の各実施例では読み出したと書
き込みの各動作は個別に行なわれたが簡単な改良により
読み出しと書き込みの種々の組合せからなる動作が可能
となる。たとえば、同時に両動作を行なわせしめたり、
あるいは連続動作中の一部のアドレスのみ書き込みを行
なったりすることが可能となる。以下、これらを実施例
に基づいて説明しよう。

【００９５】図２０において、信号１Ｗは読み出し／書
き込みの制御をする外部からの制御クロックであり、こ
こでは高電位状態で読み出し、低電位状態で書き込みを
行なうようになっている。２Ｗは、パルス発生回路２Ｒ
や２Ｃ（ともに例えば図１参照）と同様に、メモリ内部
の動作に必要な複数のタイミングパルスを発生す幣回路
であり、主として読み出し／書き込みの動作制御に必要
な部分に供給される。ここでは次に述べるバッファＧ
〜Ｇに供給する信号１２Ｗを代表例として示してい
る。バッファＧ〜Ｇは信号１２Ｗと前に述べたデコ
ーダ５Ｚ（図８）の出力Ｚ〜Ｚとの論理積をとり、
選択回路２０３の選択用ＭＯＳトランジスタＱ₂₂〜Ｑ₂₆
を制御するＡＮＤ回路でこの回路の制御により入力端子
９からバッファ１０Ｃを経て来る入力データが共通入出
力データ線対Ｉ／Ｏ〜の一つに供給される。なお、
同図では簡略化のため共通入出力データ線対Ｉ／Ｏ〜
，書込みデータ線２０４などの信号は１本の線とし
て、表示し、これに伴ない各データ線対Ｉ／Ｏ〜に
対する選択ＭＯＳトランジスタもＱ₂₃〜Ｑ₂₅に示される
ごとく１ヶのみ表示してある。

【００９６】図２１の動作波形を参照するに、図のＣ１
〜Ｃ４で示した信号１Ｃの低レベルの期間に図８と同じ
ようにそれぞれ列アドレスＣ１−Ｃ４が入力される。信
号１Ｗが低電位のときは、回路２Ｗは信号１Ｃの立下が
りに同期して信号１Ｃの反転信号１２Ｗを発生する。さ
て信号１２Ｗと信号Ｚ〜ＺはＡＮＤ回路Ｇ〜Ｇ
によって論理積が取られ、信号１２Ｗが発生するとその
時点でパッファ４Ｃ（図８）に入力されている列アドレ
スの下位２ビット対応して線Ｚ′〜Ｚ′のうちの１
本が選ばれ、バッファ１０Ｃの内容が選択回路２０３を
介して共通入出力データ線対Ｉ／Ｏ〜の一つに転送
され、データ線対の電圧が書込みデータに依存して変化
される。その後このデータ線対の電圧に基づき従来と同
様にメモリセルにデータ書込みが行われる。

【００９７】信号１Ｗが高レベルのときは信号１２Ｗが
低レベルとなり、書込みは行なわれない、したがって信
号１Ｗのレベルを変化するのみで書込み又は読出しのい
ずれも連続モードで実行できる。

【００９８】たとえば、信号１Ｗが図２１の実線で示さ
れるごとく、列アドレスＣ１〜Ｃ４の入力の間の低レベ
ルに保持されているときには、アドレスＣ１〜Ｃ４に基
づき書込みが行なわれ、信号１Ｗが図２１の鎖線にて示
されるように、アドレスＣ１，Ｃ３の入力時にのみ低レ
ベルにされると、アドレスＣ１，Ｃ３に基づく書込みと
アドレスＣ２，Ｃ４に基づく読出しとが混在して連続モ
ードで行なわれる。

【００９９】さらには、信号１Ｗが信号１Ｃよりある一
定時間遅れて入力される場合は、あるメモリセルのデー
タを読み出した後、同一のメモリセルに書き込み動作を
行なういわゆるリードモディファイライト動作も可能と
なる。なお、この動作が可能なときには各メモリセルに
対する読み出し書き込み動作が同時に行なえることを意
味することは容易に理解できる。

【０１００】なお、図２０で、書き込み動作をする場合
にデータ線対Ｉ／Ｏ〜と検知回路６Ｃの間を電気的
に切り離す必要がメモリの回路構成に依存して生じるこ
とがあるが、この場合は、回路６Ｃにその機能を持たせ
るか、若しくは図２０の破線で示すようなスイッチ用の
ＭＯＳＴＱ₂₂を設けても良い。

【０１０１】さらに、上記リードモディファイライト動
作においては、４つのメモリセルへの書き込みを同時に
まとめて行なう方法もある。図２２はその実施例であ
り、各データ線対Ｉ／Ｏ〜に対応して設けられたラ
ッチ回路（もしくはフリップフロップ）１０Ｃ′〜１
０Ｃ′に選択回路２０３により順次書込みデータを書
込み、ラッチ回路１０Ｃ′〜１０Ｃ′への書込み終
了後に信号１２Ｗ′の制御によってこれらの書込みデー
タを共通入出力データ線Ｉ／Ｏ〜に並列に転送し書
き込みを行なう、ここで信号１２Ｗ′は回路２Ｗにより
発生される。

【０１０２】図２０では、アドレスＣ１の読み出しと書
き込みを行なう場合、共通入出力データ線対Ｉ／Ｏ〜
の読み出し動作を済ませた後、書き込み動作を行なう
必要があるため、メモリ設計によっては多少速度が遅く
なることが懸念されるが本実施例では、すでに読み出し
を終了した共通入出力データ線に対して書き込みを行な
うので問題ない。

【０１０３】さにら、上記実施例ではビット線が互いに
折り重なった、いわゆる folded bit 線形式について説
明したが、ビット線が検知増幅回路６Ｒをはさんで左右
に拡いて配置される、いわゆる Open bit 線形式のメモ
リについても適用可能である。また、ここでは、連続動
作として取り扱うデータは行アドレス固定で、列アドレ
スのみが異なるものに関して説明したが、列アドレスが
固定で行アドレスが異なるもの、あるいは両アドレスが
組み合わされたものなどにも適用可能である。また、図
１７において、信号１Ｃ、１Ｒを用いて連続モードとペ
ージモードを実行するメモリを開示したが、１Ｃの供給
法に一定の規則、を設ければ、信号１Ｒは用いなくても
よい。たとえば１回だけ信号１Ｃを入力した場合は、行
アドレス選択に関する動作のみを行なわせた後ダイナミ
ック型メモリに特有のリフレッシュ動作をし、信号１Ｃ
を２回連続して入力すると通常の読み出し／書き込み動
作を行なうなどの規則を設ければ、信号１Ｒが不要とな
り、メモリのチップを収容するパッケージのビン数低減
に有効である。

【０１０４】また、ここでは入出力端子８，９が個別に
設けられる場合について述べたが、１個の端子入出力用
に共通に用いるメモリにおいても本発明は適用可能であ
り、また逆に端子８，９がそれぞれ複数個用意されてい
るメモリにおいても同様に本発明の適用が可能なことは
言うまでまない。

【０１０５】（５）セルフアレー配置 これまでに述べた実施例ではメモリセルアレーが１ヶに
条約されている。具体的なメモリにおいては、ワード線
の遅延時間を極力小さくするためにワード線を幾つかに
分割したり、あるいはビット線の寄生容量を小さくし、
メモリセルかの読出し信号を大きくするためにビット線
を分割する必要が生じる。したがって、以下ではメモリ
セルアレーが幾つかのアレーを分割されたメモリの実施
例を説明する。以下の実施例は図３、図６、図８、図１
０、図１３に述べたいずれの実施例にも適用可能なもの
である。したがって、以下ではアレー配列に関する部分
のみ説明する。また、以下においてＬ，Ｒ等の添字のつ
いた参照番号は、以上の実施例において添字のついてい
ないものと同じものをさす。

【０１０６】図２３ではビット線のみが２分割された２
ヶのアレー１００Ｌ，１００Ｒからなり、アレー１００
Ｌ，１００Ｒはそれぞれ１００Ｌ〜１００Ｌ又は１
００Ｒ〜１００Ｒの４ブロックに分けられている。

【０１０７】８本の入出力データ線対Ｉ／Ｏ＋Ｉ／Ｏ
Ｌ、Ｉ／ＯＲ〜Ｉ／ＯＲのそれぞれが一つのブロ
ックに対応して設けられている。この各入出力データ線
対に検知回路６ＣＬ〜６ＣＬと６ＣＲ〜６ＣＲ
の一つが接続されている。

【０１０８】ワード線選択回路５ＲＬ、５ＲＲが各アレ
ーに対応して設けられ、行アドレスに応答して対応する
アレーの１つのワード線を選択する。こうして、左右の
アレー１００Ｌ，１００Ｒで１本づつワード線が選択さ
れる。ビット線対選択回路５ＣＡは二つのアレー間に設
けられ、列アドレスの下位２ビット以外の上位ビットに
対応してゲート回路１０１Ｌを制御して、アレー１００
Ｌの各ブロックから一本のビット線対を選択するととも
に、同様に、アレー１００Ｒの各ブロックからもアレー
１００Ｌ中の選択された４つのビット線対の各々に対応
する４つのビット線対の１つをアレー１００Ｒ内の各ブ
ロックから選択する。こうして選択されたワード線を有
するアレーからの４つの出力を含む８つの出力が検知回
路６ＣＲ〜６ＣＲ，６ＣＬ〜６ＣＬで増幅され
る。検知回路６ＣＬ等からの８つの出力の内、アレー
１００Ｌ又は１００Ｒのいずれかに対応する４つの出力
を選択回路３００が行アドレスの最下位の１ビットに基
づき選択し、連続モード用の選択回路２０１に入力す
る。図６のごとく、ページモードと連続モードの両方で
動作するようにするには、二つの選択回路３００と２０
１の間にラッチ６Ｃ″〜６Ｃ″とＭＯＳトランジス
タＱ₂₇〜Ｑ₂₄を設ければよい。

【０１０９】本実施例によって、データ線が２分割され
た場合の連続モード動作が可能となる。

【０１１０】図２４では図３と同じ２つのアレーに対し
て４つの入出力データ線対Ｉ／Ｏ〜と検知回路６Ｃ
〜６Ｃが設けられている。

【０１１１】各ブロックに、そのブロック内のすべての
ビット線対に共通に中間のデータ線対ＡＬ（Ｒ）〜Ａ
Ｌ（Ｒ）が設けられ、各中間のデータ線対を対応する
入出力データ線対Ｉ／Ｏ〜に接続するためにＭＯＳ
トランジスタＱ₃₅〜Ｑ₄₂からなるスイッチ回路３０１Ｒ
とＭＯＳトランジスタＱ₄₃〜Ｑ₅₀からなるスイッチ回路
３０１Ｌとが設けられている。

【０１１２】図２３と同じくアレー１００Ｌ，１００Ｒ
間に設けられたビット線選択回路５ＣＡ（図示せず）に
よって、左アレー１００Ｌ又は右アレー１００Ｒからそ
れぞれ中間データ線対Ａ〜ＡＬ又はＡＲ〜ＡＲ
に４つのデータが読出される。アレー１００Ｌ，１００
Ｒのワード線の行アドレスがそれぞれ偶数、奇数とする
と、線３０２Ｒと３０２Ｌには行アドレスの最下位ビッ
トとその反転ビットが与えられ、選択回路３０１Ｌ，３
０１Ｒのいずれか一方がオンとなる。こうして、２つの
アレーのいずれか一方からの４つの出力が４対のデータ
線対Ｉ／Ｏ〜に入力され、４つの検知回路６Ｃ〜
により検知される。

【０１１３】本実施例によれば、入出力データ線対、検
知回路は連続モード動作に必要なｋ個すなわちこの場合
は４ヶでよく、チップ面積の増大を生じることもない。
また、各ビット線対と中間データ線対ＡＬ（Ｒ）〜Ａ
Ｌ（Ｒ）間の接続は従来と同一の簡単な関係となり、
パターン設計も容易になる。

【０１１４】図２５はワード線、データ線共に２分割、
すなわちアレーが４分割されたメモリを示し、図２４の
アレー１００Ｌと１００Ｒのワード線がそれぞれブロッ
ク１００Ｌと１００Ｌの間および１００Ｒと１０
０Ｒの間にて分割された場合に相当する。

【０１１５】分割されたワード線の間にワード線選択回
路５ＲＬ，５ＲＲが設けられ、ワード線の分割に伴な
い、ゲート回路１０１Ｌ，１０１Ｒとスイッチ回路３０
１Ｌ，２０１Ｒはそれぞれ上下に２分割されている。こ
こで図示していないビット線対選択回路についても同様
である。

【０１１６】なお、ここでは図面を簡単にするため、中
間データ線対ＡＬ（Ｒ）〜ＡＬ（Ｒ）人出力データ
線対Ｉ／Ｏ〜その他２本で１組となる信号も１本の
線で代表して示している。

【０１１７】図２６はワード線２分割、データ線４分
割、すなわち全体が８分割された場合の実施例である。

【０１１８】図２６では、図２５に示した、ワード線と
データ線がともに２分割されたときのセルアレー１００
とこれと同じ構成のセルアレー１００￣￣￣が設けら
れ、セルアレー１００，１００￣￣￣に共通の入出力デ
ータ線対Ｉ／Ｏ〜は、両セルアレー間にワード線と
平行な方向に設けられた第１の部分と、セルアレー１０
０内のブロック１００Ｒと１００Ｒの間およびセル
アレー１００￣￣￣内のブロック１００Ｌと１００
Ｌの間にて、データ線と平行な方向に設けられた第２の
部分と、この第２の部分と選択回路３０１Ｌ又は３０１
Ｒとを接続するための第３の部分とからなる。

【０１１９】セルアレー１００，１００￣￣￣内のそれ
ぞれにある選択回路３０１Ｌ，３０１Ｒには、それぞれ
線３０２Ｌ，３０２Ｒより行アドレスの内の２ビットが
与えられる。たとえば、セルアレー１００の左側ワード
線群、右側ワード線群、セルアレー１００￣￣￣内の右
側ワード線群、右側ワード線群の行アドレスの最下位２
ビットがそれぞれ００，１０，０１，１１と仮定する。
セルアレー１００内の線３０２Ｌ，３０２Ｒ、セルアレ
ー１００￣￣￣内の線３０２Ｌ，３０２Ｒには、外部か
ら与えられたアドレスがそれぞれ００，１０，０１，１
１のときに高レベルの信号が与えられる。

【０１２０】なお、実施例にかえ、入出力データ線対Ｉ
／Ｏ〜の第２の部分を右方にさらに延在させ、そこ
に検知回路６Ｃ〜を設けることも可能である。この
ときは入出力データ線対Ｉ／Ｏ〜の内の上述の第１
の部分は不要である。また、セルアレー１００，１００
￣￣￣内に設けられた図２５のようにワード線方向に延
在した部分とし、セルアレー１００と１００￣￣￣の上
方にデータ線方向に延在した部分にて入出力データ線対
Ｉ／Ｏ〜を構成することもできる。このときは、前
述の第１，第２の部分は不要になることはいうまでもな
い。

【０１２１】図２７は、セルアレー１００と１００の各
々内の選択回路３０１Ｌ，３０１Ｒのワード線方向の位
置をブロック１００Ｌと１００Ｌの間にし、かつそ
れらのデータ線方向の位置を選択回路５ＲＬ，５ＲＲの
間にした点で図２６と異なる実施例を示す。この位置は
レイアウト設計上面積に比較的余裕のある箇所であり、
選択回路３０１Ｌ，３０１Ｒのレイアウト設計が容易に
なる。

【０１２２】以上、各種メモリセルアレー構成における
本発明の適用例について述べて来た。ここで導入したビ
ット線対と共通入出力データ線対の間に中間入出力デー
タ線対を設け、これをスイッチで選択する方式は入出力
データ線対の寄生容量低減に寄与し、連続モード動作す
るメモリのみでなく従来のメモリにおいても適用可能で
ある。

【０１２３】図２８はその実施例を示すもので、全ビッ
ト線対がＢ１〜Ｂｉ，Ｂ１〜Ｂｊ，Ｂ１〜Ｂ
ｉ，Ｂ１〜Ｂｉからそれぞれ構成される４つのブ
ロックに分けられ、それぞれのブロックに対応して中間
の入出力データ線対Ａ〜Ａが設けられ、中間の入出
力データ線対Ａ〜Ａを共通の入出力データ線対Ｉ／
Ｏに接続するためのトランジスタＱ₅₁〜Ｑ₅₈からなる選
択回路３０１が設けられ、図３と同じく列アドレスの下
位２ビットを除く上位ビットに応答するビット線選択回
路５ＣＡが設けられている点が図１と主に異なる。ビッ
ト線選択回路５ＣＡがゲート回路１０１を制御して各ブ
ロックから一つのビット線対を選択し、選択されたビッ
ト線対を対応する一つの中間入出力データ線対に接続す
る。選択回路３０１内の４対トランジスタの内、一対の
みが、列アドレスの下位２ビットに応答する回路（図示
せず）によりオンとされる。こうして所望の一つのビッ
ト線のみが共通データ線対Ｉ／Ｏに接続される。

【０１２４】さて、共通入出力データ線対Ｉ／Ｏの寄生
容量のうちでも最も支配的なのは、ゲート回路１０１の
構成要素であるＭＯＳトランジスタ（図１参照）のソー
ス若しくはドレインの拡散層とシリコン基板間に生じる
空乏層容量である。

【０１２５】本実施例では、ゲート回路１０１内のすべ
てのＭＯＳトランジスタの１／４のみが同時にデータ線
対３０１に接続される。したがってゲート回路１０１内
のＭＯＳトランジスタによる寄生容量は本実施例では従
来の１／４となるために、寄生容量の大幅な軽減がなさ
れ、入出力データ線対Ｉ／Ｏ線に係わる動作の高速化が
可能となる。以上の説明から明らかなごとく、図２４〜
図２７のレイアウトは図２８のごとく対の共通入出力デ
ータ線を有するメモリにも適用できる。なお図２８では
選択すべきビット線対以外にも三つのビット線対が選択
され、これらを対応する三つの中間データ線対に接続さ
れる。

【０１２６】これら三つの中間データ線対の各々は、各
ビット線対ごとに設けられた検知増幅器（図示せず）の
みにより駆動されるため、これらの検知増幅器の動作は
遅くなるおそれがある。これをさけるためには、ビット
線対選択回路５ＣＡを、列アドレスの全ビットに応答し
てビット線対Ｂ〜Ｂｉの内の一本のみを選択するよ
うにゲート回路を制御する回路（すなわち、図１の回路
５Ｃと同じ回路）にすればよい。

【０１２７】

【発明の効果】以上説明したように、本発明によれば、
高速にデータを読み出すメモリを提供することができま
す。

【図面の簡単な説明】

【図１】図１は従来のＭＯＳトランジスタを用いたダイ
ナミックメモリの概略回路図。

【図２】図２は図１のメモリの動作を示すタイムチャー
ト。

【図３】図３は本発明による、スタチック型回路を一部
に用いた実施例。

【図４】図４（Ａ）は図３の回路に用いられるバッファ
の回路構成図。図４（Ｂ）は図３の回路に用いる選択回
路の構成図。図４（Ｃ）は図３の回路に用いる出力増幅
回路の構成図。

【図５】図５は図３の回路の動作を示すタイムチャー
ト。

【図６】図６は連続モードとページモードとの組合せで
動作する本発明の実施例。

【図７】図７は図６のメモリの動作を示すタイムチャー
ト。

【図８】図８は連続モードで動作する、ダイナミック型
回路のみからなるメモリの構成図。

【図９】図９は図８のメモリの動作を示すタイムチャー
ト。

【図１０】図１０は連続モードとページモードの組合せ
で動作する本発明の実施例。

【図１１】図１１は図１０のメモリで用いるパルス発生
回路の構成図。

【図１２】図１２は図１１の回路の動作を示すタイムチ
ャート。

【図１３】図１３は図１０のメモリに用いるラッチ回路
の構成図。

【図１４】図１４は図１０のメモリの動作を示すタイム
チャート。

【図１５】図１５は連続モードとページモードと行選択
動作を連続して行う本発明の実施例。

【図１６】図１６は図１５のメモリで用いるパルス発生
回路の構成図。

【図１７】図１７は図１６の回路の動作のタイムチャー
ト。

【図１８】図１８は図１５のメモリの動作のタイムチャ
ート。

【図１９】図１９は連続モード動作のための選択回路の
変形例。

【図２０】図２０はデータ書込み回路の変形例。

【図２１】図２１は図２０の回路のタイムチャート。

【図２２】図２２はデータ書込み回路の他の変形例。

【図２３】図２３は本発明によるメモリのレイアウトを
示す。

【図２４】図２４は本発明によるメモリの他のレイアウ
トを示す。

【図２５】図２５は本発明によるメモリのさらに他のレ
イアウトを示す。

【図２６】図２６は本発明によるメモリのさらに他のレ
イアウトを示す。

【図２７】図２７は本発明によるメモリのさらに他のレ
イアウトを示す。

【図２８】図２８は本発明によるメモリのさらに他のレ
イアウトを示す。

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数のワード線と、複数のビット線と、該
   複数のワード線と該複数のビット線の所望の交点に配置
   された複数のメモリセルとを有するメモリアレーと、 上
   記複数のワード線の所定のワード線を選択するワード線
   選択手段と、 上記複数のビット線の所定のビット線を選
   択するビット線選択手段と、 該ビット線選択手段により
   選択されたビット線からのデータを出力するデータ出力
   手段とを具備するアドレスマルチプレックス方式のモノ
   リシック半導体集積回路装置において、 ワード線を選択
   する行アドレスを上記ワード線選択手段に確定するため
   の行アドレス確定信号とビット線を選択するための列ア
   ドレスを上記ビット線選択手段に確定するための列アド
   レス確定信号をクロック信号に応答して出力する信号発
   生手段をさらに具備し、 上記信号発生手段からの上記行
   アドレス確定信号に応答して、上記複数のワード線の所
   定のワード線を選択する如く上記ワード線選択手段は構
   成され、 上記信号発生手段からの上記列アドレス確定信
   号に応答して、複数のビット線を選択することが可能な
   如く上記ビット線選択手段が構成され、上記ビット線選
   択手段により選択された上記複数のビット線からのデー
   タを上記データ出力手段から出力している間に、上記信
   号発生手段から次の列アドレス確定信号を発生する動作
   を開始することを特徴とするモノリシック半導体集積回
   路装置。
2. 【請求項２】上記メモリアレーは複数のアレーに分割さ
   れてなり、 上記データ出力手段は上記複数のアレーから
   の複数のデータを保持するデータ保持手段と、該データ
   保持手段により保持されたデータを選択する保持データ
   選択手段とを具備し、該保持データ選択手段は上記列ア
   ドレスの一部に応答して上記データ保持手段により保持
   されたデータを選択することを特徴とする特許請求の範
   囲第１項に記載のモノリシック半導体集積回路装置。
3. 【請求項３】上記データ出力手段は上記ビット線選択手
   段により選択された上記複数のビッ ト線からのデータを
   保持するデータ保持手段と、該データ保持手段により保
   持されたデータを選択する保持データ選択手段とを具備
   し、該保持データ選択手段は上記クロック信号に応答し
   て上記データ保持手段により保持されたデータを所定の
   順序に従い順次出力することを特徴とする特許請求の範
   囲第１項に記載のモノリシック半導体集積回路装置。
4. 【請求項４】上記複数のメモリセルの各メモリセルは、
   １つのトランジスタと１つのキャパシタからなることを
   特徴とする特許請求の範囲第１項乃至第３項の何れかに
   記載のモノリシック半導体集積回路装置。
5. 【請求項５】上記次の列アドレス確定信号のパルス幅は
   上記クロック信号のパルス幅の複数個分であることを特
   徴とする特許請求の範囲第１項乃至第４項の何れかに記
   載のモノリシック半導体集積回路装置。
6. 【請求項６】上記クロック信号は上記モノリシック半導
   体集積回路装置の外部から入力されることを特徴とする
   特許請求の範囲第１項乃至第５項の何れかに記載のモノ
   リシック半導体集積回路装置。