JPH02289989A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳダイナミックメモリのようなモノリシッ
クメモリに係る。

〔従来の技術〕

第１図は、アドレス信号を行アドレスと列アドレスの２
つに分け、これらを同一の入力端子を介して時分割に入
力する、いわゆるアドレスマルチプレックス方式が採ら
れ、さらに行アドレスを固定したままで、列アドレスの
みを連続的に変化させるページモードと称する機能を有
する、従来技術によるＮ型ＭＯＳトランジスタを用いた
ダイナミックメモリの概略回路構成を示している。第１
図およびその他の図面において添字Ｒ，Ｃのついた参照
記号はそれぞれ行選択動作列選択動作に係わる回路部分
に付されている。ＩＲＩＣは外部からの制御クロックで
主として前者は行選択時の動作の開始を、後者は列選択
動作の開始を制御する。

２Ｒ，２ＣはそれぞれＩＲ，ＩＣの入力を受けてメモリ
内部の動作に必要な複数のタイミングパルスを発生する
回路である。図中では代表的な出力１１Ｒ，１２Ｒ，１
３Ｒ，１２Ｃのみを記しており、他は省略している。回
路２Ｃは信号１１Ｒが入力されている条件下でのみ信号
ＩＣに応答する。

３は複数ビットからなる行又は列アドレスを並列に入力
するための複数本の信号線からなる。アドレスバッファ
回路４Ｒ，４Ｃは線３を介して時分割に入力される行ア
ドレスと列アドレスをそれぞれ回路２Ｒ，２Ｃより供給
されるアドレスバッファ制御信号１２Ｒ，１２Ｃに従が
って取り込み、？れぞれ内部行アトレス信号１４Ｒとそ
の反転信号］．　４　Ｒおよび内部列アトレス信号１４
Ｃとその反転信号１４Ｃを出方する。信号１４Ｒ，１４
Ｒは行デコーダ（図示せず）、ワードＪＳＷ■〜Ｗ，の
廓動回路（図示せず）などからなるワード線逸択回路５
Ｒに供給され、他方信号１４ｃ，１４Ｃは列デコーダ（
図示せず）およびビット線選択線Ｙ■〜Ｙ．の駆動回路
（図示せず）などがらなるビット線選択回路５ｃに供給
される。１００はメモリセルアレ一部であり、いわゆる
折り返しビット線（Ｆｏｌｄｅｄ　ｂｉｔ　ｌｉｎｅ）
として、ビソ１・線対Ｂ，〜Ｂ　Ｉ＋を有しビット線対
Ｂ０〜Ｂｎの各々と”７−トａｗ■〜Ｗ．の二つの交点
の一方に１．　Ｍ　Ｏ　Ｓトランジスタからなるメモリ
セルＭＣが配置されている。各ビット線にはまたダミー
セル（図示せず）が接続されている。６Ｒはメモリセル
ＭＣがらの微ホ信号の検知回路であり、トランジスタＱ
，，Ｑ２から構成され、回路２Ｒにより供給される検知
回路恥動信号１３Ｒの指示により動作する。

ゲー１・回路１．　Ｏ　］は各データ線対ごとに設けら
れた１対のＭＯＳＩ−ランジスタを有し、入出力データ
線対Ｉ／Ｏと対応するビット線対を線Ｙ１〜Ｙｎの信号
に応答して接続するものである。６Ｃは検知回路、７Ｃ
は出力増幅回路、８は出力端子である。９はデータ入力
端子、」−〇Ｃはデータ人カバソファである。なお，第
１図の各回路はダイナミック型である。以下、第］図の
回路の動作を第２図を参照して説明しよう。

まず、行選択制御クロツクＩＲが低レベルになると、内
部動作に必要な複数の内部クロックの内１２Ｒのクロツ
クが回路２Ｒにより発生され、信号ＩＲの立下がりに同
期して線３を介して入力される列アドレス■を回路４Ｒ
が取り込み、内部アドレス信号１４Ｒ，１／ｌ−Ｒを発
生する。このメモリはアドレスマルチ方式で動作するの
で線３には，行アドレス■のみがまず入力される。第２
図のＣ），　Ｏ，（０・・・・・Ｏは後で入力される列
アドレスである。

内部アドレス信号１４−Ｒ，１４．Ｒに応答して回路５
Ｒが動作し、ワー１一線Ｗ１〜Ｗヨの１本、たと一力 えばＷ０が選ばれる。こうして、選択されたワート線Ｗ
，に接続された複数のメモリセルが読出される。各ビッ
ト線にはダミーセル（図示せず）が設けられており、選
択されたメモリセルが接続されたビット線と対をなすビ
ット線に接続されたダミーセルが回路５Ｒにより読出さ
れる。こうして、ｎ個のビット線対上に微小信号が読出
される。その後信号］．３Ｒが低電位になり、各検知回
路６Ｒが動作し，各データ線対の電圧が差動増幅される
。

この動作をもって，おおむね、行選択動作が完了する。

その後列選択制御クロツク１Ｃが低レベルになると、回
路２Ｃが信号１２Ｃを発生する。なお、信号１．ｌＲは
信号ＩＲの反転信号で、回路２Ｃは信号１．　Ｉ　Ｒが
高レベルのときのみ信号ＩＣの立下がりに応答するよう
に構成されている。信号ＩＣの立上がりには、信号１１
Ｒのレベルに無関係に回路２Ｃは応答する。信号１Ｃの
立下がりに同期して線３を介して入力される列アドレス
○を回路４Ｃが信号１２Ｃに応答して取り込み、内部ア
ドレス信号１．４Ｇ，１４Ｃを発生する。信号１４Ｃ，
１．４Ｃに応答して回路５Ｃによりビット線選択線Ｙ１
〜Ｙｎのうちの１本、例えばＹ１が選ばれる。これによ
って、ＭＯＳトランジスタＱ３，Ｑ．がオンになり，デ
ータ線対Ｂ，の信号が入出力データ線対■／○に転送さ
れ検知回路６Ｃにより差動増幅され，その出力がさらに
出力増幅回路７Ｃにと増幅され、出力端子８に読み出し
データ■が出力される。

〔発明が解決しようとする課題〕

通常のモートでは、この後，信号］．Ｒ，ＩＣが共に高
電位に戻され、メモリは元の待機状態に戻る。このとき
のメモリの信号は第２図に点線にて示されるレベルを取
る。

すなわち、回路２Ｒは信号］−Ｒが高レベルになったと
きに行選択動作に関する回路たとえば４　Ｒ　，５Ｒ，
６Ｒおよびセルアレ一部１００にそれぞれを待機状態（
すなわち、プリチャージ状態）にする信号を供給する回
路（図示せず）を有している。

一方回路２Ｃは信号ＩＣが高レベルになると、列へ 一″６ 選択動作しこ関与する回路、たとえば、回路４Ｃ，５Ｃ
，６Ｇ，７Ｃ，ＩＯＣおよびデータ線対■／○にそれぞ
れをプリチャージして待機状態にするための信号を供給
する回路（図示せず）を有している 一方、ページモード動作では、上記出力端子８に出力が
現れた以降、第２図に実現にて示すように、信号ＩＲは
そのまま低電位状態を保ち、信号ＩＣのみをオン、オフ
させて、列選択動作のみを連続して行なう。

このページモードでは信号ＩＲは低電位状態であるから
、行選択動作に係る回路はそれまでの状態、すなわち、
今の例ではワード線Ｗ１が選択され、かつ、検知回路６
Ｒは動作状態のままである。

したがって、信号ＩＣが高電位状態になると例えば回路
２Ｃ，４．Ｃ，５Ｃ，６Ｇ，７Ｃなどの列選択動作に係
わる回路のみがそれぞれ所定のタイミングから待機状態
となり，次の動作に備える。その後信号ＩＣが低電位に
なると，前に述べたと同様に回路２Ｃ，４Ｃが動作し，
回路４Ｃが線３を？して入力される次の列アトレスＯを
取り込み、信号１４Ｇ，１４Ｇを回路５Ｃに供給する。

回路５Ｃは信号１４Ｃ，１４Ｃに対応した、ビット線対
選択線Ｙ■〜Ｙｎのうちの一本を選択し、これに対応す
るビット線対の信号が入出力データ線対Ｉ／Ｏに転送さ
れ、回路７Ｃを経由して出力端子８にデータが出力され
る。以降も同様の動作を連続し，列アドレスＱ，　Ｏ・
・・・・Ｏに対応したデータが端子８に連続して出力さ
れる。ページモードの終了とともに、信号ＩＣ，ＩＲが
ともに高レベルに戻され，メモリは元の待機状態に戻さ
れる。

以上述べたようにページモードでは、行選択動作が繰り
返されないため、通常より高速の動作が可能となり、こ
の時のアクセス時間は、列アドレスの入力からデータの
出力までの時間ｔｃ＾に等しくなり、この時間ｔｃ＾は
通常動作時のアクセス時間（行アドレスの入力からデタ
の出力までの時間）ｔｕ＾の約１／２〜２／３程度にな
る。

また、ページモードで連続読み出しのできる最大のデー
タ数ｊは、常に異なるアドレスのメモリセルのデータを
読み出すとすると、原理的には列アドレスによって指定
できるビット線対の数ｎと等しい。通常、アドレスマル
チ方式のメモリでは、ビット線対の数ｎとワード線の数
ｍを等しくするため、メモリ全体の記憶容量をＮとする
と、ｊ＝．／？となる。この値は原理的な値であり、他
の特性との関連で適宜変更されうるが、通常ｊ＝数十〜
数百の範囲にあり，ページモードではこの数量の異なる
データを連続して、上記のアクセス時間で読み出せる。

しかしながら、電子計算機の主記憶装置として使用する
には、上記したページモードでさえもアクセス速度が遅
い。

本発明の目的は、従来のページモードよりもさらにアク
セス時間の短かいモードで動作のできるメモリを提供す
ることにある。

〔課題を解決するための手段〕

このため本発明では、メモリセルアレーをブロックに分
け、各ブロックごとに、入出力データ線を設け、同じ列
アドレスに応答して各ブロックから一つの出力を各ブロ
ックに対応する入出力データ線に送出する選択回路と、
上記入出力データ線上の信号を直列に出力する並列直列
変換回路を設けた。

〔実施例〕

以下、実施例により本発明を示す。

（１）連続モード 第３図において第１図と同じ参照番号のものは第１図の
ものと同じものを示す。メモリセルアレー１００は第１
図と同じ構造のメモリセルのアレーからなる。本実施例
では４つの入出力データ線対工／０■〜Ｉ／Ｏ■が設け
られ、列選択動作時に、セルアレ−１００から４つのビ
ット線対が同時選択される。このため、セルアレ−１０
０は４つのブロック１００■〜１００■に分けられ、各
ブロックは同じｉ本のビット線対を有する。ブロックｊ
（１≦ｊ≦４）のビット線対は番号Ｂｊ１〜ＢＧ）ｉで
表わす。ビット線対Ｂ（Ｄｋ−Ｂ■ｋ（１≦ｋ’；ｉ）
の列アドレスは、下位２ビット以外は同−になるように
アドレス付けされている。

本実施例でも、第ｊ図と同様にアトレスマルチプレック
スの方法が用いられる。

アドレスバッファ回路４ＣＡは、線３を介して入力され
る列のアドレスの内下位２ビット以外の七位側ビットの
みを取り込み、これらに対応する内部列アドレス信号１
４ＣＡとその反転借号１　４．　Ｃ　Ａを出力する点で
第１図の回路４Ｃと異なる。

これに伴ない、ビット線選択回路５ＣＡは、この内部ア
ドレス信号１４．Ａ，１４．ＣＡに応答するようにされ
ている点で、第１図のビット線選択回路と異なる。なお
、簡単化のために、ビット線選択回路５ＣＡとゲート回
路１０１を接続する信号線は図示されていない。

さらに、４つデータ線対工／○■〜Ｉ／Ｏ■に接続して
検知回路６Ｃ■〜６Ｃ■が設けられ、さらにこれらの出
力を選択する回路２０１とこれを制御する回路５ＺＳと
、回路５ＺＳの出力を増幅する＠ｇ　７　Ｃ　Ｓを回ｇ
５Ｚｓに選択すべきアドレスを与えるためのバッファ４
　Ｃ’　Ｓと，これを起動するパルスを発生する回路２
Ｃ′、書込みデータを選択する回路２０３、書込みデー
タバッファ１０ＣＳが設けられている点で第３図のメモ
リは第１図のと異なる。

なお、バッファ４０″Ｓ、選択回路５ＺＳ、出力増幅回
路７ＣＳはスタチンク型回路にて構成されており、それ
ぞれの回路構成は第４Ａ図〜第４Ｃ図に示されている。

バノファ１０ＣＳもスタチック型である。これら以外の
回路はダナミンク型である。

また、第１図の出力増幅型回路７Ｃはダイナミック型で
あるため、回路２Ｃは、回路７Ｃにこれをプリチャージ
して待機状態にする信号を信号１Ｃが高レベルになるご
とに供給回路（図示せず）を有していた。第３図では出
力増幅回路７ＣＳはスタチック型であるため回路２ＣＡ
から回路７ＣＳにこの信号を供給する必要がなく、この
供給回路を有しない点て第１図の回路２Ｃと異なるのみ
である。

ζ覧１１一 】２一 回路２Ｃ’は信号ＩＣのレベルが反転するごとに信号Ｉ
Ｃの反転信号１２Ｃ′を出力する回路である。

なお、第３図では、第１図の検知回路６Ｒをそのまま用
いるが、これは簡単化のために図示されずメモリセルア
レ一部１００内に含まれているものと仮定する。

以上，第５図を参照して実施例の動作を説明する。

信号ＩＲに応答した行選択動作が行アドレス■に基づき
、第１図と全く同様に行なわれる。その後，信号ＩＣに
応答して列アドレスＯに基づく列選択動作が行なわれる
。

信号ＩＣの立下がりとほぼ同期してあるいは、信号ｌＣ
の立下がりの前に列アドレスＯが線３に入力され、バッ
ファ４ＣＡに入力される。バッファ４ＣＡは、信号ＩＣ
に応答して発生される信号１２Ｃの立」−がり時に、こ
のアドレスＯの下位２ビット以外の上位側ビットを取り
込み、内部アドレス信号１４ＣＡ，１４．ＣＡを発生し
、その後、信号ＩＣが高レベルになりバッファ４ＣＡが
プリチャージされるときまで、線３上のアドレスが変化
しても出力を変化しない。

ビット線選択＠路５ＣＡはこの内部アドレス｛ｆｆ％１
４ＣＡ，１４τＷに応答して、ブロック］００■〜■毎
に一つのビット線対、たとえば、Ｂ■１，Ｂ■１，Ｂ■
１，Ｂ■１を同時に選択するようゲート回路１０１を制
御し、データ線対丁／Ｏ■〜Ｉ／Ｏ■に信号が送られる
。これらの信号はそれぞれ検知回路６Ｃ■〜６Ｃ■によ
って差動増幅され、Ｍｏｓ＋−ランジスタＱ５〜Ｑ，か
らなる選択回路２０１に供給される。２Ｃ’　は本発明
による動作（以下これを連続モード動作と呼ぶ）させる
ための複数のタイシングパルスを信号ＩＣに応答した発
生する回路である。図中ではその出力として代表的な信
号１Ｃの反転信号１２Ｃ′のみを示し、他は省略してあ
る。アドレスバッファ４Ｃ’Ｓは、信号１２Ｃ′が高レ
ベルのときに線３を介して入力される列アドレス○の最
下位２ビッ１−に応答して、内部アドレス信号１４Ｃ′
と？の反転信号１４Ｃ′を出力する回路でスタチック型
回路が構成されている。

第４Ａ図はアドレスバッファ４　Ｃ’　Ｓの内、アドレ
ス１ビットに関する部分の例であり、Ｑエ，，Ｑ■４を
鄭動ＭＯＳトランジスタ、Ｑ■２１Ｑ１３を負荷ＭＯＳ
Ｉ−ランジスタとする２段のインバータ回路となってい
る。信号１４０′は線３に入力されるアドレスの１ビッ
トの非反転信号で．１４Ｃ’はこのアドレスの反転信号
となる。ここで負荷トランジスタＱ■２１０１３のゲー
トを信号１２０′によって制御しているのは、信号ＩＣ
が入力されないとき、すなわち待機状態でこれらの負荷
ＭＯＳトランジスタをオフにし、消費電力を低減するた
めである。

バツファ４Ｃ′の内、列アドレスの他の１ビットに関す
る部分も全く同様に構成される。なお、バッファ４Ｃ’
Ｓはスタティック型回路であるが、信号１２Ｃ′が高電
位になった時点から動作を開始するので、最初の列アド
レス○の下位２ビット取り込みは、信号１２Ｃ’　と同
期して行なわれ？。信号１２Ｃ′が高電位に保持された
状態では線３から入力されるアトレスの変化に応じて回
路固有の遅れ時間（１〜数ｎｓｅｃ）の後に出力１４ｃ
′１４０′が変化する。

デコーダ５ＺＳはバッファ４　Ｃ’　Ｓの出力に応じて
、線２■〜Ｚ■の１つを選ぶ。ここではアドレスＯに応
じて２■が選ばれる場合を例示している。

第４Ｂ図はデコーダ５ＺＳの内、出力線Ｚ■を選択する
部分を示し、トランジスタＱ１■，Ｑ１，のゲートに入
力される列アドレスの下位側２ビッ１・に対してＮＯＲ
回路構成になっており、両入力が低電位状態で出力Ｚ■
に負荷１・ランジスタＱ，７を介して高電位を出力する
。本回路もスタティック型であるから、信号１２Ｇ’が
高レベルのときには入力アドレスのレベル変化に応じて
出力は直ちに変化する。

デコーダ５ＺＳの内、出力線Ｚ■を選択する部分も同様
に構成される。第４Ｂ図において負荷トランジスタＱ，
７のゲー１・を信号１２Ｃ′で制御す？のは第４Ａ図の
場合と同じ理由による。

データ線対■／○■〜工／○■の信号がそれぞれ検知回
路６Ｃ■〜６ｃ■にょって差動増幅されたときには、デ
コーダ５Ｚｓはすでに列アドレスＯに対応した線Ｚ■を
選択しており、回路６ｃ■の出力がＭＯＳトランジスタ
Ｑ５によって選択され、線２０２を介して出力増幅回路
７ＣＳに供給される。

第４Ｃ図に示すように、出力増幅回路７ＣＳは、ＭＯＳ
トランジスタＱエｓｒＱ■，からなるインバータ回路と
Ｑｚｏ＋Ｑ２■からなるプッシュプル回路から構成され
ている。本回路もスタチック型であり，回路個有の遅れ
時間の後、線２０２上の信号を端子８に出力する。信号
１２ｃ′が負荷トランジスタＱ■，に印加されているの
は第４Ａ図のときと同じ理由による。

このようにして、従来と同様に信号ＩＲもしくはＩＣが
低レベルになってからそれぞれｔＲ＾，ｔｃ＾の時間経
過後に、アドレス■，○に対応した最初のデータ■が端
子８に出力される。

その後も信号ＩＲ，ＩＣが低電位に維持され、は元の動
作状態を保持する。したがって、データ線対Ｉ／Ｏ■〜
Ｉ／Ｏ■にメモリの４つのブロックから読み出された４
つのデータが保持され、検知回路６Ｃ■〜■もこの４つ
のデータを増幅した信号を出力している。

出力増幅回路７ＣＳの動作が完了してデータ■が出力さ
れるタイミングで次の列アドレスＯが［３を介して入力
される。この列アドレスＯは列アドレスＯとはその下位
２ビットのみ異なるものである。アドレスＯの下位２ビ
ッ１・に応答して回路４Ｃ’Ｓの出力１４．Ｃ’　，１
４．Ｃ’　が変化し、回路５ＺＳによってアドレスＯの
下位２ビットに対応する出力線例えばＺ■が選ばれる。

これによってトランジスタＱ６がオンになり、検知回路
６Ｃ■の内容が出力増幅回路７ＣＳを通して、端子８に
データ■として出力される。以後も出力増幅回路７ＣＳ
の動作完了ごとに列アドレスＯ，Ｏを入力し、同様の動
作を繰返して、対応するデータ■，■が順次出力される
。この間借号１２Ｃは高レベルのままであるので、アド
レスＯ−Ｏは上位側ピントをバッファ４ＣＡが取り込む
ことはなく、その出力１４ＣＡ，１４ＣＡはアドレス０
に対するもののままである。したがって、このことは、
アドレスＯ−Ｏの上位側ピントは線３より人力する必要
がないことを示している。したがって、第５図ではアＩ
《レス○〜Ｏの−Ｌ位ビットは入力されないものとして
線３Ｊユの信号を図示した。

この連続モードの終了後、信号ＩＣ，１．Ｒは高レベル
に戻され、メモリは待機状態に戻る。すなわちスタチッ
ク型回路４Ｃ’Ｓ，５ＺＳ，７ＣＳはそれらへの入力信
号１２Ｃ′が低レベルとなることにより待機状態になり
、メモリの他のダイナミック型の回路の各々は、回路２
Ｒ又は２ＣＡのいずれかから供給される信号によりプリ
チャージされる。

以上述べた実施例によれば、連続モードでのアクセス時
間、すなわち、２番目以降の列アドレスＯ−Ｃ３）が入
力されてからデータ■〜■が出力されるまでの時間ｔ　
ＺＳＡは、回路４Ｃ’Ｓ，５ＺＳ，７ＣＳというわずか
の回路の動作速度で決まるため、しかも、これらの回路
がダイナミック型回路と異なり、プリチャージを必要と
しないスタチツク型であるため、従来メモリのページモ
ードのアクセス時間ｔｃ＾に比べ、］／２〜１／５と極
めて小さくなり、高速の連続動作が可能になる。また、
この高速動作サイクル時間ｔ　ｚｓｃもアクセス時間ｔ
ｚｓ＾とほぼ同様になり、従来より１／２〜１／５に短
縮される。

以上、読み出し動作について述へたが、書き込み動作に
ついても、第３図に示すように、データ人力９からデー
タ入力バｙファ１．　０　Ｃ　Ｓと、線２０４と、読み
出し時の選択回路２０１と同様の構成を有し、回路５Ｚ
Ｓで制御される選択回路２０３を経て、データ線対Ｉ／
Ｏ■〜■／○■に一対の差動書込みデータが連続的に供
給され、高速の連続書き込みが行なわれる。

（２）連続モーｌヘとページモートの組合せ一ド以−１
−の実施例では、４つ以上の異なるデータを読み出し／
書き込みする場合は、４つのデータを連続モートで取り
扱った後、第５図に示すように信号ＩＲ，ＩＣを高電位
に戻しすべての回路を待機状態に復帰させ、再度連続モ
ード動作を開始する必要がある。したがって連続モード
が断続的にしか実行さおないため、多量のデータを読出
すときの速度を更に改善する余地を残している。以下に
多重のデータについて連続モート動作が可能な複数の実
施例について述へる。第６図は、連続モードとページモ
ートを組み合わせたモードで動作するメモリの実施例で
あり、第６図において第３図と同し参照番号のものは第
３図と同じものをさす。なお、第６図では、データの書
込みに関する部分は簡単化のために図示されていない。

第６図は第３図と主に次の点で異なる。

切り離し用ＭＯＳＩ−ランジスタＱ２，〜Ｑ３，とデー
タを一時記憶するダイナミック型のラッチ回路６Ｃ■″
〜６Ｃ■”が設けられ、第３図の回路の回路２Ｃ’　の
代りに回路２Ｃ’Ａが用いられている。

？ッチ回路６Ｃ■″〜６Ｃ■″は種々の構成が考えられ
るが、その−例は後に第１３図で説明される。

回路２Ｃ’Ａは信号ＩＣの最初の立下がりに応答してそ
の反転信号１２Ｃ′を出力する点では、第３図の回路２
Ｃ’　と同じであるが、その後の信号ＩＣのレベル変化
には、信号１１Ｒが高レベルの間は応答しない点で第３
図の回路２Ｃ’　と異なる。さらに、回路２Ｃ’Ａは、
信号ＩＣの立下がり後所定の期間経過して高レベルとな
る信号１５Ｃを出力する点で第３図の回路２Ｃ’　と異
なる。

トランジスタＱ２■〜Ｑ　ｆｆ　４は検知回路６Ｃ■〜
６Ｃ■の検出データがラッチ回路６Ｃ■“〜６Ｃ■“に
取り込まれた後信号１．５Ｃの制御によりオフとされラ
ッチ回路６Ｃ■″〜６Ｃ■“を検知回路６Ｃ■〜６Ｃ■
から切り離す機能を有する。

第７図を参照して、第６図のメモリの動作を説明する。

第１組のア１・レスの先頭ア１〜レスＯによりデータ線
対Ｉ／Ｏ■〜■／○■ヘデータが読み出さ？るまでの動
作は、第６図の実施例と同一である。

検知回路６Ｃ■〜６Ｃ■は対応するデータ線対１／Ｏ■
〜■の電圧を差動増幅し、増幅結果に応して、一対の異
なるレベルの信号を検出データとして出力する。

検知回路６Ｃ■〜６Ｃ■による差動増幅動作が終了する
時点で、信号１５Ｇが高電位状態になり、トランジスタ
Ｑ２■〜Ｑ３４を介してラッチ回路６Ｃ■″′〜６Ｃ■
”は検知回路６Ｃ■〜６Ｃ■の各から出力される１対の
信号に対応した状態にラッチされる。ラッチ回路６Ｃの
”〜６Ｃ■”の出力の一つ、たとえば６Ｃ“の出力がア
ドレスＯに応答する選択回路により選択され、出力増幅
回路７ＣＳよりデータ■として出力される。この後、線
３を介して入力される列アドレスをアドレスＯ〜Ｏに順
次変更することにより、ラッチ回路６Ｃ■＃〜６Ｃ■“
の出力に基づき，連続モードでデータ■〜■を出力する
ことが可能になる。

本実施例では、この連続モード動作と並行してページモ
ート動作を開始させるために、ラッチ回？６Ｃ■″〜６
Ｃ■”へのラッチ動作の完了後、信号ＩＣを高電位状態
にする。この結果、回路２Ｃ’Ａによって信号１５Ｃを
元の低電位に戻し、トランジスタＱ２■〜Ｑ３，をオフ
することによりラッチ回路６Ｃ■″〜６Ｃ■”を検知回
路６Ｃ■〜６Ｃ■から切り離すと同時に、従来例のペー
ジモードの場合と同じく、信号ＩＣの高レベルに応答し
て回路２ＣＡにより列選択動作に係わる回路、すなわち
、バッファ４ＣＡとビット線選択回路５ＣＡおよびデー
タ線対Ｉ／Ｏ■〜■、検知回路６Ｃ■〜６Ｃ■をメモリ
の待機状態に復帰させる。

この列選択用回路の復帰動作を開始したとき、この復帰
動作とは無関係にアドレスＯについての連続モード動作
を行うため、出力増幅回路７ＣＳがデータ■を出力した
タイミングで線３を介して次の列アドレスＣ２を入力す
る。ただし、アドレスＯの下位２ビットのみ入力すれば
よい。何故なら、バッファ４ＣＡは信号ＩＣの立上りに
伴ない、待機状態にされているので、線３上のアドレス
に応答しない状態にある。したがって、アド２３一 レスＯの上位ビットは入力する必要がない。このことは
後に説明するように，後続の列アドレス０４３）の入力
のときも同じであり，その結果、アドレス（Ｄ−Ｏの各
々の上位ビット内アドレスＯの上位ビットのみ入力すれ
ばよいことになる。また、信号１Ｃが高レベルになって
いる間も連続モード動作を可能にするため、回路２Ｃ’
Ａは、信号１１Ｒが低レベルの間は信号ＩＣが高レベル
に戻っても信号１２Ｃ′を高レベルに保持する。こうし
て、列選択用回路の復帰動作と並行してアドレスＣ２の
下位２ビットに基づいて連続モード動作が行なわれ、デ
ータ■が読出される。出力増幅回Ｍ７ＣＳがデータ■を
出力し、アドレスＯに基づき連続モード動作を開始する
時点で列選択動作に関する回路の復帰動作が完了したと
仮定すると、この時点からただちに次の列選択動作を開
始させるため、この時点から信号ＩＣを再び低電位にし
たうえで第２の組のアドレス■，■　・・・・の先頭ア
ドレス○の取り込みを開始したい。このためには線３を
介してアドレス○の取り込みとアドレスＯの取り込みを
同時に行う必要がある。連続モード動作には列７１〜レ
スの下位側２ビットのみを用いればよいので、線３の下
位側の２本を介してアドレスＯの下位側２ビットを外部
より送り、線３の残りの線を介してアドレス（Ｑの下位
側２ビット以外の上位側ビットを入力する。

アドレスＯの下位側２ビットによる連続動作が終了する
と、アドレスＯについても同様にその下位側２ビットの
みが線３を介して入力される。

この間、メモリは信号１２Ｃが高レベルに戻るときから
アドレスＯの上位側のビッ１・に応答して列選択動作を
行ない、入出力データ線対Ｉ／Ｏ■〜■の電圧が変化し
、検知回路６Ｃ■〜■が動作する。信号ＩＣを低レベル
に戻してから検知回路６Ｃ■〜■の動作が完了するまで
にアドレスＯ，（３）に対するデータ■，■の出力を出
力増幅回路７ＣＳが完了すると仮定すると、検知回路６
Ｃ■〜■の動作完了時に再び信号ＩＣが高レベルにされ
、かつ信号１５Ｇが一定期間高レベルとなる。この結果
アドレス○の１二位側ビットに基づき読出された■／○
線■／○■〜■のデータがラッチ回＃６Ｃ■“〜６Ｃ（
■”に取り込まれる。

こうして、アドレス■，■　　による連続動作が開始さ
九、データ○，■・・・・・・が端子８に読出されるこ
とになる。

３の組のアドレス○・・に対する連続動作を行うために
、信号］Ｃを低レベルにするとともに線３の」二位側の
線にこの第３の組のアトレスの先頭のアトレス○の−１
一位側ビットが入力される。

以下同様の動作が繰り返される。

このようにして連続モードとページモードを組合せたモ
ードで連続的にデータが読出される。このデータの読出
しが完了したときに、信号ＩＣ，ＩＲがともに高レヘル
にされ、メモリ内の回路はすへて待機状態に戻される。

以１二述べたように、本実施例では、信号ＩＣが低レベ
ルになるごとに検知回路６Ｃ■〜■の動作完了までの動
作を行ない、−１−記の動作によって４ヶのデータが生
じるごとにこれらを連続して端子８に出力する。こうし
て端子８からは、切れ目なく連続してデータが取り出せ
る。

上記は読み出しだけの動作であるが，書き込みについて
も同様に行なえることは言うまでもない。

なお、書き込みの場合は，書き込むべきビントのアドレ
スが動作中に変化するとまずいので、Ｊ｝き込みア１・
レスは次のベージモ−１くのサイクルに入力するように
すればよい。

なお、本実施例では、第２の組のアドレスの先頭アドレ
スを■の−１−位側ビットをアＩ〜レスＯの下位側２ビ
ットの取り込み時に取り込むようにしているが、これは
メモリの動作速度、あるいは設計によって種々変化する
ものであり、この実施例に限定されない。また、連続読
出しの数ｋも４ヶに限定されず、種々変更できることは
言うまでもない。また、ページモードのサイクル時間ｔ
ｃｃと、連続動作時のサイクル時間ｔ　ＺＳＣの間に、
ｔｃｃ＜ｋ・１、ＺＳＣの関係を持たせておけば、時間
的な隙間なしに連続して、ｋ個以上のデータを連続して
取り出せる。なお，たとえｊ　ＣＣ＞　ｋ−ｔ　Ｚ３Ｃ
であったとしても、時間的な隙間がわずかできる程度で
あり、本実施例の有効性をそこなうものではない。

本実施例によって、高速で連続して読み出し／書き込み
の出来るデータ量は，ページモードの数をｊとすると，
］×ｋとなり、前に述べた実施例に比へ大幅に増大する
。すなわち、本実施例によって従来のベージモートとほ
ぼ同様の動作形式で、かつ１／２〜】／５の高速連続読
み出し／書き込みが可能となる。

Ｌ述した連続モードと、ページモードの組合せモードの
動作はダイナミック型回路に構成されるメモリにおいて
も実現可能である。

この実施例の説明の前に，ダイナミック型回路のみから
なり、第３図のメモリと同じく連続モート勤作のみをす
るメモリの概要を説明する。

第８図は、第３図のバッファ４Ｃ’Ｓ、選択回路５ＺＳ
、出力増幅回路７ＣＳがそれぞれダイナミンク型を有す
るバッファ４Ｃ′、選択回ｇ５７．、出力増幅回路７Ｃ
により置換されいる点および第３図のパルス発生回路２
ＣＡ，２Ｃ’　がそれぞれパルス発生回路２ＣＤ，２Ｃ
’Ｂに置換されている点で、第３図のメモリと主に異な
る。なお，第３図で示された入力データ用バソファ１０
ＣＳもダイナミック型回路に置換されるが、第８図では
データの書込みに関する部分は簡単化のために図示され
ていない。

回路２ＣＤは、信号ＩＲが低レベル、つまり信号１　１
　Ｒが高レベルにあるときのみ、信号ＩＣの立下がりに
応答して信号ＩＣの反転信号１２Ｃを出力する点で第３
図の回路２ＣＡと同じであるが、信号１Ｃの立上がりに
応答して、信号１２のレベルを反転する動作と、このと
き列選択動作に関係する回路をプリチャージするための
信号を発生する動作を信号１１Ｒが低レベルのときのみ
行う点で第３図の回路２ＣＡと異なる。回路２Ｃ’Ｂは
信号ＩＣのレベルが反転するごとに反転出力１２Ｃ′の
レベルを変化させる点では第３図の回路２Ｃ′と同じで
あるが，信号ＩＣが立上がるごとにバッファ４Ｃ′、選
択回路５ｚ、出力増幅回路７Ｃを待機状態にするための
プリチャージ信号を発生する点で第３図の回路２Ｇ’　
と主に異なる。

第８図のメモリの動作は、第９図のタイムチャートから
も分かるように、列アドレス■による列選択動作および
行アドレス○による行選択動作の内，最初のデータのが
出力されるまでの動作は第３図のメモリと全く同一であ
る。

本メモリでは、出力増幅回路７Ｃがデータ■を出力した
時点で、信号ＩＣが立上げられる。これに伴ない，回路
２Ｃ’Ｂによりバッファ４Ｃ’選択回路５Ｚ、出力増幅
回路がプリチャージされ待機状態に戻される。このとき
信号１１Ｒは高レベルであるため、回路２ＣＤは信号Ｉ
Ｃの立上りには何ら応答しない。したがって、バッファ
４ＣＡ、ビット線選択回路５Ｃ、検知回路６Ｃ■〜■は
プリチャージされることなく、それまでの状態を保持し
ている。

最初のデータ■が出力増幅回路７Ｃから出力された時点
で、信号ＩＣが立上げられ、この立上がりに応答して回
路２Ｃ’Ｂは連続モードに関連する回路４Ｃ’．５Ｚ、
７Ｃをプリチャージして待機状態にする信号（このため
の信号線は図示せず）を発生するとともに，信号１２Ｃ
′を低レベルにする。これらの回路が待機状態に戻る前
に，次の列アドレスＯの下位２ビットが線３を介して入
力される。なお、このとき、アドレスＯの上位ビットが
線３より入力されても、回路４ＣＡはこれに応答しない
状態にあるので、線３を介してこれらの上位ビットは入
力しても意味がないことは明らかである。上の待機状態
への復帰が終了した時点で信号ＩＣが低レベルにされる
。これに応答して、回路２Ｃ’Ｂは上記プリチャージ信
号の送出を止め，信号１２Ｃ′を高レベルにする。バッ
ファ４Ｃは、信号１２Ｃ′の立上がり時にアドレスＯの
下位２ビットを取り込みこれに対応する内部アドレス信
号１４Ｃ’、１４．Ｃ’　を出力する。

この後、アドレスＯの場合と同じようにして、検知回＃
＆６Ｃ■の出力が選択回路５Ｚにより選択され、出力増
幅回路７Ｃからデータ■が出力される。以下同様にして
アドレスＯ，（Ｑの下位２ビットが順次入力され、順次
データ■，■が出力される。その後、信号ＩＣ，ＩＲと
も高レベルにされ、回路２Ｒは信号ＩＲの立上りに応答
して、行選択に関連する回路５Ｒ、セルアレ−１００等
をプリチャージして待機状態に戻す。このとき信号１１
Ｒは低レベルになり、回路２ＣＤは信号１１Ｒの低レベ
ルと信号ＩＣの高レベルに応答して、列選択に関連する
回路４ＣＡ，５Ｇ，６Ｃ■〜■をプリチャージする信号
を発生し、さらに信号１２Ｃを低レベルにする。

このようにして、ダイナミック型の回路を用いて連続モ
ードでデータ■〜■を読出すことができる。第３図の、
スタチック型の回路を用いて連続モードをするメモリと
は、連続モードに関連する回路を、一つのデータが出力
されるごとにプリチャージして待機状態に戻す点で異な
ると考えてよい。したがって、連続モードとページモー
ドの組合せモードで動作するメモリも第１０図に示すよ
うに第６図を基にして容易に構成される。

第１０図のメモリは、第８図にて用いられたダイナミッ
ク型を有する、バッファ４Ｃ′、選択回路５Ｚ、出力増
幅回路７Ｃが用いられ、第８図のパルス発生回路２ＣＤ
にかえ第６図で用いられたパルス発生回路２ＣＡと、第
１１図にその詳細が示される回路２ＣＥが用いられ、第
６図のパルス発生回路２　Ｃ’　Ａにかえ信号ＩＣに応
答して信号１２Ｃ′等を発生するパルス発生回Ｍ２Ｃ’
Ｄおよび回路２ＣＥの出力に応答して信号１５Ｃを発生
する回路２Ｃ’Ｄが用いられている点で，第６図のメモ
リと異なるのみである。

回路２ＧＥは信号ＩＲが低レベルにあるときに信号ＩＣ
に応答して信号ｌＣ′を出力する回路で、信号ＩＣ’は
第１３図に示すよう信号ＩＣの最初の立下りに応答して
立下る（期間■）とともに、この最初の立下りを含めて
信号ＩＣが４回立下がる期間内に一回づつ立下がる（期
間■〜Ｖ）。なお、後述するように信号ＩＣ′は信号Ｉ
Ｃの総立下がり回路の１７４の回数だけ立下がればよく
，期間■での立下がりは必ずしも必要でない。なおここ
で４又は１／４は、それぞれ連続モードで読出すデータ
数ｋ又はその逆数を表わす。

第１１図で２０２，２０３は信号ＩＣを１／４（すなわ
ち１／ｋ）に分周するための回路であり、ここでは良く
知られているＪＫ型のフリップフロップを用いた例を示
している。他の型のたとえばＤ型フリップフロツプなど
を用いて構成することも勿論可能である。なお、上記Ｊ
Ｋフリップフロップは、夕ロックパルスＣｐとして入力
したＩＣの立ち下り部で状態が反転するものを用いてい
る（Ｎｅｇａｔｅｉｖｅ　Ｅｄｇｅ　Ｔｒｉｇｇｅｒ　
Ｔｙｐｅ）　．　２　０　４は動作の開始時を認識する
ＳＲ型フリップフロップであり、Ｓ，Ｒの入力信号の立
ち」ニリ部で状態を反転するようになっている。なお、
各フロリップフロンプにおいて、メモリ動作が途中で中
断されるような場合にも次のサイクルでは正常動作を開
始するように，これらを初期状態にリセット（ｏｒセッ
ト）する機能については省いている。以下の実施例にお
いても同様である。２０５はインバータ、２０６〜２０
９はＡＮＤ回路、２１０はＯＲ回路である。

フリップフロツプ２０４の非反転出力２１８は信号１Ｒ
とＩＣが共に高電位になったとき立ちＬがり（動作の終
了時）、動作を開始して（ＩＲが低電位）信号ＩＣが最
初に立ち」−がる時点で立ぢ下がる。フリップフロップ
２０２の反転出力２１２とフリップフロツプ２０３の非
反転出力２１３と、信号２１８およびフリツプフロツプ
２ｏ４の反転出力２１−９とに対シテゲー１−　２　０
　８〜２　１．　０で論理操作を行ない信号」−Ｃ′を
形成する。

この結果，第１２図に示すように、信号ＩＣの最初の低
レベルの期間■および信号ＩＣが３＋４α回目（α＝０
．１．２・・）に低レベルになるときから信号ＩＣが５
＋４α回目に低レベルになり始めるまでの期間■〜■に
おいて信号１Ｃ′は低レベルになる。

この信号ＩＣ′は回路２ＣＡに入力される。第６図では
回路２ＣＡに信号ＩＣが入力されていた３６一 が、第１０図ではこの信号にかえ、信号ＩＣ’　が回路
２ＣＡに入力される。

回路２Ｃ’Ｄはイコ号１５Ｃを発生する回路部分を有し
ない点で第８図の回路２Ｃ’Ｂと異なるのみであり、回
路２Ｃ’Ｅは、第８図の回路２ＣＡの内，信号１５Ｃを
発生する部分からなり、信号１５Ｃを回路２ＣＥの出力
ＩＣ’　に応答して発生するように回路２ＣＥに接続さ
れている。

さて、第１３図はラッチ回路６Ｃ■“の構成列の−つで
あり、他の６Ｃ■“〜６Ｃ■′も同様に構成されること
は言うまでもない。また，ここに示した回路は、前にも
述べたように，第６図のメモリにも適用できる。第１３
図に示すように、トランジスタＱＬ，，　Ｑ＋、２およ
び容量Ｃし．，ＣＬ，．で構成される。ここで、信号１
５Ｃが高電位になるとトランジスタＱ　２　ｓ　＋　Ｑ
　２　９はオンとなり、ノード■、■に６０１の出力信
号が伝達され、信号１５Ｃが低電位になるとトランジス
タＱ　２　Ｂ　＋　Ｑ　ｚ　ｓはオフとなり、上記の信
号は、ノード■，■に閉じこめられ、容量Ｃし、，Ｃｔ
．２にそれぞれ、電荷の形で保持？れる。すなわち、６
＠１の出力信号をラッチする。このとき、■，■の信号
はそれぞれ、他方の反転信号となっており、■，■の信
号に従って、トランジスタＱしエ，Ｑ＋．．のいずれか
がオンとなり、■が高電位（すなわち、■は低電位）の
ときは、トランジスタＱしｔがオン、Ｑｂ■はオフにな
り２０１に高電位が、■が低電位（すなわち，■は高電
位）のときは、トランジスタＱ＋．■がオフ、Ｑｂ，，
はオンになり、２０１に低電位が出力される。

以上説明したように、トランジスタＱ１、ＩＩＱ＋、２
は同時にオンすることはなく、無．駄な電力消費はしな
いようになっている。また、信号１５Ｃによってのみ、
ラッチされる信号は変化するようになっており、この回
路を待機状態に戻すだめの信号は特に必要としない。な
お、このラッチ回路を正常に動作させるため、６Ｃ■〜
６Ｃ■の回路は、容量ＣＬｍ−＋　ｃ．．２への充放電
に必要な廓動能力を有する必要のあることは勿論である
。

第１４図を参照して、第１−Ｏ図のメモリの動作を説明
する。

？号ＩＲが低レベルにあるときに、信号ＩＣが初めて低
レベルとなると、それと同期して信号ＩＣ′が低レベル
となる。この信号ＩＣ′の最初の立下がりに応答して、
第６図の場合と全く同様に列選択動作が行なわれ、ラッ
チ回路６Ｃ■″〜６Ｃ■”に検出されたデータがセット
される。一方、信号ＩＣの立下がりに応答して回路２　
Ｃ’　Ｄはバッファ４６′、選択回路５ｚ、出力増幅回
路７Ｃのプリチャージを中断し、信号１２０′を高レベ
ルにする。この信号１２Ｃ′の立上がりに応答して、第
８図の場合と全く同様にしてアドレスＯ〜Ｏの下位２ビ
ットに基づく連続モード動作が開始され、データのが端
子８から読出される。この際ＭＯＳトランジスタＱ２■
，Ｑ３，をデータ線対Ｉ／Ｏ■〜■にデータが読出され
た時点でオンとするため、信号１５Ｇを列選択動作の開
始と同期して高レベルにする回路２Ｃ’Ｅが設けられて
いる。この連続モードと並行してページモードを実行す
るために、信号ＩＣが最初に立上がったときに信号ＩＣ
′が立上げられ，これに応答して回路２ＣＡは列選択動
作に関する回路４ＣＡ，５ＣＡ，６Ｃ■〜■をプリチャ
ージ待機状態に戻す信号を出力する。

この待機状態への復帰動作の実行中に、信号ＩＣが繰り
返し変化され、第８図と同じようにしてアドレスＯ−Ｏ
に基づく連続モード動作が続けられる。ここでは列アド
レスＯに基づく連続モード動作を開始する前に上述の復
帰動作が完了したとする。アドレスＯの下位２ビッ１・
を線３を介して入力するときに、次の４つのアドレスの
組○〜○の先頭のアドレス○の上位 ビットが線３の上位側の線を介して入力される。

その後信号ＩＣが立下がったときに、このアドレス■に
よる列選択動作が開始される。このとき、アドレスＯに
よる連続モード動作がこれと並行して行なわれる。以下
、第６図の場合と同様にしてページモードと連続モード
とが並行して実行される。第１０図の場合、連続モード
動作に関する回路４Ｃ’　．５Ｚ，７Ｃがダイナミック
型回路であるため、列アトレスｅ−（Ｑの各々の下７位
２ビットに応答して連続モード動作が完了するごとに第
８図と同じようにこれらの回路を回路２Ｃ’Ｄによりプ
リチャージして待機状態にする動作が必要となる点で第
１０図のメモリの動作は第６図のと異なる。

したがって、第１０図のメモリは、このプリチャージ動
作に要する時間だけ第６図のメモリより動作速度が遅い
が、全ての回路がダイナミック型であるため、第６図の
メモリより消費電力を小にすることができる。このこと
は第３図と第６図のそれぞれのメモリの比較についても
言える。

（３）行連続モード 以上の実施例によって、前にも述べたように、ｊＸｋの
データを高速で連続的に取り扱うようになったが、この
データ量は１ヶの行選択アドレスで指定した範囲に限ら
れる。次の実施例は上記の概念、すなわち連続動作時に
他の回路を動作せしめ、単に切れ目なし連続動作させる
概念をさらに広げ、行選択、列選択の両動作を行なわせ
るようにし、メモリの全データを高速で連続して読み出
せるようにしたものを説明する。第１５図はその実施例
であり、第１０図の実施例と同様、ダイナミック型回路
にて構成されるメモリの例である。

同図で、第１０図のパルス発生回路２ＣＥに換え、第１
６図に詳細が示される回路２ＣＦが用いられ、回路２Ｃ
Ｆによって形成される信号ＩＣ“ＩＲ’がそれぞれ２Ｃ
Ａ，２Ｒに第１０図の信号ＩＣ’　，ＩＲの替りに入力
されている点で、第１０図のメモリと異なる。

回路２ＣＦは信号ＩＲが低レベルにあるときに信号ＩＣ
に応答して、信号ＩＲ’　，ＩＣ’を出力する回路で、
信号ＩＲ′は，第１７図に示すように、信号ＩＲの最初
の立下がりに応答して立下がる（期間■〜Ｒ）とともに
、この最初の立下がりを含めて信号ＩＣが４回立下がる
期間内に１回づつ立下がる（期間１１−Ｒ〜Ｖ−Ｒ）。

信号ＩＣ“も、ＩＲ’　と同様にＩＣの最初の立下がり
に応答して立下がる（期間１−Ｃ）とともに、この最初
の立下がりを含めて信号ＩＣが４回立下がる期間内に１
回づつ立下がる（期間■−Ｃ〜Ｖ−Ｒ）が，信号１−Ｒ
′　とは第１７図に明らかなように、低レベルにある期
間が信号ＩＲ’はＩＣの２周期分であるのに対し、信号
１Ｃ″は信号ＩＣの１周期分である点で異なる。なお、
この時間関係は高速の連続動作（○〜○）がｋ＝４個の
場合の例であり、ｋの数に対応マて適宜変更されること
は言うまでもない。

また、信号ｊ．Ｒ’，ＩＣ＃は信号１Ｃの総立下がり回
路の１／４の回数だけ立下がればよく、期間Ｖ−Ｉ２，
Ｃの立下がりは必ずしも必要でない。

なお、ここで、４又は１／４はそれぞれｋまたは１／ｋ
を表わす。

第１６図では、第１１図に示した２ＣＥ回路と同一部品
は同一番号で示しており、ＡＮＤ回路２２２，ＯＲ回路
２１０が３人力のＯＲ回路２１０′で置換されている点
で異なる。

フリノプフロツプ２０２〜２０４は前に説明したのと同
一の動作を行ない、これらの出力に対して、ゲート２０
８〜２１０’　，２２２，２２４で論理操作を行ない、
既に説明した信号ＩＲ’１Ｃ″を形成する。この結果、
ＩＲ′は第１７図に示したように、信号Ｉ　Ｒが低レベ
ルになってから、信号ＩＣが最初に立１−がるまでの期
間１−Ｒ、および信号ＩＣが（３＋４α）回目（α二〇
，１，２−）に低レベノレになってから、１Ｃが（５＋
４α）回口に低レベルになり始めるまでの期間■Ｒ〜Ｖ
−Ｒにおいて、低レベルになる。また、信号ＩＣ″は、
信号ＩＣの最初の低レベルの期間Ｉ一ＣおよびＩＣが４
＋４α回目に低レベルになってから、ＩＣが５＋４α回
目に低レベルになり始めるまでの期間■一Ｃ〜■一〇に
おいて、低レベルとなる。

以上によって形成された信号ＩＲ’　は回路２Ｒに、信
号１０″は回路２ＣＡに人力される。すなわち第１０図
では、信号ＩＲが回路２Ｒに、信号ＩＣ′が回路２ＣＡ
に入力されたのに対し、第１５図では信号ＩＲ’　が回
路２Ｒに、信号ＩＣ＃が回路２ＣＡに入力される。

第１８図は、本メモリの詳細動作波形を示しているが、
第１０図のメモリでは，連続モー１・とペ４３一 ？ジモートが並行して行なわれたのに対し、本メモリは
、連続モードと通常の行および列の選択動作が並行して
、連続的に行なわれる点が第ｌＯ図のメモリと異なる。

トランジスタＱ２■〜Ｑ３４の回路までは、通常の行、
列選択のメモリ動作が、それ以降は連続モードがそ九ぞ
れ並行して連続的に行なわれる。

信号１Ｒが低レベルになるとＩＲ’　が低レベルになり
、これに応答して、第１図と同様にしてアドレス人力■
に基づく行選択動作が行なわれる。

次いでＩＣが低レベルになるとＩＣ″が低レベルとなり
、第１０図と同様にアドレスＯの上位ピントに基づく列
選択動作が行なわれ、ラッチ回路６Ｃ■“〜６Ｃ■“に
検出されたデータがセットされる。その後、ＩＣが最初
に立ち上がる時点で、１Ｒ”，ＩＣ”は立ち上がり、こ
れに応答した回路２Ｒ，２ＣＡにより次の行、列選択動
作に備える入く、これらの動作に係わる回路を第１−０
図と同様にして、待機状態への復帰動作を実行する。

一方、信号ＩＣに応答して、Ｏ〜Ｏの下位２一嗣 ビッ１・に基づく連続モード動作が、第１０図と同様に
して行なわれ、データ■〜■が端子８から連続して読み
出される。

ここで、第１０図と同様０に基づく連続モード動作開始
前に、前に述へた行、列選択動作に係わる回路の復帰動
作が完了したとする。アドレスＯが入力されるときに、
〕Ｒ’　がＩＣに応答して、立ち下がり、Ｏと同時に線
３を介して入力される次の４つのアドレスの組の行選択
アドレス■′に基づく、行選択動作が開始される。この
とき、Ｏによる連続モード動作は並行して行なわれる。

次いでアトレスＯが入力されるときしこ、ＩＣ＃がＩＣ
に応答して、立ち下がりと同様にして、列選択アドレス
◎′に基づく列選択動作が開始される。このとき．Ｃ３
）による連続モード動作は並行して行なわれる。このよ
うにして、■０′に基づく行、列の選択動作を完了する
と，前と同様にして、６Ｃ■＃〜６Ｃ■″に検出された
データがセットされる。

以下、同様にして、行、列の選択動作と連続モ一ド動作
とが並行して行なわれる。

さて、本実施例では、行アドレスを０などの位相で入力
するとＯで入カすべき連続動作に必要なアドレスの入力
が不可能になるが、これについては、行アドレスの数が
列アドレスの数より少ないメモリを構成すれば問題ない
。また、両者の数をそろえる必要のある場合は、○の入
方時に、○の分を入力線３の上位ビットを用いて一度に
入力するようにすればよい。すなわち、これまでに述べ
た実施例では、連続動作のアドレスを順次入力する方式
であったが，これをまとめて一度に入力する方式である
。

さらにデータのアドレスの方法に関して、以上述べた実
施例では、連続して取り出すデータは行アドレスが共通
で、列アドレスのみが異なる方法を主体に説明して来た
が、これは本発明の本質的なものでなく、たとえば、列
アドレスは共通で行アドレスのみが異なり、したがって
Ｏ−Ｏのアドレスは行アドレスとして入カする方法や，
行、列相互のアドレスが混在する方法など、いずれの実
施例においても変更可能なことは言うまでもない。

ここで述べた実施例により、データ数の制限なく（但し
メモリの全容量の範囲内で）連続動作が可能となる。こ
れによって、メモリをあたかも高速のシフトレジスタの
ように使用することも可能になる訳である。またここで
はダイナミック型の方法について述べたが同様の考えに
より、第６図で説明したようなスタティック型において
もページモードのみでなく、ごく通常のメモリ動作と連
続動作を組合せ可能なことは言うまでもない。

（４）変形例 以上の実施例での連続モードでは４つのデータを読出す
順序はアドレス○〜Ｇの下位２ビットによりランダムに
指定できるが、この順序を予じめ固定しておく構成も可
能である。

このためには、たとえば、第８図選択＠路５Ｚにかえ、
入力信号１２０′が高レベルになるごとに出力線Ｚ■か
ら■の順に出力線を選択するように構成されたデコーダ
５ＺＡを用いればよい。選−４７＝ ４８一 択回路５ＺＡとしては、たとえば、信号１２０′が入力
されるごとに選択を指示するためのパルスが順次転送さ
れる４段のシフトレジスタであって，各段が直接Ａ！Ｚ
■〜のに接続されたもの、もしくは信号１２Ｃ′を分周
して、線Ｚ■〜２■を順次選択する信号を出力するフリ
ップフロップ回路などがある。第１９図に示すように連
続モードで４つのデータを固定の順序で読出す他の例と
して、デコーダ５Ｚと選択回路２０１にかえ検知回路６
Ｃ■〜６Ｃ■の出力が並列にセットされ、信号１２Ｃ′
によってシフト動作をする４段のシフトレジスタＳＲを
用い、その出力を出力増幅回路７Ｃに接続してもよい。

これによっても信号１２０′が発生するたびに、出力増
幅回路７Ｃにデータが一定の順序で転送され、出力端子
８から連続してデータを取り出せる。

以上の例では、連続モードで取り扱う４つのデータの順
番は固定であるた、第８図等で、この順番の指定に要し
た例アドレスの下位２ビットが不要となり、メモリの入
出力端子（パッケージのピン数）低減に寄与される。な
お、連続モードで読出すべき４つのデータの最初のデー
タを指定するために、最初のデータの列アドレスの下位
２ビットのみ入力し、その後は、この最初のデータにつ
づく三つのデータを固定の順定で読出すようにデコーダ
５Ｚと選択回路２０１を構成することもできる。たとえ
ば、第１９図のシフトレジスタＳＲを周期的に周回する
構成にして、上記先頭データの指定の箇所から出力する
ようにしておけばよい。

これらの変形列では予じめ出力されるデータ順が固定さ
れているため、前述の第８図の実施例よりさらに高速動
作が可能になる。

さて、以上の各実施例では読み出しと書き込みの各動作
は個別に行なわれたが簡単な改良により読み出しと書き
込みの種々の組合せからなる動作が可能となる。たとえ
ば、同時に両動作を行なわせしめたり、あるいは連続動
作中の一部のアドレスにのみ書き込みを行なったりする
ことが可能となる。以下、これらを実施例に基づいて説
明しよう。

第２０図において、信号ＩＷは読み出し／書き込みの制
御をする外部からの制御クロツクであり、ここでは高電
位状態で読み出し、低電位状態で書き込みを行なうよう
になっている。２Ｗは、パルス発生回路２Ｒや２Ｃ（と
もに例えば第１図参照）と同様に、メモリ内部の動作に
必要な複数のタイミンクパルスを発生する回路であり、
主として読み出し／＠き込みの動作制御に必要な部分に
供給される。ここでは次に述へるバッファＧ■〜Ｇ■に
供給する信号］．２Ｗｔｒ代表例として示している。

バッファＧ■〜Ｇ■は信号１２Ｗと前に述べたデコーダ
５Ｚ（第８図）の出力２■〜２■との論理積をとり、選
択回路２０３の選択用ＭＯＳトランジスタＱ２３〜Ｑ２
６を制御するＡＮＤ回路でこの回路の制御により入力端
子９からバッファＩＯＣを経て来る入力データが共通入
出力データ線対■／○■〜■の一つに供給される。なお
、同図では簡略化のため共通入出力データ線対Ｉ／Ｏ■
〜■、書込みデータ線２０４などの信号は１本の線とし
て、表示し、これに伴ない各データ線対Ｉ／Ｏ■〜■に
対する選択ＭＯＳ｝＝ランジスタもＱ２３〜Ｑ　２　Ｇ
に示されるとと１ヶのみ表示してある。

第２１図の動作波形を参照するに、図のＯ〜Ｏで示した
信号ＩＣの低レベルの期間に第８図と同じようにそれぞ
れ列７１−レスＯ−Ｃ３）が入力される。信号１Ｗが低
電位のときは、回路２Ｗは信号ＩＣの立下がりに同期し
て信号ＩＣの反転借号１２Ｗ詮発生する。さて信号１２
Ｗと信号Ｚ■〜Ｚ■はＡＮＤ＠路Ｇ■〜Ｇ■によって論
理積が取られ、信号１２Ｗが発生するとその時点でバッ
ファ４Ｃ（第８図）に入力されている列７１〜レスの下
位２ビット対応して線Ｚ■′〜Ｚ■′のうちの１本が選
ばれ、バソファＩＯＣの内容が選択回路２０３を介して
共通入出力データ線対Ｉ／０■〜■の一つに転送され、
データ線対の電圧が書込みデータに依存して変化される
。その後このデータ線対の電圧に基づき従来と同様にメ
モリセルにデータ書込みが行なわれる。

信号ＩＷが高レベルのときは信号１２Ｖ／が低レベルと
なり、書込みは行なわれない。したがって信号ＩＷのレ
ベルを変化するのみで書込み又は読出しのいずれもを連
続モードで実行できる。

たとえば、信号ＩＷが第２１図の実線で示されるごとく
、列アトレス○〜○の入力の間の低レベルに保持されて
いるときには、アドレス○〜○に基づき書込みが行なわ
れ、信号ＩＷが第２１図の鎖線にて示されるように、ア
ドレス○，○の入力時にのみ低レベルにされると、アド
レスＯＩＯに基づく書込みとアドレスＯ，■に基づく読
出しとが混在して連続モードで行なわれる。

さらには、信号ＩＷが信号ＩＣよりある一定時間遅れて
入力される場合は、あるメモリセルのデータを読み出し
た後、同一のメモリセルに書き込み動作を行なういわゆ
るリードモデイファイライト動作も可能となる。なお、
この動作が可能なときには各メモリセルに対する読み出
し／書き込み動作が同時に行なえることを意味すること
は容易に理解できる。

なお、第２０図で、書き込み動作をする場合に一５２ ？ータ線対Ｉ／Ｏ■〜のと検知回路６Ｃの間を電気的に
切り離す必要がメモリの回路構成に依存して生じること
があるが、この場合は、回路６Ｃにその機能を持たせる
か、若しくは第２０図の破線で示すようなスイッチ用の
ＭＯＳＴＱ．■を設けても良い。

さらに、上記リードモディファイライイト動作において
は、４つのメモリセルへの書き込みを同時にまとめて行
なう方法もある。第２２図はその実施例であり、各デー
タ線対Ｉ／Ｏ■〜■に対応して設けられたラッチ回路（
もしくはフリップフロツプ）］．ＯＣ′■〜１０Ｃ′■
に選択回路２０３により順次書込みデータを書込み、ラ
ッチ回路１００′■〜ＩＯＣ’■への書込み終了後に信
号１２Ｗ′の制御によってこれらの書込みデータを共通
入出力データ線Ｉ／Ｏ■〜■に並列に転送し書き込みを
行なう。ここで信号１２Ｗ′は回路２Ｗにより発生され
る。

第２０図では、アドレスＯの読み出しと書こ込みを行な
う場合、共通入出力データ線対■／○■〜■の読み出し
動作を済ませた後、書き込み動作を行なう必要があるた
め、メモリ設計によっては多少速度が遅くなることが懸
念されるが本実施例では、すでに読み出しを終了した共
通入出力データ線に対して書き込みを行なうので問題な
い。

さらに、上記実施例ではビット線が互いに折り重なった
、いわゆるｆｏｌｄｅｄ　ｂｉｔ線形式について説明し
たが、ビット線が検知増幅回路６Ｒをはさんで左右に拡
いて配置される、いわゆるＯｐｅｎ　ｂｉｔ線形式のメ
モリについても適用可能である。また、ここでは、連続
動作として取り扱うデータは行アドレス固定で、列アド
レスのみが異なるものに関して説明したが、列アドレス
が固定で行アドレスが異なるもの、あるいは両アドレス
が組み合わされたものなどにも適用可能である。また、
第１７図において、信号ＩＣ，ＩＲを用いて連続モード
とページモードを実行するメモリを開示したが，ＩＣの
供給法に一定の規則、を設ければ、信号ＩＲは用いなく
てもよい。たとえば１回だけ信号ＩＣを入力した場合は
、行アトレス選択に関する動作のみを行なわせた後ダイ
ナミック型メモリに特有のリフレッシュ動作をし、信号
ＩＣを２回連続して入力すると通常の読み出し／書き込
み動作を行なうなどの規則を設ければ、信号ＩＲが不要
となり、メモリのチップを収容するパッケージのピン数
低減に有効である。

また、ここでは入出力端子８，９が個別に設けられる場
合について述へたが、１個の端子入出力用に共通に用い
るメモリにおいても本発明は適用可能であり、また逆に
端子８，９がそれぞれ複数個用意されているメモリにお
いても同様に本発明の適用が可能なことは言うまでもな
い。

（５）セルアレー配置 これまでに述べた実施例ではメモリセルアレーが１ヶに
集約されている。具体的なメモリにおいては、ワード線
の遅延時間を極力小さくするためにワード線を幾つかに
分割したり、あるいはビット線の寄生容量を小さくし、
メモリセルかの読出し信号を大きくするためにビット線
を分割する必要が生じる。したがって、以下ではメモリ
セルア５Ｇ レーが幾つかのアレーを分割されたメモリの実施例を説
明する。以下の実施例は第３図、第６図、第８図、第１
０図、第１３図に述べたいずれの実施例にも適用可能な
ものである。したがって、以下ではアレー配列に関する
部分のみ説明する。また、以下においてＬ，Ｒ等の添字
のついた参照番号は、以上の実施例において添字のつい
ていないものと同じものをさす。

第２３図ではビット線のみが２分割された２ヶのアレ−
１００Ｌ，ＩＯＯＲからなり、アレー１００Ｌ，ＩＯＯ
Ｒはそれぞれ１００■Ｌ〜１００■Ｌ又は１００■Ｒ−
１００■Ｒ（７）４ブロックに分けられている。

８本の入出力データ線対Ｉ／Ｏ■十〜Ｉ／Ｏ■Ｌ、Ｉ／
Ｏ■Ｒ〜Ｉ／Ｏ■Ｒのそれぞれが一つのブロックに対応
して設けられている。この各入出力データ線対に検知回
路６Ｃ■Ｌ〜６Ｃ■Ｌと６Ｃａ′ｌｌＲ〜６Ｃ■Ｒの一
つが接続されている。

ワード線選択回路５ＲＬ，５ＲＲが各アレーに対応して
設けられ、行アドレスに応答して対応するアレーの１つ
のワード線を選択する。こうして、左右のアレ−１００
Ｌ，］．ＯＯＲで１本づつワード線が選択される。ビッ
ト線対選択回路５ＣＡは二つのアレー間に設けられ、列
アドレスの下位２ビット以外の上位ビッ１−に対応して
ゲー１・回路１０１Ｌを制御して、アレ−１００Ｌの各
ブロックから一本のビット線対を選択するとともに、同
様に、アレ−１０ＯＲの各ブロックからもアレー１．　
０　０　Ｌ中の選択された４つのビッ１・線対の各々に
対応する４つのビッ１へ線対の１つをアレー１００Ｒ内
の各ブロックから選択する。こうして選択されたワード
線を有するアレーからの４つの出力を含む８つの出力が
検知回路６Ｃ■Ｒ〜６Ｃ■Ｒ，６Ｃ■Ｌ〜６Ｃ■Ｌで増
幅される。検知回路６Ｃ■Ｌ等からの８つの出力の内、
アレー１００Ｌ又はＩＯＯＲのいずれかに対応する４つ
の出力を選択回路３００が行アドレスの最下位の１ビッ
トに基づき選択し、連続モード用の選択回路２０１に入
力する。第６図のごとく、ページモードと連続モードの
両方で動作するようにするに？、一つの選択回路３００
と２０１の間にラッチ６Ｃ（Ｄ“〜６Ｃ■“とＭ　Ｏ　
Ｓ　ｈランジスタＱ　２　７〜Ｑ　３　４を設ければよ
い。

本実施例によって、データ線が２分割された場合の連続
モード動作が町能となる。

第２４図では第３図と同じ２つのアレーに対して４つの
入出力データ線対Ｉ／Ｏ（Ｄ〜（４）と検知回路６Ｃ■
〜６０■が設けられている。

各ブロックに，そのブロック内のすべてのビッ１一線対
に共通に中間のデータ線対Ａ■ｒ．．（ｒ＜）へ・Ａ■
Ｌ（Ｒ）が設けられ，各中間のデータ線対を対応する入
出力データ線対Ｉ　／　Ｏ　（’Ｅｌｌ〜（伯に接続す
るためにＭＯＳトランジスタＱ。−Ｑ４■からなるスイ
ッチ回路３０１ＲとＭＯＳＩ−ランジスＱ　４　３〜Ｑ
，。からなるスイッチ回路３　０　１　Ｌとが設けられ
ている。

第２３図と同じくアレ−１００Ｌ，１．００Ｒ間に設け
られたピント線選択回路５ＣＡ　（図示せず）によって
、左アレ−１．　０　Ｏ　Ｌ又は右アレ−１０ＯＲから
それぞれ中間データ線対Ａｔ．Ｄ−Ａ■Ｌ又はＡ■Ｒ−
ＡＱ４Ｒに４つのデータが読出される。アレ−１．０Ｏ
Ｌ，．Ｉ．ＯＯＲのワード線の行アドレスがそれぞれ偶
数、音数とすると、線３　０　２　Ｒと３０　２　Ｌに
は行アトレスの最下位ビットとその反転ビットがダえら
れ、選択四ｇ　３　０　１　１，　，３０１Ｒのいずれ
か一方がオンとなる。こうして、２つのアレーのいずれ
か一方からの４つの出力が４対のデータ線対Ｉ／Ｏ■〜
（７Ｄに入力され、４つの検知回路６Ｃ■〜（優により
検知される。

本実施例によれば、人出力データ線対、検知回路は連続
モード動作に必要なｋ個すなわちこの場合は４ヶでよく
、チップ面積の増大を生じることもない。また、各ビン
１〜線対と中間データ線対ＡσＩＩ．．　（Ｒ）　〜Ａ
■ｒ、（Ｒ）間の接続は従来ト同−の簡星な関係となり
、パターン設計も容易になる。

第２５図はワート線、データ線共に２分割、すなわちア
レーが４分割されたメモリを示し，第２４図（７）７Ｌ
／−１．ＯＯｒ、と１００Ｒ（７）”７−ド線がそれぞ
れブロック１００■ｒ，と１．００■■．の問および１
　０　０■Ｒと１００■Ｒの間にて分割された（イ）一 場合に相当する。

分割されたワード線の間にワード線選択回路５ＲＬ，５
ＲＲが設けられ，ワード線の分割に伴ない、ゲー１〜回
路］０１．Ｌ，ＩＯＩＲとスイッチ回路３０１Ｌ．２０
１Ｒはそれぞれ上下に２分割されている。ここで図示し
ていないビット線対選択回路についても同様である。

なお、ここでは図面を簡単，にするため、中間データ線
対Ａ（ｎｒ．（Ｒ）〜Ａ■丁，（Ｒ）人出力データ線対
Ｔ／Ｏ■〜（４′ｌその他２木で１組となる信号も１本
の線で代表して示している。

第２６図はワード線２分割、データ線４分割、すなわち
全体が８分割された場合の実施例である。

第２６図では、第２５図に示した、ワート線とテータ線
がともに２分割されたときのセルアレー１００とこれと
同じ構成のセルアレ−１００が設けられ、セルアレ−１
００．１．００に共通の入出力データ線対Ｉ／Ｏ■〜■
は、両セルアレー間にワード線と平行な方向に設けられ
た第１の部分と、セルアレ−１００内のブロック１００
■Ｒと１００＠Ｒの間およびセルアレ−１００内のブロ
ノク１．　Ｏ　Ｏ■Ｆ．と１００■Ｌの間にて、データ
線と平行な方向に設けられた第２の部分と、この第２の
部分と選択回路３　０　１　ｒ．，又は３　０　１．　
Ｒとを接続するための第３の部分とからなる。

セルアレ−１．００，１００内のそれぞれにある選択回
路３０１Ｌ，３０１Ｒには、それぞれ線３０２Ｌ，３０
２Ｒより行アドレスの内の２ピントが与えられる。たと
えば、セルアレ−１００の左側ワー１〜線群、右側ワー
ド線群、セルアレー１００内の右側ワーＩく線群、右側
ワー１・線群の行アドレスの最Ｆ位２ビッ［・がそれぞ
れ００，１０，０１，１１と仮定する。セルアレ−１０
０内の線３０２Ｌ，３０２Ｒ、セルアレ−１．　Ｏ　Ｏ
内の線３０２Ｌ，３０２Ｒには、外部から与えられたア
ドレスがそれぞれ００，１．０，０１．，１１のときに
高レベルの信号が与えられる。

なお、実施例にかえ、入出力データ線対Ｉ／Ｏ■〜■の
第２の部分を右方にさらに延在させ、そこに検知回路６
Ｃ■〜■を設けることも可能であゝ＼ る。このときは入出力データ線対■／○■〜■の内の上
述の第１の部分は不要である。また、セルアレ−１００
，１００内に設けられた第２５図のようにワード線方向
に延在した部分とし、セルアレ−１ｏ○と１００の上方
にデータ線方向に延在した部分にて入出力データ線対Ｉ
／Ｏ■〜■を構成することもできる。このときは，前述
の第１，第２の部分は不要になることはいうまでもない
。

第２７図は、セルアレ−１００と１００の各々内の選択
回路３０１Ｌ，３０１Ｒのワード線方向の位置をブロッ
ク１００■Ｌと１００■Ｌの間にし、かつそれらのデー
タ線方向の位置を選択回路５ＲＬ，５ＲＲの間にした点
で第２６図と異なる実施例を示す。この位置はレイアウ
ト設計上面積に比較的余裕のある箇所であり、選択回路
３０１Ｌ，３０１Ｒのレイアウト設計が容易になる。

以上、各種メモリセルアレー構成における本発明の適用
例について述べて来た。ここで導入したビット線対と共
通入出力データ線対の間に中間入出力データ線対を設け
，これをスイッチで選択す？方式は入出力データ線対の
寄生容量低減に寄与し，連続モード動作するメモリのみ
でなく従来のメモリにおいても適用可能である。

第２８図はその実施例を示すもので、全ビット線対がＢ
（Ｄｉ−Ｂ（！）ｉ，Ｂ＠１　〜Ｂ＠ｉ，Ｂ＠１〜Ｂ　
＠　ｘ　ｒ　Ｂ■１〜Ｂ■ｉからそれぞれ楢成される４
つのブロックに分けられ、それぞれのブロックに対応し
て中間の入出力データ線対Ａ■〜Ａ■が設けられ、中間
の入出力データ線対Ａ■〜Ａ■を共通の入出力データ線
対Ｉ／Ｏに接続するためのトランジスタＱ５■〜Ｑ，６
からなる選択回路３０１が設けられ、第３図と同じく列
アドレスの下位２ビットを除く上位ビッｌ一に応答する
ビット線選択回路５ＣＡが設けられている点が第１図と
主に異なる。ビット線選択回路５ＣＡがゲート回路１０
１をＭ＃して各ブロックから一つのビット線対を選択し
、選択されたビット線対を対応する一つの中間入出力デ
ータ線対に接続する。選択回路３０１の内の４対トラン
ジスタの内、一対のみが、列アドレスの下位２ビットに
応答する回路−６３一 （図示せず）によりオンとされる。こうして所望の一つ
のビット線のみが共通データ線対Ｉ／○に接続される。

さて、共通入出力データ線対Ｉ／Ｏの寄生容量のうちで
も最も支配的なのは５ゲート回路１０１の構成要素であ
るＭＯＳトランジスタ（第１図参照）のソース若しくは
ドレインの拡散層とシリコン基板間に生じる空乏層容量
である。

本実施例では、ゲーｊ−回路１０１内のすべてのＭＯＳ
＋−ランジスタの１／４のみが同時にデータ線対３０１
に接続される。したがってゲート回路１０１内のＭＯＳ
トランジスタによる寄生容量は本実施例では従来の１／
４となるために、寄生容量の大幅な軽減がなされ、入出
力データ線対Ｉ／Ｏ線に係わる動作の高速化が可能とな
る。以上の説明から明らかなごとく、第２４図〜第２７
図のレイアウトは第２８図のごとく対の共通入出力デー
タ線を有するメモリにも適用できる。なお第２８図では
選択すべきビット線対以外にも三つのビッ１・線対が選
択され、これらを対応する三つの一６４ 中間データ線対に接続される。

これら三つの中間データ線対の各々は、各ビット線対ご
とに設けられた検知増幅器（図示せず）のみにより即動
されるため、これらの検知増幅器の動作は遅くなるおそ
れがある。これをさけるためには、ビット線対選択回路
５Ｃ’Ａを、列アドレスの全ビットに応答してビット線
対Ｂ■１〜Ｂ■ｉの内の一本のみを選択するようにゲー
ト回路を制御する回路（すなわち、第１図の回路５ｃと
同じ回路）にすればよい。

〔発明の効果〕

以上説明したように、本発明によれば、高速にデータを
読み出すメモリを提供することができます。

【図面の簡単な説明】

第１図は従来のＭＯＳ＋−ランジスタを用いたダイナミ
ックメモリの概略回路図、第２図は第１図のメモリの動
作を示すタイムチャート、第３図は本発明による，スタ
チック型回路を一部に用いた実施例、第４図（Ａ）は第
３図の回路に用いられるバッファの回路構成図，第４図
（Ｂ）は第３図の回路に用いる選択回路の構成図，第４
図（Ｃ）は第３図の回路に用いる出力増幅回路の構成図
、第５図は第３図の回路の動作を示すタイムチャート、
第６図は連続モードとページモードとの組合せで動作す
る本発明の実施例、第７図は第６図のメモリの動作を示
すタイムチャーＩ・、第８図は連続モードで動作する、
ダイナミック型回路のみからなるメモリの構成図、第９
図は第８図のメモリの動作を示すタイムチャート、第１
０図は連続モートとページモードの組合せで動作する本
発明の実施例、第１１図は第１０図のメモリで用いるパ
ルス発生回路の構成図、第１２図は第１１図の回路の動
作を示すタイムチャート、第１３図は第１０図のメモリ
に用いるランチ回路の構成図、第１４図は第１０図のメ
モリの動作を示すタイＩ＼チャート、第１５図は連続モ
ートとページモートと行選択動作を連続して行う本発明
の実施例、第１６図は第１５図のメモリで用いるパルス
発生回路の構成図、第１７図は第１６図の回路の動作の
タイムチャ−１−、第１８図は第１５図のメモリの動作
のタイムチャ−１−、第１９図は連続モード動作のため
の選択回路の変形例、第２０図はデータ書込み回路の変
形例、第２１図は第２０図の回路のタイムチャート、第
２２図はデータ書込め回路の他の変形例、第２３図は本
発明によるメモリのレイアウトを示し、第２４図は本発
明によるメモリの他のレイアウトを示し、第２５図は本
発明によるメモリのさらに他のレイアウトを示し，第２
６図は本発明によるメモリのさらに他のレイアウトを示
し、第２７図は本発明によるメモリのさらに他のレイア
ウトを示し、第２８図は本発明によるメモリのさらに他
のレイアウトを示す。 一９４４一 す

Claims (1)

【特許請求の範囲】
1. １、少なくとも４つのブロックに分割されたメモリアレ
   ーを有するモノリシック記憶装置において、データを連
   続出力する手段を有し、該連続出力手段は、上記分割さ
   れたブロックの数より多い数のデータを一定の間隔で出
   力しうることを特徴とするモノリシック記憶装置。