JPS63228497A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関するもので、例えば、ベ
ージモードやスタティックカラムモード機能を有するダ
イナミック型ＲＡＭなどの半導体記憶装置に利用して有
効な技術に関するものである。

〔従来の技術〕

ページモードやスタティックカラムモード機能を有する
ダイナミック型ＲＡＭがある。このようなダイナミック
型ＲＡＭでは、選択されたワード線に結合される複数の
メモリセルを順次指定することによって、一連の記憶デ
ータを行単位で高速に入出力することができる。

ページモード機能を有するダイナミック型ＲＡＭについ
ては、例えば、１９８３年９月、■日立製作所発行のｒ
日立ＩＣメモリデータブックＪ３０７頁〜３１３頁に記
載されている。

〔発明が解決しようとする問題点〕

上記に記載されるダイナミック型ＲＡＭのページモード
機能を生かして、例えば画像メモリを構成することが考
えられる。この場合、例えばダイナミック型ＲＡＭの行
すなわちワード線の延長方向を表示画像のＸ軸に対応さ
せることによって、Ｘ軸方向に対する画像データの高速
入出力が可能となる。ところが、上記のように対応させ
た場合表示画像の列すなわちデータ線の延長方向に対応
するＹ軸は、ワード線の高速切り換えができないことか
ら、画像データの高速入出力動作を行うことができない
、また、ダイナミック型ＲＡＭのワード線とデータ線が
表示画像のＸ軸及びＹ軸に固定的に対応付けられるため
、表示画像の座標軸変換を必要とする場合にはすべての
画像データを入れ換える必要があり、画像処理用のプロ
セッサに対する処理負担が増大する。

この発明の目的は、新しい機能を有する半導体記憶装置
を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、半導体記憶装置のメモリアレイを、実質的に
記憶空間に格子状に配置されそれぞれ２組のアドレス選
択手段を持つメモリセルと、実質的に記憶空間のＸ軸及
びＹ軸にそれぞれ対応して設けられ対応するメモリセル
の上記アドレス選択手段の制御端子が結合されるＸ軸ワ
ード線及びＹ軸ワード線と、実質的に記憶空間のＸ軸及
びＹ軸にそれぞれ４５度の傾斜角をもって設けられるデ
ータ線とにより構成するものである。

〔作　用〕

上記した手段によれば、記憶空間のＸ軸及びＹ軸の任意
の方向に行単位でメモリセルをデータ線に接続できるた
め、記憶空間のＸ軸及びＹ軸の任意の方向に記憶データ
を行単位で高速に入出力できるとともに、記憶データを
入れ換えることなく記憶空間の座標軸変換を行うことが
できる。

〔実施例１〕 第５図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路素子は、公知の半導体集積回路の製造技術によって、
特に制限されないが、単結晶シリコンのような１個の半
導体基板上において形成される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、ページモード機能を有し、画像表示用のいわゆる
画像メモリとして用いられる。また、この実施例のダイ
ナミック型ＲＡ　Ｍには、後述するように、実質的に記
憶空間に直交して配置されるＸ軸ワード線及びＹ軸ワー
ド線が設けられ、これらのＸ軸ワード線及びＹ軸ワード
線に対応して、Ｘ軸ロウアドレスデコーダＲＤＣＲｘ及
びＹ軸ロウアドレスデコーダＲＤＣＲ７がそれぞれ設け
られる。さらに、実質的にＸ軸ワード線及びＹ軸ワード
線にそれぞれ４５度の傾斜角となるように、相補データ
線が設けられ、これらの相補データ線を択一的に相補共
通データ線ＣＤ−で万に接続するためのカラムスイッチ
Ｃ８Ｗが設けられる。

このカラムスイッチＣ３Ｗには、ポインタＰＮＴからデ
ータ線選択信号が供給される。このデータ線選択信号は
、カラムアドレスデコーダＣＤＣＨによってポインタＰ
ＮＴの所定のビットに書き込まれた論理“１”の選択信
号が、ポインタＰＮＴ内を循環的にシフトされることに
よって形成される。

この実施例のダイナミック型ＲＡＭには、外部から制御
信号としてロウアドレスストローブ信号びライトイネー
ブル信号ＷＥが供給されるとともに、行選択制御信号Ｒ
Ｘ／Ｙが供給される。

これにより、この実施例のダイナミック型ＲＡＭは、メ
モリアレイのＸ軸及びＹ軸の任意の方向において行単位
でメモリセルを選択し、順次相補共通データ線ＣＤ−τ
万に接続することによって記憶データを高速に入出力す
るページモード機能を持つ。このとき、行選択制御信号
ＲＸ／Ｙに従ってＸ軸又はＹ軸方向の指定が行われ、ア
ドレス信号ＡＯ〜Ａｔに従って選択すべきワード線が指
定される。また、ロウアドレスストローブ信号Ｒ肩及び
カラムアドレスストローブ信号στゴが一旦ロウレベル
とされた後カラムアドレスストローブ信号ττ丁のみが
繰り返しハイレベルからロウレベルに変化されることに
よって、ポインタＰＮＴにセットされた論理“１”の選
択信号がシフトされ、カラムアドレスの切り換えが自動
的に行われる。

さらに、この実施例のダイナミック型ＲＡＭには、メモ
リセルの記憶情報を自律的にリフレッシュするための自
動リフレッシュ動作モードが設けられ、このときリフレ
ッシュするワード線を順次指定するためのリフレッシュ
アドレスカウンタＲＥＦＣと、このリフレッシュアドレ
スカウンタＲＥＦＣにより形成されるリフレッシュアド
レス信号ｃＯ〜ｃｔと外部から供給されるアドレス信号
ＡＯ−Ａｔを切り換え選択してアドレス選択手段ＡＤＢ
に伝達するためのアドレスマルチプレクサＡＭＸが設け
られる。

第５図において、メモリアレイＭ−ＡＲＹは、同図の垂
直方向に配置される１−１＋１本のＸ軸ワード線と、同
図の水平方向に配置されるｆｉ＋１本のＹ軸ワード線と
、Ｘ軸ワード線及びＹ軸ワード線に対しそれぞれ４５度
の傾斜角をもって配置されるｎ＋１組の相補データ線及
びこれらのＸ軸ワード線、Ｙ軸ワード線及び相補データ
線の交点に格子状に配置される（ｎ＋１）２（１！のダ
イナミ７り型メモリセルによって構成される。

第１図には、第５図のメモリアレイＭ−ＡＲＹの一実施
例の配置図が示されている。また、第２図には、第５図
及び第１図のメモリアレイＭ−ＡＲＹのメモリセルＭＣ
の一実施例の回路図が示されている。第５図の池の回路
ブロックの説明に先立って、第１図及び第２図によりメ
モリアレイＭ−ＡＲＹ及びメモリセルＭＣの具体的な構
成とその動作の概要を説明する。

第１図において、メモリアレイＭ−ＡＲＹは、同図の垂
直方向に平行して配置されるｆｉ＋１本のＸ軸ワード線
ＷＸＯ〜Ｗ　ｘ　ｎと、同図の水平方向に平行して配置
されるｆｉ＋１本のＹ輪ワード線ＷｙＯ〜Ｗｙｎを含む
、また、メモリアレイＭ−ＡＲＹは、特に制限されない
が、Ｘ軸ワード線及びＹ軸ワード線にそれぞれ４５度の
傾斜角をもって配装置されるｎ−ｔ−１組の相補データ
１ＪＩＩＤＯ−Ｄ了〜Ｄｎ　−Ｄｎを含む、これらのＸ
軸ワード線、Ｙ軸ワード線及び相補データ線の交点には
、メモリセルＭ　Ｃ：０．０〜Ｍ　ＧＯ，ｎないしＭ　
Ｃｎ、Ｏ＝　Ｍ　Ｃｎ、ｎが格子状に配置される。

メモリセルＭ　ＣＯ，Ｑ　〜Ｍ　ＣＯ，ｎないしＭＣｎ
、０〜ＭＣｎ、ｎは、特に制限されないが、第２図のメ
モリセルＭＣｎ、ｎに代表して示されるように、それぞ
れＩｌｌ！の情報蓄積用キャパシタＣｓと２個のアドレ
ス選択用ＭＯ３ＦＥＴ　（アドレス選択手段）Ｑｍｘ及
びＱｍｙを含む。アドレス選択用ＭＯ３ＦＥＴＱｍｘ及
びＱ　ｍ　ｙのドレインは共通接続され、さらに対応す
る相補データ線ＤＯ・■〜Ｄｎ−Ｄｎの非反転信号線又
は反転信号線に所定の規則性をもって結合される。第２
図には、メモリセルＭＣｎ、ｎが相補データ線ＤＯ・Ｄ
Ｏの非反転信号線に結合される場合を実線で示し、また
反転信号線に結合される場合を点線で示している。

メモリセルＭＣｎ、ｎのアドレス選択用ＭＯ３ＦＥＴＱ
ｍｘ及びＱｒｎｙのソースは、同様に共通接続され、さ
らに情報蓄積用キャパシタＣｓの一方の電極（入出力ノ
ード）に結合される。情報蓄積用キャパシタＣｓの他方
の電極には、所定の電圧とされるセルプレート電圧Ｖｃ
ｐが供給される。

メモリセルＭＣｎ、ｎのアドレス選択用ＭＯ３ＦＥ　Ｔ
　Ｑ　ｍ　ｘのゲートは、対応するＸ軸ワードＩＪｉｌ
Ｗｘｎに結合される。同様に、メモリセルＭＣｎ、ｎの
アドレス選択用ＭＯ３ＦＥＴＱｍｙのゲートは、対応す
るＹ軸ワード線Ｗｙｎに結合される。Ｘ軸ワード線Ｗｘ
ｎ及びＹ軸ワード線Ｗｙｎは、ダイナミック型ＲＡＭの
非選択状態においてともに論理ロウレベルとされる。し
たがって、メモリセルＭＣｎ、ｎのアドレス選択用ＭＯ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ　ｘ及びＱｍｙはともにオフ状
態となり、メモリセルＭＣｎ、ｎは非選択状態とされる
。一方、ダイナミック型ＲＡＭが選択状態とされアドレ
ス信号ＡＯ〜Ａｉが対応する組み合わせとされるとき、
Ｘ軸ワード線Ｗｘｎ又はＹ軸ワード線Ｗｙｎのうちのい
ずれかが行選択制御信号ＲＸ／Ｙに従って択一的に論理
ハイレベルの選択状態とされる。これにより、アドレス
選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ　ｘ又はＱｒｎｙ
がオン状態となり、メモリセルＭＣｎ、ｎは相補データ
線ＤＯ−ＤＯに接続される。

第１図に示されるように、Ｘ軸ワード＃ＩＬＷ　ｘ　Ｏ
〜Ｗｘｎには、それぞれ対応するｆｉ＋１個のメモリセ
ルＭ　ＣＯ，Ｏ〜Ｍ　ＣＯ，ｎないしＭ　Ｃｎ、０　”
Ｍ　Ｃｎ、ｎのアドレス選択用Ｍ　ＯＳ　Ｆ　’Ｅ　Ｔ
　Ｑ　ｍ　ｘのゲートが共通に結合される。同様に、Ｙ
軸ワード線ＷｙＯ−Ｗｙｎには、それぞれ対応するｆｉ
＋１個のメモリセルＭ　Ｃ０，０〜Ｍ　Ｃｎ、Ｏないし
ＭＣＯ，ｎ〜Ｍｃｒｔ−ｎのアドレス選択用ＭＯ３ＦＥ
ＴＱｍｙのゲートが共通に結合される。相補データ線Ｄ
Ｏ・ＤＯには、それぞれ対応するアドレス選択用ＭＯ３
Ｆ　Ｅ　Ｔ　Ｑ　ｍ　ｘ及びＱ　ｍ　ｙを介して、ｎ　
＋　ｌ　（ｌＩのメモリセルＭＣ０，０、ＭＣ１，１、
・・・ＭＣｎ、ｎの入出力ノードが、所定の規則性をも
って交互に結合される。同様に、相補データ線Ｄ１・■
了〜Ｄｎ−Ｄｎには、それぞれ対応するアドレス選択用
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ　ｘ及びＱｒｎｙを介し
て、それぞれｎ＋１個のメモリセルＭ　Ｃ０，１〜Ｍ　
Ｃｎ、０ないしＭ　ＣＯ，ｎ　＝Ｍ　Ｃｎ、ｎ−１の入
出力ノードが、所定の規則性をもって交互に結合される
。

Ｘ軸ワード線ＷｘＯ〜Ｗ　ｘ　ｎ及びＹ軸ワード線Ｗｙ
Ｏ−Ｗｙｎは、前述のＸ軸ワード線Ｗｘｎ及びＹ軸ワー
ド線Ｗｙｎに示されるように、ダイナミック型ＲＡＭが
非選択状態とされるときにすべて論理ロウレベルとされ
る。また、これらのＸ軸ワード線及びＹ軸ワード線は、
ダイナミック型ＲＡＭが選択状態とされアドレス信号Ａ
Ｏ−Ａｔが対応する組み合わせとされるとき、そのうち
のいずれかが行選択制御信号ＲＸ／Ｙに従って択一的に
論理ハイレベルの選択状態とされる。Ｘ軸ワード線Ｗ　
ｘ　Ｏ−Ｗ　ｘ　ｎ又はＹ軸ワード線ＷｙＯ−Ｗｙｎの
うちのいずれかが択一的に論理ハイレベルとされること
によって、対応するメモリセルのアドレス選択用Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ　ｘ又はＱ　ｍ　ｙがオン状態
となる。これにより、相補データ線ＤＯ・ＤＯ＝Ｄｎ−
Ｄｎには、各ワード線に対応するアドレスのメモリセル
がそれぞれ１個ずつ選択的に接続される。

ここで、相補データ線Ｄｏ−ＤＯ〜Ｄｎ　・Ｄｎに接続
されるメモリセルのアドレスは、選択状態とされるワー
ド線のロウアドレスによって異なる。

すなわち、Ｘ軸ロウアドレスＯのＸ軸ワード線ＷＸＯが
選択状態とされるとき、カラムアドレスＣの相補データ
線Ｄｃ−ＤτにはメモリセルＭＣＯ。

Ｃが接続され、相補データ線のカラムアドレスとメモリ
セルのＹ軸ロウアドレスは順に対応付けられる。同様に
して、Ｘ軸ロウアドレスａＯＸ軸ワード線Ｗｘａが選択
状態とされるとき、カラムアドレスＣの相補データ線Ｄ
ｃ−ＤτにはメモリセルＭＣａ、ｃ＋ａ　　（ここで、
ロウアドレス及びカラムアドレスの演算はモジュールを
ｎとして行われる。

以下同じ）が接続され、相補データ線のカラムアドレス
とメモリセルのＹ軸ロウアドレスは順に対応付けられる
。つまり、Ｘ軸ロウアドレスａＯＸ軸ワード線Ｗ　ｘ　
ａが選択状態とされるとき、そのＸ軸ワード線に結合さ
れるメモリセルのうち先頭Ｙ軸ロウアドレスに配置され
るメモリセルＭＣａ。

０は、カラムアドレス（ｎ−ａ＋ｌ）の相補データ線Ｄ
ｎ−ａ＋１　　・Ｄｎ−ａ＋１に接続され、その他のメ
モリセルは、メモリセルのＹ軸ロウアドレスと相補デー
タ線のカラムアドレスとが順に対応付けられるように接
続される。

一方、Ｙ軸ロウアドレス０のＹ軸ワード線ＷｙＯが選択
状態とされるとき、カラムアドレスＣの相補データ線Ｄ
ｃ−ＤｃにはメモリセルＭＣｎ−ｃ＋１．０が接続され
、相補データ線のカラムアドレスとメモリセルのＸ軸ロ
ウアドレスは逆順に対応付けられる。同様にして、Ｙ軸
ロウアドレスｂのＹ軸ワード線Ｗｙｂが選択状態とされ
るとき、カラムアドレスＣの相補データ線ＤＣ−Ｄτに
はメモリセルＭ　Ｃｎ−ｃ＋１＋ｂ、ｂすなわちメモリ
セルＭＣｂ−ｃ、ｂが接続され、相補データ線のカラム
アドレスとメモリセルのＸ軸ロウアドレスは逆順に対応
付けられる。つまり、Ｙ軸ロウアドレスｂのＹ軸ワード
線ｗｙｂが選択状態とされるとき、そのＹ軸ワード線に
結合されるメモリセルのうち先ｌ！ＩＩＸ軸ロウアドレ
スに配置されるメモリセルＭＣＯ，ｂは、カラムアドレ
スｂの相補データ線Ｄｂ−Ｄｂに接続され、その他のメ
モリセルは、メモリセルのＸ軸ロウアドレスと相補デー
タ線のカラムアドレスが逆順に対応付けられるように接
続される。

これらのロウアドレス及びカラムアドレスの対応付けは
、後述するカラムスイッチＣＳＷ、ポインタＰＮＴ及び
カラムアドレスデコーダＣＤＣＨによる選択動作の開始
アドレス及び選択方向を規定する要点となる。

第５図において、メモリアレイＭ−ＡＲＹを構成するＸ
軸ワード線ＷｘＯ〜ＷｘｎはＸ軸ロウアドレスデコーダ
ＲＤＣＲｘに結合され、そのうちの１本が選択・指定さ
れる。このＸ軸ロウアドレスデコーダＲＤＣＲｘには、
後述するアドレスバッファＡＤＢから相補内部アドレス
信号ａＱｘａｉ　（ここで、例えば外部アドレス信号Ａ
Ｏと同相の内部アドレス信号ａＯと逆相の内部アドレス
信号ａＯをあわせて相補内部アドレス信号１ｏのように
表す、以下同じ）が供給され、また後述するタイミング
制御回路ＴＣからタイミング信号φｗｘが供給される。

このタイミング信号φｌ＋ＩＸは、ダイナミック型ＲＡ
Ｍの非選択状態において論理ロウレベルとさ咋、ダイナ
ミック型ＲＡＭが選択状態とされ行選択制御信号ＲＸ／
ＹによつてＸ軸ワード線が指定されるときに、所定のタ
イミングで論理ハイレベルとされる。

Ｘ軸ロウアドレスデコーダＲＤＣＲｘは、アドレスバッ
ファＡＤＢから供給される相補内部アドレス信号ａＱｘ
ａｉをデコードし、タイミング制御回路ＴＣから供給さ
れるタイミング信号−ＮＸに従って、Ｘ軸ワード！ＪＩ
ＷＸＯ〜Ｗｘｎのいずれかを択一的にハイレベルの選択
状態とする。

同様に、メモリアレイＭ−ＡＲＹを構成するＹ軸ワード
線Ｗ７０〜ＷｙｎはＹ軸ロウアドレスデコーダＲＤＣＲ
７に結合され、そのうちの１本が選択・指定される。こ
のＹ軸ロウアドレスデコーダＲＤＣＲ７には、アドレス
バッファＡＤＢから相補内部アドレス信号１０〜１１が
供給され、またタイミング制御回路ＴＣからタイミング
信号φＮＹか供給される。このタイミング信号φ畔は、
ダイナミック型ＲＡＭの非選択状態において論理ロウレ
ベルとされ、ダイナミック型ＲＡＭが選択状態とされ行
選択制御信号ＲＸ／ＹによってＹ軸ワード線が指定され
るときに、所定のタイミングで論理ハイレベルとされる
。

Ｙ軸ロウアドレスデコーダＲＤＣＲ７は、アドレスバッ
ファＡＤｉ３から供給される相補内部アドレス信号１０
〜土ｉをデコードし、タイミング制御回路ＴＣから供給
されるタイミング信号φｗｙに従って、Ｙ軸ワード線Ｗ
７０〜Ｗｙｎのいずれかを択一的にハイレベルの選択状
態とする。

一方、メモリアレイＭ−ＡＲＹを構成する相補データＩ
ｄＡＤＯ・丁τ〜Ｄｎ−百１は、センスアンプＳＡの対
応する単位回路を経て、カラムスイッチＣ３Ｗの対応す
るスイッチＭＯ３ＦＥＴ対の一方に結合される。

センスアンプＳＡは、各相補データ線に対応しζ疫けら
れるｆｉ＋１個の単位回路により構成される。センスア
ンプＳＡの各単位回路は、交差接続される二組のＣＭＯ
Ｓインパーク回路からなるフリンプフロ７ブによって構
成され、その入出力ノードは対応する相補データ線の非
反転信号線及び反転信号線にそれぞれ結合される。これ
らのセンスアンプＳＡの単位回路は、タイミング制御回
路ＴＣから供給されるタイミング信号φｐａのハイレベ
ルによって一斉に動作状態とされる０選択されたＸ軸ワ
ード線又はＹ軸ワード線に結合されるメモリセルから対
応する相補データ線に出力される微小読み出し信号は、
センスアンプＳＡの対応する単位回路によって増幅され
、ハイレベル又はロウレベルの２確信号とされる。

センスアンプＳＡは、特に制限されないが、相補データ
線の両信号線を短絡し、そのレベルを電源電圧Ｖｃｃの
約１／２となるようなハーフプリチャージレベルとする
ためのプリチャージ回路を含む、このプリチャージ回路
が設けられることによって、相補データ線のレベル変化
が高速化され、ダイナミック型ＲＡＭの読み出し動作が
高速化される。

カラムスイッチＣ３Ｗは、各相補データ線に対応して設
けられるｆｉ＋１組のスイッチＭＯ５ＦＥＴ対によって
構成される。これらのスイッチＭＯ３Ｆ　Ｂ　’Ｔ’対
の一方は、前述のように、対応する相補データ線ＤＯ・
ＤＯ〜１）ｎ−Ｄｔ息に結合され、その他方は、相補共
通データ線の鼻反転信号線ＣＤ及び反転（ｉ９線τ石に
それぞれ共通接続される。

また、各スイッチＭＯＳ　Ｆ　ＥＴ対のゲートはそれぞ
れ共通接続され、ポインタＰＮＴから対応するデータ線
選択信号ＹＯ〜Ｙｎが供給される。これにより、カラム
スイッチＣ３Ｗは、データ線選択（Ｎ号ＹＯ〜Ｙｎによ
って指定される一組の相補データ線と共通相補データ線
ＣＤ−てｒを選択的に接続する。

ポインタＰＮＴは、両方向にシフトしろるｎ＋１ビット
のシフトレジスタを基本構成とする。このシフトレジス
タの最終ピントは、信号線３ｂを介して、その先頭ビッ
トに結合される。ポインタＰＮＴには、タイミング制御
回路ＴＣからシフトクロ７り用のタイミング信号φＳＣ
と、シフト方向を制御するためのタイミング信号φｘｙ
が供給される。このうち、タイミング信号φｓｃは通常
論理ロウレベルとされ、ページモードにおける記憶デー
タの入出力動作が終了するたびに一時的に論理ハイレベ
ルとされる。また、タイミング信号φｘｙは、ダイナミ
ック型ＲＡＭの非選択状態において論理ロウレベルとさ
れ、ダイナミック型ＲＡＭがｉＭ沢状態とされ行選択制
御信号ＲＸ／ＹによってＸ軸ワード線が指定されるとき
に選択的に論理ハイレベルとされる。

ポインタＰＮＴを構成するシフトレジスタの各ビットの
入力端子には、カラムアドレスデコーダＣＤＣＨの対応
するビットの出力信号が供給される。また、ポインタＰ
ＮＴの各ビットの出力信号は、データ線選択信号ＹＯ〜
Ｙｎとして、カラムスイッチＣ８Ｗの対応するスイッチ
ＭＯ３ＦＥＴ対のゲートにそれぞれ供給される。

カラムアドレスデコーダＣＤＣＲには、アドレスバッフ
ァＡＤＨから上記相補内部アドレス信号ａＱｘａｉが供
給されるとともに、タイミング制御回路ＴＣから上記タ
イミング信号φｘｙとポインタＰＮＴにシフト信号をセ
ットするためのタイミング信号φｐｓが供給される。

カラムアドレスデコーダＣＤＣＲは、タイミング制御回
路ＴＣから供給される相補内部アドレス信号３−０〜−
ａ−ｉをデコーダし、ポインタＰＮＴの対応するビット
に論理ハイレベルの出力信号すなわち論理“１”のシフ
ト信号を択一的に出力する。

このカラムアドレスデコーダＣＤＣＲの出力信号は、ポ
インタＰＮＴのシフト動作を開始する先頭ビットを指定
するものであり、相補データ線ＤＯｒ１〜Ｄｎ−Ｄｎに
接続されたメモリセルのうち先頭のＹ軸ロウアドレス又
はＸ軸ロウアドレスに配置されるメモリセルを指定する
ものである。

前述のように、先頭のＹ軸ロウアドレス又はＸ軸ロウア
ドレスに配置されるメモリセルが接続される相補データ
線のカラムアドレスは、行選択制御信号ＲＸ／Ｙすなわ
ちタイミング信号φｘｙに従ってＸ軸ワード線又はＹ軸
ワード線のいずれが指定・され、またアドレス信号ＡＯ
〜Ａｉすなわち相補内部アドレス信号土Ｏ−土ｉに従っ
てＸ軸ワード線又はＹ軸ワード線のとのロウアドレスが
指定されるかによって決まる。このため、カラムアドレ
スデコーダＣＤＣＲは、タイミング信号φｘｙ及び相補
内部アドレス信号ａｏ〜ａｉをもとに上記先頭Ｙ軸ロウ
アドレス又は先頭Ｘ軸ロウアドレスを決定し、対応する
出力信号をタイミング信号φｐｓに従って択一的に論理
ハイレベルとする。

ポインタＰＮＴの所定のビットにセントされた論理“１
”のシフト信号は、タイミング制御回路ＴＣから供給さ
れるタイミング信号φｓｃに従って１ビツトずつ循環的
にシフトされる。このとき、そのシフト方向は、タイミ
ング制御回路ＴＣから供給されるタイミング信号φｘｙ
に従って決定される。つまり、前述のように、Ｘ軸ワー
ド線及びＹ軸ワード線のいずれが選択されるかによって
、相補データ線のカラムアドレスとこれらの相補データ
線に接続されるメモリセルのＹ軸ロウアドレス又はＸ軸
ロウアドレスが順に又は逆順に対応付けられて接続され
る。このため、タイミング信号φｘｙに従ってポインタ
ＰＮＴのシフト方向を切り換え、相補データ線の選択順
序が選択されたワード線に結合されるメモリセルのＹ軸
ロウアドレス順又はＸ軸ロウアドレス順となるように制
御している。

ポインタＰＮＴにおいて論理′１″のシフト信号が循環
的にシフトされることによって、データ線選択信号ＹＯ
−Ｙｎが順次論理ハイレベルとされ、対応する相補デー
タ線が次々に相補共通データ線ＣＤ−ζ百に接続される
。これにより、選択されたＸ軸ワード線又はＹ軸ワード
線に結合されるｎ　＋　ｉ　個のメモリセルに対して％
　ｎ　＋　１ビツトの記憶データが所定の順序で入出力
される。

カラムスイッチＣ８ＷによってメモリアレイＭ−ＡＲＹ
の相補データ線Ｄｏ−ＤＯ〜Ｄｎ　−Ｄｎが選択的に接
続される相補共通データ線ＣＤ−ττには、メインアン
プＭＡの入力端子が結合されるとともに、データ入カバ
フファＤＩＢの出力端子が結合される。メインアンプＭ
Ａの出力端子は、さらにデータ出力バッファＤＯＢの入
力端子に結合される。

メインアンプＭＡは、タイミング制御回路ＴＣから供給
されるタイミング信号φ糟ａによって選択的に動作状態
とされ、メモリアレイＭ−ＡＲＹの選択されたメモリセ
ルから、相補データ線及び相補共通データ線ＣＤ　−Ｃ
Ｄを介して出力される２値読み出し信号をさらに増幅し
、データ出カバ７フアＤＯＢに伝達する。

データ出力バッファＤＯＢは、ダイナミック型ＲＡＭの
読み出し動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φｏｅによって選択的に
動作状態とされ、メインアンプＭＡから伝達されるメモ
リセルの読み出し信号をデータ出力端子Ｄｏを介して外
部の装置に出力する。タイミング信号φｏｅがロウレベ
ルとされるダイナミック型ＲＡＭの非選択状態及び書き
込み動作モードにおいて、データ出力バッファＤＯＢの
出力はハイインピーダンス状態とされる。

データ入カバソファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＨｅによって選択的に
動作状態とされ、データ入力端子ＤＩを介して外部の装
置から供給される書き込みデータを相？！書き込み信号
とし、相補共通データ線ＣＤ　−ＣＤに供給する。この
タイミング信号φｗｅがロウレベルとされるダイナミッ
ク型ＲＡＭの非選択状態及び読み出し動作モードにおい
て、データ人カバソファＤＩＢの出力はハイインピーダ
ンス状態とされる。

アドレスバッファＡＤＢには、アドレスマルチプレクサ
ＡＭＸからロウアドレス信号が供給されるとともに、タ
イミング制御回路ＴＣからタイミング信号φａ３が供給
される。アドレスバッファＡＤＢは、アドレスマルチプ
レクサＡＭＸから伝達されるロウアドレス信号を上記タ
イミング信号φａｓに従って取り込み、保持する。また
、これらのロウアドレス信号をもとに相補内部アドレス
信号！０〜！■を形成し、Ｘ軸ロウアドレスデコーダＲ
ＤＣＲｘ、Ｙ軸ロウアドレスデコーダＲＤＣＲｙ及びカ
ラムアドレスデコーダＣＤＣＨに供給する。

アドレスマルチプレクサＡＭＸは、タイミング制御回路
ＴＣから供給されるタイミング信号φｒｅｆがハイレベ
ルとされる自動リフレッシエモードにおいて、リフレッ
シエアドレスカウンタＲＥＦＣから供給されるリフレッ
シュアドレス信号ＣＯ〜ｃｉを選択し、ロウアドレス信
号としてアドレスバッファＡＤＢに伝達する。また、タ
イミング信号φｒｅｆがロウレベルとされる通常のメモ
リアクセスにおいて、外部端子ＡＯ〜Ａｉを介して供給
されるアドレス信号ＡＯ−Ａｔを選択し、ロウアドレス
信号としてアドレスバッファＡＤＢに伝達する。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φｒｃ
に従って歩進され、リフレッシュすべきワード線を順次
指定するためのリフレッシュアドレス信号ｃＯｘｃｉを
形成し、アドレスマルチプレクサＡＭＸに供給する。自
動リフレッシュモードでは、特に制限されないが、この
リフレッシュアドレス信号ｃＯ〜ｃｉによってＸ軸ワー
ド線Ｗ　ｘ　Ｏ＝　Ｗ　ｘ　ｎが順次選択状態とされ、
メモリセルの記憶データのリフレッシュ動作が行われる
。

タイミング制御回路ＴＣは、制御信号として外部から供
給されるロウアドレスストローブ信号百に百、カラムア
ドレスストローブ信号ＣＡＳ、ライトイネーブル信号Ｗ
Ｅ及び行選択制御信号ＲＸ／Ｙをもとに、上記各種のタ
イミング信号を形成し、各回路に供給する。

第６図には、この実施例のダイナミック型ＲＡＭのペー
ジモードによる読み出し動作の一実施例のタイミング図
が示されている。この実施例では、Ｘ軸ロウアドレスａ
のＸ軸ワード線Ｗｘａが選択され、予めメモリセルＭ　
Ｃａ、ＯＮＭ　Ｃａ、ｎに格納されるｆｉ＋ｌビフトの
記憶データがページモードによつて連続的に読み出され
る場合の動作が例示的に示されている。

第６図において、ダイナミック型ＲＡＭは、特に制限さ
れないが、ロウアドレスストローブ信号ＲＡＳが論理ハ
イレベルから論理ロウレベルに変化されることによって
起動される。ロウアドレスストローブ信号ＲＡＳの論理
ロウレベルへの立ち下がりに先立って、ライトイネーブ
ル信号ＷＥが論理ハイレベルとされ、読み出し動作モー
ドであることが指定される。同様に、行選択制御信号Ｒ
Ｘ／Ｙが富余理ハイレベルとされ、このページモードが
Ｘ軸ワード線方向から行われるものであることが指定さ
れる。また、外部端子ＡＯ〜Ａｔには、Ｘ軸ロウアドレ
スａを指定する組み合わせで、アドレス信号ＡＯ〜Ａｔ
が供給される。

ダイナミック型ＲＡＭでは、ロウアドレスストローブ信
号ＲＡＳが論理ロウレベルとされることでタイミング信
号φａｓが形成され、外部アドレス信号ＡＯ〜Ａｉがア
ドレスバッファＡＤＢに取り込まれる。また、ロウアド
レスストローブ信号πτ下の立ち下がりエツジにおいて
行選択制御信号ＲＸ／Ｙが書余理ハイレベルであること
から、タイミング信号φｘｙ６＜論理ハイレベルとされ
る。ロウアドレスストローブ信号ＲＡＳの立ち下がりエ
ツジにおいて行選択制御信号ＲＸ／Ｙが論理ロウレベル
とされた場合、ダイナミック型ＲＡＭでは、第６図に点
線で示されるように、タイミング信号φｘｙが論理ロウ
レベルとされ、Ｙ軸ワード線の選択動作が行われる。

さらに、ダイナミック型ＲＡＭでは、タイミング信号φ
ａｓにやや遅れてタイミング信号φＨＸが論理ハイレベ
ルとされ、またこのタイミング信号φｗｘにやや遅れて
タイミング信号φｐａが論理ハイレベルとされる。これ
により、Ｘ軸ロウアドレスデコーダＲＤＣＲｘによるＸ
軸ワード線の選択動作が開始され、Ｘ軸ワード線Ｗｘａ
が択一的にハイレベルの選択状態とされる。相補データ
線ＤＯ・ＤＯ＝Ｄｎ−Ｄｎには、Ｘ軸ワード線Ｗｘａに
結合されるｆｉ＋１個のメモリセルＭＣａ、０〜ＭＣ：
ａ。

ｎの記憶データに従った微小読み出し信号が出力され、
センスアンプＳＡの対応する単位回路によってそれぞれ
増幅される。

ロウアドレスストローブ信号ＲＡＳの立ち下がりから所
定の時間が経過した後、カラムアドレスストローブ信号
ＣＡＳが論理ハイレベルから論理ロウレベルに変化され
る。ダイナミック型ＲＡＭでは、カラムアドレスストロ
ーブ信号ＣＡＳの立ち下がりによってタイミング信号φ
ｐ３が所定の時間だけ論理ハイレベルとされ、やや遅れ
てタイミング信号φｍａ及びφｏｅが次々に論理ハイレ
ベルとされる。これにより、まずカラムアドレスデコー
ダＣＤＣＲＯカラムアドレス（ｎ−ａ＋ｌ）に対応する
ビットの出力信号が択一的に論理ハイレベルとなり、ポ
インタＰＮＴの対応するビットに論理“１”のシフト信
号がセットされる。また、この論理″ｌ”のシフト信号
がセントされることで、ポインタＰＮＴの対応するビッ
トの出力信号すなわちデータ線選択信号Ｙｎ−ａ＋１が
論理ハイレベルとなり、相補データ１ｉｌｌＤｎ−ｎ＋
１　　・Ｄｎ−ｎ＋１が相補共通データ線ＣＤ−τ下に
接続される。これにより、Ｘ軸ワード線Ｗｘａに接続さ
れるメモリセルのうち先頭のＹ軸ロウアドレスに配置さ
れるメモリセルＭＣａ、Ｏの読み出し信号が、相補共通
データ線ＣＤ−τ万を介してメインアンプＭＡに伝達さ
れ、増幅される。メインアンプＭＡの出力信号は、さら
にタイミング信号φｏｅが論理ハイレベルとされること
によって、データ出力バッファＤＯＢからデータ出力端
子Ｄｏを介して外部に送出される。

次に、ロウアドレスストローブ信号ＲＡＳが論理ロウレ
ベルとされたままカラムアドレスストローブ信号ＣＡＳ
が論理ハイレベルに戻され、さらに所定の時間間隔で論
理ハイレベルから論理ロウレベルに繰り返し変化される
。

ダイナミック型ＲＡＭでは、ますカラムアドレスストロ
ーブ信号ＣＡＳが論理ロウレベルから論理ハイレベルに
戻されることによってタイミング信号φｏｅが論理ロウ
レベルに戻され、タイミング信号φｓｃが所定の時間だ
け論理ハイレベルとされる。これにより、データ出力バ
ッファＤＯＢの出力がハイインピーダンス状態とされる
とともに、ポインタＰＮＴにセントされた論理″１″の
シフト信号が１ビツトだけ順方向にシフトされる。この
ため、相補データ線［）　ｎ−ｎ＋２　・Ｄｎ−ｎ＋２
が相補共通データ線ＣＤ−８石に接続され、相補共通デ
ータ線ＣＤ　−ＣＤを介してメモリセルＭＣａ、１の読
み出し信号がメインアンプＭＡに伝達され、増幅される
。

カラムアドレスストローブ信号ＣＡＳの２回目の立ぢ下
がりエツジにおいて、ダイナミック型ＲＡＭではタイミ
ング信号φｏｅが再び論理ノ１イレベルとされる。これ
により、メモリセルＭＣａ、１の記憶データが、データ
出カバソファＤＯＢからデータ出力端子Ｄｏを介して送
出される。

以下、カラムアドレスストローブ信号ＣＡＳが論理ハイ
レベルから論理ロウレベルに繰り返し変化されることに
よって、ダイナミック型ＲＡＭではタイミング信号ψＯ
ｅ及びφｓｃが繰り返し論理ノ＼イレベルとされる。こ
れにより、ポインタＰＮＴが１ビツトずつ順方向にシフ
トされ、メモリセル）、ｉＣａ、２〜ＭＣａ、ｎの記憶
データが順次データ出力端子ＤＯから送出される。

ｆｌ＆ニ、ロウアドレスストローブ信号ＲＡＳ及びカラ
ムアドレスストローブ信号ＣＡＳが同時に論理ハイレベ
ルに戻されると、ダイナミック型ＲＡＭではタイミング
ｆ言号φＸＬ　　φｗｘ、　　φＰａ＋　　φ−ａ及び
φｏｅが同時に論理ロウレベルとなり、ダイナミック型
ＲＡＭは非選択状態となる。

ところで、ロウアドレスストローブ信号ＲＡＳの論理ロ
ウレベルへの立ち下がりエツジにおいて行選択制御信号
ＲＸ／Ｙが論理ロウレベルとされる場合、第６図に点線
で示されるように、タイミング（ｉ号φｘｙは論理ロウ
レベルのままとされ、代わってタイミング信号φｗｙが
論理ハイレベルとされる。これにより、ダイナミック型
ＲＡＭではＹ軸ロウアドレスａのＹ軸ワード線Ｗｙａが
選択状態とされ、このＹ軸ワード線Ｗｙａに結合される
ｎ　＋　１　価のメモリセルＭ　ＣＯ，ａ　〜Ｍ　Ｃｎ
、ａの記憶データが、連続的に高速で出力される。この
とき、ポインタＰＮＴのカラムアドレスａに対応するビ
ットに論理“１”のシフト信号がセントされ、このシフ
ト信号がタイミング信号φ３Ｃに従って逆方向にシフト
される。

以上のように、この実施例のダイナミック型ＲＡＭのメ
モリアレイＭ−ＡＲＹは、それぞれ２（ｉｌのアドレス
選択用ＭＯ３ＦＥＴを持つ（ｎ＋１）２個のメモリセル
と、直交して配置され対応するメモリセルのアドレス選
択用ＭＯＳ　Ｆ　ＥＴのゲートが結合されるｎ＋１本の
Ｘ軸ワード線ＷｘＯ〜Ｗｘｎ及びＹ軸ワード線ｗｙｏ〜
Ｗｙｎと、これらのＸ軸ワード線及びＹ軸ワード線にそ
れぞれ４５度の傾斜角をもって配置されるｆｉ＋１組の
相補データ線ＤＯ・ＤＯ〜Ｄｎ　−Ｄｎによって構成さ
れる。ダイナミック型ＲＡＭが起動され、ロウアドレス
ストローブ信号正τ１を論理ロウレベルとしたままカラ
ムアドレスストローブｆδ号ＣＡＳが繰り返し論理ハイ
レベルから論理ロウレベルに変化されることによって、
行選択制御信号ＲＸ／Ｙ″に従ってＸ軸ワード線ＷｘＯ
〜Ｗｘｎ又はＹ軸ワード線ＷｙＯ〜Ｗｙｎのうちのいず
れかが択一的にハイレベルの選択状態とされ、そのワー
ド線に結合されるｆｉ＋１個のメモリセルが次々に相補
データ線ＤＯ・丁子〜Ｄｎ・Ｄｎに接続される。これら
のＨ＋１個のメモリセルには、相補共通データ線ＣＤ−
５百を介して、行単位の記憶データがＸ軸ロウアドレス
順又はＹ軸ロウアドレス順に入出力される。これにより
、この実施例のダイナミック型ＲＡＭは、記憶空間のＸ
軸又はＹ軸の任意の方向から行単位で記憶データを高速
に入出力することができ、例えば表示′ｆｓ像などの転
送を高速化できるものである。

〔実施例２〕 第３図には、この発明が通用されたダイナミック型ＲＡ
ＭのメモリアレイＭ−ＡＲＹのもう一つの実施例の配置
図が示されている。この実施例において、メモリアレイ
Ｍ−ＡＲＹを除く他の回路ブロックは、前述の第１の実
施例と同じであり、その構成と動作の説明を省略する。

第３図において、メモリアレイＭ−ＡＲＹには、同図の
垂直方向に配置されるｎ＋１本のＸ軸ワード線ＷｘＯ〜
Ｗｘｎと、同図の水平方向に配置されるｆｉ＋１組の相
補データ線Ｄｏ−Ｄ了〜Ｄｎ・Ｏｎが設けられる。また
、これらのＸ軸ワード線及び相補データ線にそれぞれ４
５度の傾斜角をもって、ｎ＋１本のＹ軸ワード線ＷｙＯ
−Ｗｙｎが設けられる。これらのＸ軸ワード線、Ｙ軸ワ
ード線及び相補データ線の交点には（ｎ＋１）２個のメ
モリセルＭ　Ｃ０，０〜Ｍ　ＧＯ，ｎないしＭＣｎ、０
〜ＭＣｎ、ｎが配置される。

第４図には、第３図のメモリアレイＭ−ＡＲＹのメモリ
セルの一実施例の回路図が示されている。

第３図のメモリアレイＭ−ＡＲＹの説明を進めるに先立
って、＠４図によってこの実施例のメモリアレイＭ−Ａ
ＲＹのメモリセルの構成と動作の概要を説明する。第４
Ｆｌ！Ｊには、Ｘ軸ワード線Ｗｘｎ及びＹ軸ワード線Ｗ
ｙｎの交点に配置されるメモリセルＭＣｎ、ｎが例示的
に示されている。

この実施例のメモリアレイＭ−ＡＲＹのメモリセルは、
第２図の実施例のメモリアレイＭ−ＡＲＹのメモリセル
ＭＣと同様な構成とされる。すなわち、メモリアレイＭ
−ＡＲＹの各メモリセルは、第４図のメモリセルＭＣｎ
、ｎに例示的に示されるように、それぞれ１ｕｌｌの情
報蓄積用キャパシタＣ３とＨＩＭのアドレス選択用ＭＯ
３ＦＥＴ　（アドレス選択手段）Ｑｍｘ及びＱｍｙを含
む、アト・レス選択用ＭＯ３ＦＥＴＱｍｘ及びＱｍｙの
ドレインは共通接続され、さらに対応する相補データ線
ＤＯ−Ｄｏ〜Ｄｎ　−Ｄｎの非反転信号線又は反転信号
線に所定の規則性をもって結合される。第４図には、メ
モリセルＭＣｎ、ｎが相補データ線ＤＯ・ＤＯの非反転
信号線に結合される場合を実線で示し、また反転信号線
に結合される場合を点線で示している。メモリセルＭＣ
ｎ、ｎのアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ
　ｘ及びＱ　ｍ　ｙのソースは、同様に共通接続され、
さらに情報蓄積用キャパシタＣ３の一方の電極（入出力
ノード）に結合される。

情報蓄積用キャパシタＣｓの他方の電極には、所定の電
圧とされるセルプレート電圧ＶＣｐが供給される。

メモリセルＭＣｎ、ｎのアドレス選択用ＭＯ３ＦＥ　Ｔ
　Ｑ　ｍ　ｘのゲートは、対応するＸ軸ワード線Ｗｘｎ
に結合される。同様に、メモリセルＭＣｎ、ｎのアドレ
ス選択用ＭＯ３ＦＥＴＱｍｙのゲートは、対応するＹ軸
ワード線Ｗｙｎに結合される。メモリセルＭＣｎ、ｎの
アドレス選択用ＭＯ３ＦＥＴＱｍｘ及びＱ　ｍ　ｙが対
応するＸ軸ワード線Ｗｘｎ又はＹ軸ワード線Ｗｙｎに従
って選択的にオン状態とされることによって、メモリセ
ルＭＣｎ、ｎは選択状態とされ、その入出力ノードが対
応する相補データ線ＤＯ・Ｄｏの非反転信号線又は反転
信号線に結合される。

第３図に例示的に示されるように、Ｘ軸ワード線Ｗ　ｘ
　Ｏ＝　Ｗ　ｘ　ｎには、それぞれ対応するｆｉ＋１個
のメモリセルＭ　Ｃ０，０〜Ｍ　ＣＯ，ｎないしＭＣｎ
。

０〜ＭＣｎ、ｎのアドレス選択用ＭＯ３ＦＥＴＱｍＸの
ゲートが共通に結合される。同様に、Ｙ軸ワード線Ｗｙ
Ｏ〜Ｗｙｎには、それぞれ対応するｎ＋１個のメモリセ
ルＭ　Ｃ０，０〜Ｍ　Ｃｎ、０ないしＭＣＯ，ｎ　＝Ｍ
Ｃｎ、ｎのアドレス選択用ＭＯ３ＦＥＴＱｍｙのゲート
が共通に結合される。

Ｘ軸ワード線及びＹ軸ワード線に結合されるメモリセル
は、それぞれのワード線が選択状態とされるとき相補デ
ータ線ＤＯ・「了〜Ｄｎ−Ｄｎに前述の第１の実施例と
同じ組み合わせのメモリセルが接続されるように配置さ
れる。すなわち、相補データ線ＤＯ・百には、それぞれ
対応するアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ
　ｘ及びＱ　ｍ　ｙを介して、ｆｉ＋１個のメモリセル
ＭＣＯ，Ｏ、ＭＣ１，１。

・・・ＭＣｎ、ｎの入出力ノードが、所定の規則性をも
って交互に結合される。同様に、相補データ線Ｄ１・Ｄ
Ｉ−Ｄｎ−Ｄｎには、それぞれ対応するアドレス選択用
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ　ｘ及びＱ　ｍ　ｙを介
して、それぞれｎ＋１個のメモリセルＭＣ０゜１〜ＭＣ
ｎ、０ないしＭ　ＣＯ，ｎ　−Ｍ　Ｃｎ、ｎ−１の入出
力ノードが、所定の規則性をもって交互に結合される。

また、各Ｘ軸ワード線に結合されるｆｉ＋１個のメモリ
セルのうち先ＢＹ軸ロウアドレスが割り当てられるメモ
リセルのカラムアドレスは、一つずつシフトされる。

Ｘ軸ワード線ＷｘＯ〜Ｗｘｎ及びＹ軸ワード線ＷｙＯ−
Ｗｙｎは、前述の第１の実施例の場合と同様に択一的に
ハイレベルの選択状態とされ、対応するｎ＋４価のメモ
リセルが相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎにそれぞ
れ１個ずつ接続される０例えば、Ｘ軸ロウアドレス０の
Ｘ軸ワード線ＷｘＯが選択状態とされるとき、カラムア
ドレスＣの相補デー・夕線Ｄｃ−ＤｃにはメモリセルＭ
ＣＯ，ｃが接続され、相補データ線のカラムアドレスと
メモリセルのＹ軸ロウアドレスは順に対応付けられる。

同様に、Ｘ軸ロウアドレスａのＸ軸ワード線Ｗｘａが選
択状態とされるとき、カラムアドレスＣの相補データ線
Ｄｃ−ＤｃにはメモリセルＭ　Ｃａ、ｃ十ａ　７！ｌ（
接続され、相補データ線のカラムアドレスとメモリセル
のＹ軸ロウアドレスは順に対応付けられる。つまり、Ｘ
軸ロウアドレスａのＸ軸ワード線Ｗ　ｘ　ａが選択状態
とされるとき、そのＸ軸ワード線に結合されるメモリセ
ルのうち先頭Ｙｆｉｏ　ウアドレスに配置されるメモリ
セルＭＣａ。

Ｏは、前述の第１の実施例と同様に、カラムアドレス（
ｎ−ｎ＋１）の相補データ線Ｄｎ−ａ＋１　　・Ｙ）ｎ
−ｎ＋１に接続され、その他のメモリセルは、メモリセ
ルのＹ軸ロウアドレスと相補データ線のカラムアドレス
とが順に対応付けられるように接続される。

一方、Ｙ軸ロウアドレス０のＹ軸ワード線ＷｙＯが選択
状態とされるとき、カラムアドレスＣの相補データ線Ｄ
ｃ−ＤｃにはメモリセルＭＣｎ−ｃ＋１．０が接続され
、相補データ線のカラムアドレスとメモリセルのＸ軸ロ
ウアドレスは逆順に対応付けられる。同様に、Ｙ軸ロウ
アドレスｂのＹ軸ワード線ｗｙｂが選択状態とされると
き、カラムアドレスＣの相補データ線Ｄ’ｃ−Ｄｃには
メモリセルＭ　Ｃａ−ｃ＋１＋ｂ、ｂすなわちメモリセ
ルＭＣｂ−ｃ、ｂが接続され、相補データ線のカラムア
ドレスとメモリセルのＸ軸ロウアドレスは逆順に対応付
けられる。つまり、Ｙ軸ロウアドレスｂのＹ軸ワード線
Ｗ７ｂが選択状態とされるとき、そのＹ軸ワード線に結
合されるメモリセルのうち先ＭＸ軸ロウアドレスに配置
されるメモリセルＭＣＯ，ｂは、前述の第１の実施例と
同様に、カラムアドレスｂの相補データ線Ｄｂ−Ｄ丁に
接続され、その他のメモリセルは、メモリセルのＸ軸ロ
ウアドレスと相補データ線のカラムアドレスが逆順に対
応付けられるように接続される。

この実ｊｒ！例のメモリアレイＭ−ＡＲＹは、第１図に
示される第１の実施例のメモリアレイＭ−ＡＲＹと入れ
換えることによって第５図のダイナミック型ＲＡＭにそ
のまま通用でき、第１の実施例と同様に、ベージモード
による行単位の記憶データの入出力動作を行うことがで
きる。

以上のように、この実施例のダイナミック型ＲＡＭのメ
モリアレイＭ−ＡＲＹでは、論理的には第１の実施例と
同様に、Ｘ軸ワード線とＹ軸ワード線が直交して設けら
れこれらのＸ軸ワード線及びＹ軸ワード線にそれぞれ４
５度の傾斜角をもって相補データ線が設けられる。しか
し、実際のレイアウトにおいては、Ｘ軸ワード線ＷｘＯ
〜Ｗｘｎと相補データ線ＤＯ・■了〜Ｄｎ−丁τが直交
して配置され、これらのＸ軸ワード線及び相補データ線
にそれぞれ４５度の傾斜角をもってＹ軸ワード°線Ｗ７
０〜Ｗｙｎが配置される。また、これらのＸ軸ワード線
、Ｙ軸ワード線及び相補データ線の交点に、（ｎ＋１）
２のメモリセルが、各相補データ線に対して前述の第１
の実施例と同じ組み合わせのメモリセルが接続されるよ
うに、所定の規則性をもって配置される。したがって、
この実施例のダイナミック型ＲＡＭでは、前述の第１の
実施例と同じように、記憶空間のＸ軸又はＹ軸の任意の
方向から、行単位の記憶データを高速に入出力すること
ができる。さらに、この実施例のダイナミック型ＲＡＭ
では、相補データ線ＤＯ・ＤＯ〜Ｄｎ・υｎかメモリア
レイＭ−ＡＲＹの水平方向に同じ長さとなるように配置
される。このため、相補データ線ＤＯ−ＤＯ〜Ｄｎ−五
；の寄生容疑や配線抵抗などによる負荷が均一化され、
ダイナミック型ＲＡＭのシリアル入出力動作が安定化さ
れるものである。

以上の二つの実施例に示されるように、この発明をペー
ジモードやカラムスタティックモード機能を有するダイ
ナミック型ＲＡＭ等の半導体集積回路装置に通用した場
合、次のような効果が得られる。すなわち、 （１）メモリアレイを、実質的に記憶空間に格子状に設
けられそれぞれ２組のアドレス選択手段を持つ複数のメ
モリセルと、実質的に記憶空間のＸ軸及びＹ軸にそれぞ
れ対応して設けられそれぞれ対応する軸の対応ず番アド
レスの複数のメモリセルの対応するアドレス選択手段の
制御端子が共通に結合される複数のＸ軸ワード線及びＹ
軸ワード線と、実質的に記憶空間のＸ軸及びＹ軸にそれ
ぞれ４５度の傾斜角をもって設けられＸ軸ワード線又は
Ｙ軸ワード線の一つが指定されることによって対応する
軸の対応するアドレスの複数のメモリセルの入出力ノー
ドが対応するアドレス選択手段を介して選択的に結合さ
れる複数のデータ線とにより構成することで、記憶空間
のＸ軸及びＹ軸の任意の方向に行単位でメモリセルをデ
ータ線に接続でき、記憶空間のＸ軸及びＹ軸の任意の方
向に行単位の記憶データを高速に入出力できるという効
果が得られる。

（２）上記（Ｌ）項に５上り、例えば画像メモリなどに
用いられるダイナミック型ＲＡＭ等に対する両像データ
等の入出力動作を高速化できるという効果が得られる。

（３）上記＜ｉ＞項により、メモリ内に格納される記憶
データを入れ換えることなく、記憶空間の座標変換動作
を高速に行うことができるという効果が得られる。

（４）上記（１１項〜（３）項により、半導体記憶装置
の外部に設けられる画像処理用プロセッサなどの処理負
担を軽減できるという効果が得られる。

（５）上記（１）項〜（４）項において、Ｘ軸ワード線
と相補データ線を直交してレイアウトし、これらのＸ軸
ワード線及び相補データ線にそれぞれ４５度の傾斜外を
もってＹ軸ワード線をレイアウトすることで、相補デー
タ線を同じ長さにしてその寄生容量や配線抵抗等の負荷
を均一化することができ、ダイナミック型ＲＡＭのシリ
アル入出力動作を安定化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例の
ダイナミック型ＲＡＭではベージモードが行われている
間Ｘ軸ワード線又はＹ軸ワード線を選択状態にしたまま
としているが、カラムスイッチＣ８Ｗの前段にデータラ
ッチを設けることでメモリアクセスとシリアル入出力動
作を独立して行えるようにしてもよい、この実施例のダ
イナミック型ＲＡＭではカラムアトｌｚスＸ）＊−プｆ
ｆ１％ＣＡＳをハイレベルからロウレベルに繰り返し変
化させることでシリアル人出力動作を進行しているが、
別途にシリアル入出力用のクロック信号を設け、このク
ロック信号によってシリアル入出力動作を進行するもの
であってもよい、また、この実施例では、ロウアドレス
信号として供給されるアドレス信号ＡＯ−Ａｌによって
自動的にカラムアドレスが指定されるが、外部からカラ
ムアドレス信号を供給することで、任意のカラムアドレ
スからシリアル入出力動作を開始できるようにしてもよ
い、さらに、第１図、第３図に示したメモリアレイの配
置や第２図、第４図に示したメモリセルの具体的な回路
構成及び第５図のダイナミック型ＲＡＭのブロック構成
や制御信号の組み合わせ等、種々の実施形態を採りうる
ちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではな（、例えば、スタティック型ＲＡＭなど各
種の半導体記憶装置にも通用できる０本発明は、少なく
とも行単位又は複数ピント単位で記憶データの入出力動
作を行う半導体記憶ｙｔ置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果をＷＲｊ！Ｉに説明すれば、下記のとお
りである。すなわち、メモリアレイを、２組のアドレス
選択手段を持つメモリセルと、実質的に記憶空間のＸ軸
及びＹ軸にそれぞれ対応し直交して設けられるＸ軸ワー
ド線及びＹ軸ワード線と、実質的に記憶空間のＸ軸及び
Ｙ軸にそれぞれ４５度の傾斜角をもって設けられるデー
タ線とによって構成することで、記憶空間のＸ軸及びＹ
軸の任意の方向に行単位の記憶データを高速に入出力で
き、またメモリ内に格納される記憶データを入れ換える
ことな（記憶空間の座標変換動作を高速に行いうる半導
体記憶装置を実現できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
のメモリアレイの一実施例を示す配置図、第２図は、富
１図のメモリアレイのメモリセルの一実施例を示す回路
図、 第３図は、この９！、明が通用されたダイナミック型Ｒ
ＡＭのメモリアレイのもう一つの実施例を示す配置図、 第４図は、第３図のメモリアレイのメモリセルの一実施
例を示す回路図、 第５図は、第１図又は第３図のメモリアレイを含むダイ
ナミック型ＲＡＭの一実施例を示すブロック図・ 第６図は、第５図のダイナミック型ＲＡＭのベージモー
ドによる読み出し動作の一実施例を示すタイミング図で
ある。 Ｍ−ＡＲＹ−−−メモリアレイ、Ｗ　ｘ　Ｏ〜Ｗ　ｘｎ
・・・Ｘ軸ワード線、ＷｙＯ〜Ｗｙｎ・・・Ｙ軸ワード
線、Ｄｏ　・ＤＯ”Ｄｎ−Ｄｎ　−−・相補データ線、
ＭＣ０，０〜ＭＣｎ、ｎ　・・・メモリセル、Ｃｓ・・
・情報蓄積用キャパシタ、Ｑｍｘ、Ｑｍｙ・・・アドレ
ス選択用ＭＯ３ＦＥＴ。 ＳＡ・・・センスアンプ回路、Ｃ８Ｗ・・・カラムスイ
ッチ、ＰＮＴ・・・ポインタ、ＣＤＣＲ・・カラムアド
レスデコーダ、ＲＤＣＲｘ・・・Ｘ軸ロウアドレスデコ
ーダ、ＲＤＣＲｙ・・・Ｙ軸ロウアドレスデコーダ、Ａ
ＤＢ・・アドレスバッファ、ＡＭＸ・・・アドレスマル
チプレクサ、ＭＡ・・・メインアンプ、ＤＩＢ・・デー
タ入カバソファ、ＤＯＢ・・・データ出カバソファ、Ｒ
ＥＦＣ・・・リフレッシュアドレスカウンタ、ＴＣ・・
・タイミング制御回路。 第３図 第４図 第５図 纂６図

Claims (1)

1. 【特許請求の範囲】 １、実質的に記憶空間に格子状に設けられそれぞれ２組
   のアドレス選択手段を持つ複数のメモリセルと、実質的
   に上記記憶空間のＸ軸及びＹ軸にそれぞれ対応して設け
   られそれぞれ対応する軸の対応するアドレスの複数のメ
   モリセルの対応するアドレス選択手段の制御端子が共通
   に結合される複数のＸ軸ワード線及びＹ軸ワード線と、
   実質的に上記記憶空間のＸ軸及びＹ軸にそれぞれ４５度
   の傾斜角をもって設けられ上記Ｘ軸ワード線又はＹ軸ワ
   ード線の一つが指定されることによって対応する軸の対
   応するアドレスの複数のメモリセルの入出力ノードが対
   応するアドレス選択手段を介して選択的に結合される複
   数のデータ線からなるメモリアレイを具備することを特
   徴とする半導体記憶装置。 ２、上記Ｘ軸ワード線及び上記データ線は直交して配置
   され、上記Ｙ軸ワード線は上記Ｘ軸ワード線及び上記デ
   ータ線に対しそれぞれ４５度の傾斜角をもって配置され
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。 ３、上記半導体記憶装置は、上記Ｘ軸ワード線又は上記
   Ｙ軸ワード線の一つが指定されることによって選択状態
   とされる複数のメモリセルに対して、記憶データを連続
   的にシリアルに入出力する機能を有することを特徴とす
   る特許請求の範囲第１項又は第２項記載の半導体記憶装
   置。