JPH0754335B2 - ピーク値検出回路 - Google Patents
ピーク値検出回路Info
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- JPH0754335B2 JPH0754335B2 JP1021318A JP2131889A JPH0754335B2 JP H0754335 B2 JPH0754335 B2 JP H0754335B2 JP 1021318 A JP1021318 A JP 1021318A JP 2131889 A JP2131889 A JP 2131889A JP H0754335 B2 JPH0754335 B2 JP H0754335B2
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- JP
- Japan
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- pulse train
- peak
- value
- capacitor
- peak value
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/084—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold modified by switching, e.g. by a periodic signal or by a signal in synchronism with the transitions of the output signal
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 〔概要〕 AMI信号等のパルス列のピーク値を検出するピーク値検
出回路に関し， 入力パルス列のピーク値が時間的に変動しているような
場合でも，このピーク値の変動に迅速に追従して的確に
ピーク値検出を行うことを目的とし， 入力されたパルス列のピーク値をピークホールド値とし
て保持するキャパシタと，このパルス列のピーク値とキ
ャパシタのピークホールド値を比較する比較器と，比較
器によりパルス列のピーク値がキャパシタのピークホー
ルド値よりも大であることが検出されたときにキャパシ
タに充電を行う充電回路と，パルス列が入力されている
ことを検出するパルス列検出部と，パルス列検出部によ
りパルス列が入力されていることが検出されており，か
つ，比較器により入力パルス列のピーク値がキャパシタ
のピークホールド値よりも小であることが検出されたこ
とを判定する判定部と，判定部により上記状態が判定さ
れたときにキャパシタを急速に放電する放電回路とを具
備してなる。
出回路に関し， 入力パルス列のピーク値が時間的に変動しているような
場合でも，このピーク値の変動に迅速に追従して的確に
ピーク値検出を行うことを目的とし， 入力されたパルス列のピーク値をピークホールド値とし
て保持するキャパシタと，このパルス列のピーク値とキ
ャパシタのピークホールド値を比較する比較器と，比較
器によりパルス列のピーク値がキャパシタのピークホー
ルド値よりも大であることが検出されたときにキャパシ
タに充電を行う充電回路と，パルス列が入力されている
ことを検出するパルス列検出部と，パルス列検出部によ
りパルス列が入力されていることが検出されており，か
つ，比較器により入力パルス列のピーク値がキャパシタ
のピークホールド値よりも小であることが検出されたこ
とを判定する判定部と，判定部により上記状態が判定さ
れたときにキャパシタを急速に放電する放電回路とを具
備してなる。
本発明はAMI信号等のパルス列のピーク値を検出するピ
ーク値検出回路に関する。
ーク値検出回路に関する。
ピーク値検出回路は入力パルス列のピーク値が時間的に
変化しているような場合にも，これに迅速に追従してピ
ーク値を検出できることが必要とされる。
変化しているような場合にも，これに迅速に追従してピ
ーク値を検出できることが必要とされる。
従来のピーク値検出回路（またはピークホールド回路）
が第４図に示される。図において,11は比較器,12はキャ
パシタ,13は定電流源,14はアナログスイッチ,32は定電
流源である。比較器11は非反転入力Ｖ＋が反転入力Ｖ−
よりも大きい時，すなわちＶ＋＞Ｖ−の時に“1"を出力
してアナログスイッチ４を閉じ，その他の時は“0"を出
力してアナログスイッチ14を開く。
が第４図に示される。図において,11は比較器,12はキャ
パシタ,13は定電流源,14はアナログスイッチ,32は定電
流源である。比較器11は非反転入力Ｖ＋が反転入力Ｖ−
よりも大きい時，すなわちＶ＋＞Ｖ−の時に“1"を出力
してアナログスイッチ４を閉じ，その他の時は“0"を出
力してアナログスイッチ14を開く。
このピーク値検出回路の動作が第５図を参照して以下に
説明される。入力パルス列のピーク値Vinがピーク値検
出回路のピークホールド値Vpkよりも大きい期間中は，
比較器11は“1"を出力してアナログスイッチ14を閉じ，
それによりキャパシタ12には定電流源13から定電流I1が
充電され，その端子電圧であるピークホールド値Vpkが
次第に増加する。
説明される。入力パルス列のピーク値Vinがピーク値検
出回路のピークホールド値Vpkよりも大きい期間中は，
比較器11は“1"を出力してアナログスイッチ14を閉じ，
それによりキャパシタ12には定電流源13から定電流I1が
充電され，その端子電圧であるピークホールド値Vpkが
次第に増加する。
一方,Vin＜Vpkの期間中は比較器11は“0"を出力してア
ナログスイッチ14を開き，キャパシタ12の充電が停止さ
れ，キャパシタ12は定電流源32の定電流I2により遂次に
放電されてピークホールド値Vpkが減少する。したがっ
てパルス列の入力がなくなった場合には，ピークホール
ド値Vpkは放電電流I2で決まる時定数でゆっくりとゼロ
に近付いていく。
ナログスイッチ14を開き，キャパシタ12の充電が停止さ
れ，キャパシタ12は定電流源32の定電流I2により遂次に
放電されてピークホールド値Vpkが減少する。したがっ
てパルス列の入力がなくなった場合には，ピークホール
ド値Vpkは放電電流I2で決まる時定数でゆっくりとゼロ
に近付いていく。
このピークホールド値Vpkを数式で表すと， Vpk＝｛I1×ｎ×TH−I2×（ｎ−１）×TL｝/C 但し,Vpk＜Vinであり,Cはキャパシタ12のキャパシタン
ス,THはパルス幅,TLはパルスとパルスの間隔である。
ス,THはパルス幅,TLはパルスとパルスの間隔である。
検出対象となるパルス列はそのピーク値が常に一定であ
るとは限らない。例えば第５図に示されるように，ある
一群のパルス列（Ｉ）が入力され，それに続いてピーク
値が異なる別系統の他の一群のパルス列（II）が入力さ
れることもある。かかる場合，ピーク値検出回路はそれ
ぞれのパルス列のピーク値Vin1,Vin2に迅速に追従して
検出する必要がある。
るとは限らない。例えば第５図に示されるように，ある
一群のパルス列（Ｉ）が入力され，それに続いてピーク
値が異なる別系統の他の一群のパルス列（II）が入力さ
れることもある。かかる場合，ピーク値検出回路はそれ
ぞれのパルス列のピーク値Vin1,Vin2に迅速に追従して
検出する必要がある。
この場合，後に入力されたパルス列（II）のピーク値Vi
n2が先に入力されたパルス列（Ｉ）のピーク値Vin1より
も大きければ，ピーク値検出回路は後のパルス列（II）
のピーク値Vin2を迅速に検出することが可能である。
n2が先に入力されたパルス列（Ｉ）のピーク値Vin1より
も大きければ，ピーク値検出回路は後のパルス列（II）
のピーク値Vin2を迅速に検出することが可能である。
しかしながら，後のパルス列（II）のピーク値Vin2が前
のパルス列（Ｉ）のピーク値Vin1よりも小さい場合，ピ
ーク値検出回路のピークホールド値Vpkの減少が緩慢で
あることから，これが十分に減少していないうちに後続
のパルス列（II）が入力されると，ピークホールド値Vp
kが後続パルス列（II）のピーク値Vin2にまで減少する
までの間，ピーク値検出回路は誤ったピークホールド値
を出力し続けることになる。
のパルス列（Ｉ）のピーク値Vin1よりも小さい場合，ピ
ーク値検出回路のピークホールド値Vpkの減少が緩慢で
あることから，これが十分に減少していないうちに後続
のパルス列（II）が入力されると，ピークホールド値Vp
kが後続パルス列（II）のピーク値Vin2にまで減少する
までの間，ピーク値検出回路は誤ったピークホールド値
を出力し続けることになる。
これを防ぐため，ピークホールド値Vpkを速やかに減少
させるべくキャパシタ２の放電電流I2を大きくすること
も可能であるが，この場合，ピークホールド値Vpkの増
加速度が遅くなり，入力パルス列のピーク値に速やかに
追従することができなくなる。
させるべくキャパシタ２の放電電流I2を大きくすること
も可能であるが，この場合，ピークホールド値Vpkの増
加速度が遅くなり，入力パルス列のピーク値に速やかに
追従することができなくなる。
したがって本発明の目的は，入力パルス列のピーク値が
時間的に変動しているような場合でも，このピーク値の
変動に迅速に追従して的確にピーク値検出を行えるピー
ク値検出回路を提供することにある。
時間的に変動しているような場合でも，このピーク値の
変動に迅速に追従して的確にピーク値検出を行えるピー
ク値検出回路を提供することにある。
第１図は本発明に係る原理説明図である。
本発明に係るピーク値検出回路は，入力されたパルス列
のピーク値をピークホールド値として保持するキャパシ
タ41と，このパルス列のピーク値とキャパシタ41のピー
クホールド値を比較する比較器42と，比較器42によりパ
ルス列のピーク値がキャパシタ41のピークホールド値よ
りも大であることが検出されたときにキャパシタ41に充
電を行う充電回路43と，パルス列が入力されていること
を検出するパルス列検出部44と，パルス列検出部44によ
りパルス列が入力されていることが検出されており，か
つ，比較器42により入力パルス列のピーク値がキャパシ
タ41のピークホールド値よりも小であることが検出され
たことを判定する判定部45と，判定部46により上記状態
が判定されたときにキャパシタ41を急速に放電する放電
回路46とを具備してなる。
のピーク値をピークホールド値として保持するキャパシ
タ41と，このパルス列のピーク値とキャパシタ41のピー
クホールド値を比較する比較器42と，比較器42によりパ
ルス列のピーク値がキャパシタ41のピークホールド値よ
りも大であることが検出されたときにキャパシタ41に充
電を行う充電回路43と，パルス列が入力されていること
を検出するパルス列検出部44と，パルス列検出部44によ
りパルス列が入力されていることが検出されており，か
つ，比較器42により入力パルス列のピーク値がキャパシ
タ41のピークホールド値よりも小であることが検出され
たことを判定する判定部45と，判定部46により上記状態
が判定されたときにキャパシタ41を急速に放電する放電
回路46とを具備してなる。
パルス列が入力され，そのパルス列のピーク値がキャパ
シタ41に保持されているピークホールド値よりも小であ
れば，比較器42がそれを検出して放電回路43によりキャ
パシタ41を充電し，それによりキャパシタ41のピークホ
ールド値はパルス列のピーク値まで上げられる。一方，
入力されたパルス列のピーク値がキャパシタ41のピーク
ホールド値よりも小さい場合，それが判定部45によって
判定されて放電回路46によってキャパシタ41が急速に放
電されて，それによりキャパシタのピークホールド値は
パルス列のピーク値まで下げられる。よってキャパシタ
41のピークホールド値は入力パルス列のピーク値の増加
方向および減少方向の変動のいずれに対してもそのピー
ク値に迅速に追従することになる。
シタ41に保持されているピークホールド値よりも小であ
れば，比較器42がそれを検出して放電回路43によりキャ
パシタ41を充電し，それによりキャパシタ41のピークホ
ールド値はパルス列のピーク値まで上げられる。一方，
入力されたパルス列のピーク値がキャパシタ41のピーク
ホールド値よりも小さい場合，それが判定部45によって
判定されて放電回路46によってキャパシタ41が急速に放
電されて，それによりキャパシタのピークホールド値は
パルス列のピーク値まで下げられる。よってキャパシタ
41のピークホールド値は入力パルス列のピーク値の増加
方向および減少方向の変動のいずれに対してもそのピー
ク値に迅速に追従することになる。
〔実施例〕 以下，図面を参照して本発明の実施例を説明する。第２
図は本発明の一実施例としてのピーク値検出回路を示す
ブロック図である。第２図において,Vinは入力パルス列
のピーク値を表し,1は入力パルス列のピーク値Vinを検
出してピークホールド値Vpkとして出力するピークホー
ルド部,2は同じく入力パルス列のピーク値Vinを検出す
るための比較側ピークホールド部である。３はピークホ
ールド部１と２の状態に応じてピークホールド部１の放
電回路を制御する論理回路であり，一方の入力が反転入
力となっているAND回路からなる。
図は本発明の一実施例としてのピーク値検出回路を示す
ブロック図である。第２図において,Vinは入力パルス列
のピーク値を表し,1は入力パルス列のピーク値Vinを検
出してピークホールド値Vpkとして出力するピークホー
ルド部,2は同じく入力パルス列のピーク値Vinを検出す
るための比較側ピークホールド部である。３はピークホ
ールド部１と２の状態に応じてピークホールド部１の放
電回路を制御する論理回路であり，一方の入力が反転入
力となっているAND回路からなる。
ピークホールド部１は比較器11,キャパシタ12,定電流源
13と16,アナログスイッチ14と15等を含み構成される回
路であり，基本的には第４図で説明した回路と同じ回路
である。相違点として，キャパシタ12を放電させるため
の定電流源16がアナログスイッチ15を介してキャパシタ
12に接続されていて，このアナログスイッチ15の開閉は
論理回路３によってなされる。また定電流源16の定電流
I3は第４図回路のものよりも十分に大に設定されてい
る。
13と16,アナログスイッチ14と15等を含み構成される回
路であり，基本的には第４図で説明した回路と同じ回路
である。相違点として，キャパシタ12を放電させるため
の定電流源16がアナログスイッチ15を介してキャパシタ
12に接続されていて，このアナログスイッチ15の開閉は
論理回路３によってなされる。また定電流源16の定電流
I3は第４図回路のものよりも十分に大に設定されてい
る。
ピークホールド部２も基本的には第４図の回路と同じ構
成であり，比較器21,キャパシタ22,定電流源23と26,ア
ナログスイッチ24等からなる。相違点として，定電流源
26の定電流I4の値が大きく設定されていて，キャパシタ
22の放電速度が大となっており，そのピークホールド値
Vpkcが迅速に減少するようになっている。
成であり，比較器21,キャパシタ22,定電流源23と26,ア
ナログスイッチ24等からなる。相違点として，定電流源
26の定電流I4の値が大きく設定されていて，キャパシタ
22の放電速度が大となっており，そのピークホールド値
Vpkcが迅速に減少するようになっている。
論理回路３の反転入力側には比較器11の出力信号が導か
れ，他方の入力側には比較器21の出力信号が導かれてい
る。
れ，他方の入力側には比較器21の出力信号が導かれてい
る。
この実施例回路の動作を第３図を参照しつつ以下に説明
する。いま第３図図示の如く，パルス列（Ｉ）が入力さ
れ，それに続いてパルス列（Ｉ）よりもピーク値が小さ
いパルス列（II）が入力されるものとする。
する。いま第３図図示の如く，パルス列（Ｉ）が入力さ
れ，それに続いてパルス列（Ｉ）よりもピーク値が小さ
いパルス列（II）が入力されるものとする。
パルス列（Ｉ）の入力に対して，ピークホールド部１は
このパルス列のピーク値Vin1に追従してピークホールド
値Vpkを増加させ，最終的にはピーク値Vinと等しいピー
クホールド値Vpkを出力する。
このパルス列のピーク値Vin1に追従してピークホールド
値Vpkを増加させ，最終的にはピーク値Vinと等しいピー
クホールド値Vpkを出力する。
これに対して，ピークホールド部２もピークホールド値
Vpkcを増加させていくが，ピークホールド部２の放電電
流I4は大に設定されているため，そのピークホールド値
Vpkcはピークホールド部１ほどには迅速にパルス列
（Ｉ）のピーク値Vin1に追従できない。
Vpkcを増加させていくが，ピークホールド部２の放電電
流I4は大に設定されているため，そのピークホールド値
Vpkcはピークホールド部１ほどには迅速にパルス列
（Ｉ）のピーク値Vin1に追従できない。
パルス列（Ｉ）の入力がなくなると，ピークホールド部
２のピークホールド値Vpkcは次第に減少していくことに
なり，この減少速度は通常のピークホールド回路よりも
速くなっている。一方，ピークホールド部１はアナログ
スイッチ15が開かれた状態にあるため，キャパシタ12は
殆ど放電せず，そのピークホールド値Vpkの減少はごく
僅かである。
２のピークホールド値Vpkcは次第に減少していくことに
なり，この減少速度は通常のピークホールド回路よりも
速くなっている。一方，ピークホールド部１はアナログ
スイッチ15が開かれた状態にあるため，キャパシタ12は
殆ど放電せず，そのピークホールド値Vpkの減少はごく
僅かである。
ここで新たにパルス列（II）が入力されると，ピークホ
ールド部２のピークホールド値Vpkcはパルス列（II）の
ピーク値Vin2よりも低くなっているので，比較器21はキ
ャパシタ22を充電すべく“1"の出力信号をアナログスイ
ッチ24に与える。この時，ピークホールド部１のピーク
ホールド値Vpkはパルス列（II）のピーク値Vin2よりも
大であるので，比較器11は“0"を出力している。この結
果，論理回路３は“1"の出力信号をアナログスイッチ15
に与えてこれを閉じる。これによりキャパシタ12は定電
流I3で放電されることになる。この定電流I3は十分に大
きい値に設定されているので，ピークホールド部１のピ
ークホールド値Vpkは急速に減少することになる。
ールド部２のピークホールド値Vpkcはパルス列（II）の
ピーク値Vin2よりも低くなっているので，比較器21はキ
ャパシタ22を充電すべく“1"の出力信号をアナログスイ
ッチ24に与える。この時，ピークホールド部１のピーク
ホールド値Vpkはパルス列（II）のピーク値Vin2よりも
大であるので，比較器11は“0"を出力している。この結
果，論理回路３は“1"の出力信号をアナログスイッチ15
に与えてこれを閉じる。これによりキャパシタ12は定電
流I3で放電されることになる。この定電流I3は十分に大
きい値に設定されているので，ピークホールド部１のピ
ークホールド値Vpkは急速に減少することになる。
かかる動作をパルス入力毎に何度か続けると，ピークホ
ールド部１のピークホールド値Vpkはパルス列（II）の
ピーク値Vin2とほぼ等しくなる。この結果，ピークホー
ルド部１のピークホールド値Vpkは迅速にパルス列（I
I）のピーク値Vin2に追従したことになる。
ールド部１のピークホールド値Vpkはパルス列（II）の
ピーク値Vin2とほぼ等しくなる。この結果，ピークホー
ルド部１のピークホールド値Vpkは迅速にパルス列（I
I）のピーク値Vin2に追従したことになる。
以上のピークホールド値VpkとVpkcを数式で表すと以下
のようになる。ここでパルス列（Ｉ）はｎ個のパルスか
らなり，パルス列（II）はｍ個のパルスからなるものと
する。
のようになる。ここでパルス列（Ｉ）はｎ個のパルスか
らなり，パルス列（II）はｍ個のパルスからなるものと
する。
Vpkc＝［（I2−I4）×ｎ×TH−I4 ×｛（ｎ−１）×TL＋Tint｝＋（I2−I4） ×ｍ×TH−I4×（ｍ−１）×TL］/C2 但し,Vpkc＜Vinである。
Vpk＝（I1×ｎ×TH−I3×ｍ×TH）/C1 但し,Vpk＜Vinである。
ここでTHはパルス幅,TLはパルスとパルスの間隔,C1はキ
ャパシタ12の静電容量,C2はキャパシタ22の静電容量で
ある。
ャパシタ12の静電容量,C2はキャパシタ22の静電容量で
ある。
この式からも明らかなように,I1,I2,I3の値とC1,C2の値
を適当に設定することによって，任意の速度でパルスの
ピーク値変化に追従するピーク値検出回路を実現するこ
とができる。
を適当に設定することによって，任意の速度でパルスの
ピーク値変化に追従するピーク値検出回路を実現するこ
とができる。
本発明の実施にあたっては種々の変形形態が可能であ
る。例えば上述の実施例では，ピークホールド部１にお
けるキャパシタ12の放電動作は，キャパシタ12が充電中
は全く放電電流が流れないようにスイッチ15で定電流源
16を切り離すように構成してあるが，これに限らず，ス
イッチ15を介さずに直結して，定電流源16の放電電流の
大きさを論理回路３からの出力に応じて変えるようにし
てもよい。
る。例えば上述の実施例では，ピークホールド部１にお
けるキャパシタ12の放電動作は，キャパシタ12が充電中
は全く放電電流が流れないようにスイッチ15で定電流源
16を切り離すように構成してあるが，これに限らず，ス
イッチ15を介さずに直結して，定電流源16の放電電流の
大きさを論理回路３からの出力に応じて変えるようにし
てもよい。
また上述の実施例では，ピークホールド部２によってパ
ルス列の入力を検知するように構成したが，これに限ら
ず，単に入力信号を所定のしきい値と比較することによ
ってパルス列の入力を検知する回路を設け，この検知出
力で論理回路３を制御するようにしてもよい。
ルス列の入力を検知するように構成したが，これに限ら
ず，単に入力信号を所定のしきい値と比較することによ
ってパルス列の入力を検知する回路を設け，この検知出
力で論理回路３を制御するようにしてもよい。
本発明によれば，入力パルス列のピーク値が時間的に変
動しているような場合でも，このピーク値の変動とりわ
けピーク値が減少する方向の変動に対しても，迅速に追
従して的確なピーク値検出を行えるようになる。
動しているような場合でも，このピーク値の変動とりわ
けピーク値が減少する方向の変動に対しても，迅速に追
従して的確なピーク値検出を行えるようになる。
第１図は本発明に係る原理説明図， 第２図は本発明の一実施例としてのピーク値検出回路を
示す図， 第３図は実施例装置の動作を説明するためのタイムチャ
ート， 第４図は従来のピーク値検出回路を示すブロック図，お
よび 第５図は従来のピーク値検出回路の動作を説明するため
のタイムチャートである。 図において， １……ピークホールド部 ２……比較側ピークホールド部 ３……制御部 11,21……比較器 12,22……キャパシタ 13,16,23,26……定電流源 14,15,24……アナログスイッチ
示す図， 第３図は実施例装置の動作を説明するためのタイムチャ
ート， 第４図は従来のピーク値検出回路を示すブロック図，お
よび 第５図は従来のピーク値検出回路の動作を説明するため
のタイムチャートである。 図において， １……ピークホールド部 ２……比較側ピークホールド部 ３……制御部 11,21……比較器 12,22……キャパシタ 13,16,23,26……定電流源 14,15,24……アナログスイッチ
Claims (1)
- 【請求項１】入力されたパルス列のピーク値をピークホ
ールド値として保持するキャパシタ（41）と， 該パルス列のピーク値と該キャパシタのピークホールド
値を比較する比較器（42）と， 該比較器により該パルス列のピーク値が該キャパシタの
ピークホールド値よりも大であることが検出されたとき
に該キャパシタに充電を行う充電回路（43）と， 該パルス列が入力されていることを検出するパルス列検
出部（44）と， 該パルス列検出部によりパルス列が入力されていること
が検出されており，かつ，該比較器により該入力パルス
列のピーク値が該キャパシタのピークホールド値よりも
小であることが検出されたことを判定する判定部（45）
と， 該判定部により上記状態が判定されたときに該キャパシ
タを急速に放電する放電回路（46）と を具備してなるピーク値検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021318A JPH0754335B2 (ja) | 1989-01-31 | 1989-01-31 | ピーク値検出回路 |
| US07/472,151 US5025176A (en) | 1989-01-31 | 1990-01-30 | Peak level detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021318A JPH0754335B2 (ja) | 1989-01-31 | 1989-01-31 | ピーク値検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02201271A JPH02201271A (ja) | 1990-08-09 |
| JPH0754335B2 true JPH0754335B2 (ja) | 1995-06-07 |
Family
ID=12051807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021318A Expired - Fee Related JPH0754335B2 (ja) | 1989-01-31 | 1989-01-31 | ピーク値検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5025176A (ja) |
| JP (1) | JPH0754335B2 (ja) |
Families Citing this family (50)
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