JPH0754345B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH0754345B2 JPH0754345B2 JP61177548A JP17754886A JPH0754345B2 JP H0754345 B2 JPH0754345 B2 JP H0754345B2 JP 61177548 A JP61177548 A JP 61177548A JP 17754886 A JP17754886 A JP 17754886A JP H0754345 B2 JPH0754345 B2 JP H0754345B2
- Authority
- JP
- Japan
- Prior art keywords
- alpg
- test
- program
- pattern
- alpgs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はIC試験装置に係わり、特に、高速メモリを試験
するに好適なIC試験装置に関する。
するに好適なIC試験装置に関する。
従来の装置は、特開昭54−12657号に記載のように、Ｎ
個のパターン発生器を設けてその出力を順次取出せるよ
う構成し、全体として、個々のパターン発生器動作速度
のＮ倍の速度でパターン発生を行なうIC試験装置のなっ
ていた。このとき、被試験ICがアルゴリズミック性の無
い、ランダムパターンと呼ばれるテストパターンで試験
されるロジックICであれば、個々のパターン発生器は、
通常、テストパターンそのものを格納するメモリと、そ
れを読出す比較的単純な制御論理回路で構成され、該公
知例に示された如く並列読出しによる動作の高速化は容
易に実現可能と思われる。
個のパターン発生器を設けてその出力を順次取出せるよ
う構成し、全体として、個々のパターン発生器動作速度
のＮ倍の速度でパターン発生を行なうIC試験装置のなっ
ていた。このとき、被試験ICがアルゴリズミック性の無
い、ランダムパターンと呼ばれるテストパターンで試験
されるロジックICであれば、個々のパターン発生器は、
通常、テストパターンそのものを格納するメモリと、そ
れを読出す比較的単純な制御論理回路で構成され、該公
知例に示された如く並列読出しによる動作の高速化は容
易に実現可能と思われる。
しかしながら、被試験ICがメモリの場合には、パターン
発生器として、演算機能を持ったマイクロプログラム方
式のアヴゴリズミックパターン発生器（ALPG）が使用さ
れるが、これをＮ個並列動作させるには、ベクトル演算
を行なうアレイプロセッサのような完全に独立した並列
演算が不可能な点やテストパターンという特殊性からく
るところのダミーサイクルが許されないといった点か
ら、ただ単に同一ALPGをＮ個接続すれば実現できるもの
ではなく、このようなハードウェア構成と従来のコンピ
ュータ技術には無い並列プログラム技術が不可欠であ
る。本公知例ではこの点について配慮されていなかっ
た。
発生器として、演算機能を持ったマイクロプログラム方
式のアヴゴリズミックパターン発生器（ALPG）が使用さ
れるが、これをＮ個並列動作させるには、ベクトル演算
を行なうアレイプロセッサのような完全に独立した並列
演算が不可能な点やテストパターンという特殊性からく
るところのダミーサイクルが許されないといった点か
ら、ただ単に同一ALPGをＮ個接続すれば実現できるもの
ではなく、このようなハードウェア構成と従来のコンピ
ュータ技術には無い並列プログラム技術が不可欠であ
る。本公知例ではこの点について配慮されていなかっ
た。
第３図に従来のメモリIC試験装置の概略構成を示す。こ
の中で、タイミング発生器３はテストサイクルを決める
レイトクロック信号や、被試験メモリに対し、その１サ
イクル内のどの時間的位置に試験信号波形を与えるかを
決定するフェーズ信号などを発生する。一方、パターン
発生器２はタイミング発生器３からのレイトクロック信
号４を受け、これに同期して、テストサイクルごとにパ
ターン発生器内のテストプログラムを実行し、各種のテ
ストパターンを発生する。このテストプログラムは、一
般に、テストシステムの計算機１上で開発やデバックが
行なわれた後に、計算機１からパターン発生器２に送ら
れて実行される。
の中で、タイミング発生器３はテストサイクルを決める
レイトクロック信号や、被試験メモリに対し、その１サ
イクル内のどの時間的位置に試験信号波形を与えるかを
決定するフェーズ信号などを発生する。一方、パターン
発生器２はタイミング発生器３からのレイトクロック信
号４を受け、これに同期して、テストサイクルごとにパ
ターン発生器内のテストプログラムを実行し、各種のテ
ストパターンを発生する。このテストプログラムは、一
般に、テストシステムの計算機１上で開発やデバックが
行なわれた後に、計算機１からパターン発生器２に送ら
れて実行される。
パターン発生器２からのパターンデータ５はアドレス、
書込みデータや書込み／読出し制御データのように被試
験メモリに印加するものと、読出しデータと比較する期
待値６から成っている。
書込みデータや書込み／読出し制御データのように被試
験メモリに印加するものと、読出しデータと比較する期
待値６から成っている。
フェイルメモリではタイミング発生器３から比較器に与
えられた判定ストローブ信号に基づき、得られたGO/NG
の判定結果を格納し、テスト実行後に計算機へ転送され
不良解析作業が行なわれる。
えられた判定ストローブ信号に基づき、得られたGO/NG
の判定結果を格納し、テスト実行後に計算機へ転送され
不良解析作業が行なわれる。
第４図は第３図のパターン発生器２の内部概略構成を示
したものであり、大きくはシーケンス制御部７と演算処
理部８で構成されている。シーケンス制御部は図に示す
ようにマイクロプログラム方式となっており、マイクロ
プログラムを格納する命令メモリ９とその読出しアドレ
ス14を決定するプログラムカウンタ10、プログラム実行
中に発生する分岐先アドレスと、計算機１から指示され
るプログラム実行開始アドレスなどとを切替えるマルチ
ブレクサ11、分岐時などに新しいアドレスをプログラム
カウンタに取込むロード信号の発生などプログラム内容
を解読する命令解読部から構成されている。
したものであり、大きくはシーケンス制御部７と演算処
理部８で構成されている。シーケンス制御部は図に示す
ようにマイクロプログラム方式となっており、マイクロ
プログラムを格納する命令メモリ９とその読出しアドレ
ス14を決定するプログラムカウンタ10、プログラム実行
中に発生する分岐先アドレスと、計算機１から指示され
るプログラム実行開始アドレスなどとを切替えるマルチ
ブレクサ11、分岐時などに新しいアドレスをプログラム
カウンタに取込むロード信号の発生などプログラム内容
を解読する命令解読部から構成されている。
演算処理部８ではシーケンス制御部７の命令メモリ９か
らの命令データ15に従って加減算などの算術演算、0/1
反転やビットシフトなどの論理演算を行ないアルゴリズ
ミックパターン５を出力する。
らの命令データ15に従って加減算などの算術演算、0/1
反転やビットシフトなどの論理演算を行ないアルゴリズ
ミックパターン５を出力する。
このように、ALPGでは自分自身でプログラムに従ったル
ープやリピートといった分岐動作を含んだ動きを実現す
るため、ハードウェア的に、分岐先アドレス13やプログ
ラムカウンタへのロード信号などフィードバックループ
を持っており、高速化が難しくなっている。そのため、
該公知例で述べられているような、テストパターンを格
納した低速メモリの複数個並列実行による高速化手法と
同様な考え方として、第３図に示したパターン発生器２
（ALPG）を複数個並列実行させるやり方が提案される。
しかし、第３図に示したパターン発生器１個の試験装置
として記述されたテストプログラム（マイクロプログラ
ム）12（第５図）を、そのまま複数個並列実行用に使用
することは不可能である。このことを第５図、第６図の
ギャロッピングと呼ばれるメモリテストパターン発生用
プログラムを使って以下に説明する。
ープやリピートといった分岐動作を含んだ動きを実現す
るため、ハードウェア的に、分岐先アドレス13やプログ
ラムカウンタへのロード信号などフィードバックループ
を持っており、高速化が難しくなっている。そのため、
該公知例で述べられているような、テストパターンを格
納した低速メモリの複数個並列実行による高速化手法と
同様な考え方として、第３図に示したパターン発生器２
（ALPG）を複数個並列実行させるやり方が提案される。
しかし、第３図に示したパターン発生器１個の試験装置
として記述されたテストプログラム（マイクロプログラ
ム）12（第５図）を、そのまま複数個並列実行用に使用
することは不可能である。このことを第５図、第６図の
ギャロッピングと呼ばれるメモリテストパターン発生用
プログラムを使って以下に説明する。
第５図は被試験メモリ容量ｎが32ビットの場合のギャロ
ッピングパターン発生用のマイクロプログラムの内容を
フローチャートとともに表している。
ッピングパターン発生用のマイクロプログラムの内容を
フローチャートとともに表している。
；繰返し32回のループL1を用いて、被試験メモリの全
セルをクリヤする。
セルをクリヤする。
；クリヤされたメモリセルのうちの１つをテストセル
とし、そのメモリアドレス（Ａ＝ｉ番地）にデータ“1"
を書込む。
とし、そのメモリアドレス（Ａ＝ｉ番地）にデータ“1"
を書込む。
；ディスターブセルとして、テストセル周囲のアドレ
ス（Ａ＝ｉ＋ｊ番地）のデータを読出し、チェックす
る。
ス（Ａ＝ｉ＋ｊ番地）のデータを読出し、チェックす
る。
；テストセルアドレス（Ａ＝ｉ番地）を読出し、ディ
スターブセルへのアクセスによる影響を調べる。
スターブセルへのアクセスによる影響を調べる。
；再度、ディスターブセルアドレス（Ａ＝ｉ＋ｊ番
地）を読出して検査した後、テストセルを除いた残りの
31ビット全てをディスターブセルとしてアクセス完了し
たか判定し、完了していなければループL2として処理ス
テップに戻り、−−を繰返す。
地）を読出して検査した後、テストセルを除いた残りの
31ビット全てをディスターブセルとしてアクセス完了し
たか判定し、完了していなければループL2として処理ス
テップに戻り、−−を繰返す。
;1つのテストセルに対し、その残りのセルをディスタ
ーブセルとして全て読出した後、テストセルアドレスに
データ“0"を書込みクリヤする。そして、全てのセルを
テストセルとして上記読出し検査し終ったか否かを判定
し、終っていなければ、現在のテストセルアドレス（Ａ
＝ｉ番地）をプラス１（ｉ＝ｉ＋１）し、ループL3とし
て処理ステップに戻る。〜の処理実行により全て
のテストセルに対し検査が終った後、第５図のギャロッ
ピングパターンのプログラムは終了し、エンドとなる。
但し、正確には、裏パターン検査と称し、データの“0"
と“1"を反転した形で〜を実行してギャロッピング
パターンを完了するが、ここでは省略している。このよ
うに、n2系と呼ばれる長大なテストパターンも、その発
生パターンの規則性を利用し、第５図に示すようなルー
プ構造を持った、わずか数行のプログラム記述によって
表現できる。
ーブセルとして全て読出した後、テストセルアドレスに
データ“0"を書込みクリヤする。そして、全てのセルを
テストセルとして上記読出し検査し終ったか否かを判定
し、終っていなければ、現在のテストセルアドレス（Ａ
＝ｉ番地）をプラス１（ｉ＝ｉ＋１）し、ループL3とし
て処理ステップに戻る。〜の処理実行により全て
のテストセルに対し検査が終った後、第５図のギャロッ
ピングパターンのプログラムは終了し、エンドとなる。
但し、正確には、裏パターン検査と称し、データの“0"
と“1"を反転した形で〜を実行してギャロッピング
パターンを完了するが、ここでは省略している。このよ
うに、n2系と呼ばれる長大なテストパターンも、その発
生パターンの規則性を利用し、第５図に示すようなルー
プ構造を持った、わずか数行のプログラム記述によって
表現できる。
第６図は第５図のフローチャートを模式的に表わした同
一内容のプログラム各ステップに、ALPG台（（イ），
（ロ））を各々、交互に割付け、並列実行の可能性につ
いて示したものである。その結果、第６図の３つのルー
プL1,L2,L3の各々について、ループ戻りの出発点となる
ステップを担当する。ALPGと、ループ戻り先のステップ
を担当するALPGがいづれも同一となってしまい、本図の
プログラムを実行する上で、２合のALPGを使った交互動
作による高速化はこのままでは不可能となってしまうこ
とが分る。
一内容のプログラム各ステップに、ALPG台（（イ），
（ロ））を各々、交互に割付け、並列実行の可能性につ
いて示したものである。その結果、第６図の３つのルー
プL1,L2,L3の各々について、ループ戻りの出発点となる
ステップを担当する。ALPGと、ループ戻り先のステップ
を担当するALPGがいづれも同一となってしまい、本図の
プログラムを実行する上で、２合のALPGを使った交互動
作による高速化はこのままでは不可能となってしまうこ
とが分る。
すなわち、第６図のループL1では同一ステップの繰返し
であり、ALPG（イ）が単独動作となり、ALPG（イ）．
（ロ）の交互実行が不可能である。ループL2はステップ
からループへの戻りを含んだ繰返し実行であり、
→→の処理では各々（イ）→（ロ）→（イ）と順次
交互実行されるが、→への戻り時に（イ）→（イ）
と同一ALPGを２ステップ連続動作を要求し、並列実行が
不可能である。更に、ループL3も全く同様に、ループの
戻り実行の際、→では割付けられたALPGが（ロ）→
（ロ）と交互分担できないことが分る。
であり、ALPG（イ）が単独動作となり、ALPG（イ）．
（ロ）の交互実行が不可能である。ループL2はステップ
からループへの戻りを含んだ繰返し実行であり、
→→の処理では各々（イ）→（ロ）→（イ）と順次
交互実行されるが、→への戻り時に（イ）→（イ）
と同一ALPGを２ステップ連続動作を要求し、並列実行が
不可能である。更に、ループL3も全く同様に、ループの
戻り実行の際、→では割付けられたALPGが（ロ）→
（ロ）と交互分担できないことが分る。
一方、第６図のプログラム各ステップでは、第５図に示
したようなアドレス演算が行なわれている。従って、上
述したように２台のALPGでプログラムを交互実行させる
には、互いに他のALPGでの演算結果を知った上で演算す
ることが必要となってくるが、従来のALPGシステムで
は、この点について配慮されておらずアドレス演算につ
いても並列分担処理が不可能となっていた。
したようなアドレス演算が行なわれている。従って、上
述したように２台のALPGでプログラムを交互実行させる
には、互いに他のALPGでの演算結果を知った上で演算す
ることが必要となってくるが、従来のALPGシステムで
は、この点について配慮されておらずアドレス演算につ
いても並列分担処理が不可能となっていた。
以上、述べてきたように、従来、ALPG1個で構成されたI
C試験装置用に作成されたテストプログラムは高速化を
目的としたALPG N個並列構成のIC試験装置には適用出来
ず、新たな工夫が不可欠となっていた。
C試験装置用に作成されたテストプログラムは高速化を
目的としたALPG N個並列構成のIC試験装置には適用出来
ず、新たな工夫が不可欠となっていた。
本発明の目的は、上述したような従来技術の問題点を解
決し、複数個のALPGを並列動作させテストパターンの高
速発生をすることができるIC試験装置を提供することに
ある。
決し、複数個のALPGを並列動作させテストパターンの高
速発生をすることができるIC試験装置を提供することに
ある。
従来、ALPG1個のIC試験装置用に作成されてきたテスト
プログラム（マイクロプログラム）をＮ個のALPGで順次
交互実行できるよう、特に、第６図で述べたようにルー
プで発生する順次性の矛盾を無くすように、予め、計算
機内でループを部分的に展開する。そして、展開された
プログラムに対してＮ個のALPGの各々が担当すべき処理
ステップ分を抜出すとともに、抜出した結果とびとびと
なった処理が正しく実行できるよう、１台用のプログラ
ムからＮ台用のプログラムを作成する。前記問題点はこ
のようにプログラムを変換し、テスト実行前に計算機か
らこれらを各ALPGの命令メモリ９に転送することにより
解決される。第１図及び第２図は、第６図のプログラム
をALPG2個で並列実行させるためループ内を展開し、ALP
G（イ）（ロ）で各々実行出来るプログラムを作成した
例である。本発明の第１の要点はこの第１図及び第２図
に示すように、ループ内ステップ数がALPG並列個数の整
数倍となるよう、予め、発明の構成要素の一部である計
算手段を用いて展開して各々のALPGプログラムを作成
し、高速化のための並列実行を可能ならしめることにあ
る。
プログラム（マイクロプログラム）をＮ個のALPGで順次
交互実行できるよう、特に、第６図で述べたようにルー
プで発生する順次性の矛盾を無くすように、予め、計算
機内でループを部分的に展開する。そして、展開された
プログラムに対してＮ個のALPGの各々が担当すべき処理
ステップ分を抜出すとともに、抜出した結果とびとびと
なった処理が正しく実行できるよう、１台用のプログラ
ムからＮ台用のプログラムを作成する。前記問題点はこ
のようにプログラムを変換し、テスト実行前に計算機か
らこれらを各ALPGの命令メモリ９に転送することにより
解決される。第１図及び第２図は、第６図のプログラム
をALPG2個で並列実行させるためループ内を展開し、ALP
G（イ）（ロ）で各々実行出来るプログラムを作成した
例である。本発明の第１の要点はこの第１図及び第２図
に示すように、ループ内ステップ数がALPG並列個数の整
数倍となるよう、予め、発明の構成要素の一部である計
算手段を用いて展開して各々のALPGプログラムを作成
し、高速化のための並列実行を可能ならしめることにあ
る。
一方、このように展開し、各々のALPGにプログラムを割
付けることは、１つ１つのALPGにとって見れば、ALPG個
数分の間隔を置いて割付けられたプログラムだけを実行
することとなり、他のALPGによる処理内容を累積した命
令として与えることが必要となる。
付けることは、１つ１つのALPGにとって見れば、ALPG個
数分の間隔を置いて割付けられたプログラムだけを実行
することとなり、他のALPGによる処理内容を累積した命
令として与えることが必要となる。
このことを第９図により説明する。第４図の説明で述べ
たALPGの内部構成に対する動作表現は第９図のように表
わされる。ここで、添字のＴはあるプログラムステップ
を示し、STはあるプログラムステップでのALPGの内部状
態、OTはその出力、fTは内部レジスタなど内容更新にス
テップ数を必要とする更新命令、gTは加減算や、論理反
転など同一ステップ内で出力データに加工を施す出力命
令である。
たALPGの内部構成に対する動作表現は第９図のように表
わされる。ここで、添字のＴはあるプログラムステップ
を示し、STはあるプログラムステップでのALPGの内部状
態、OTはその出力、fTは内部レジスタなど内容更新にス
テップ数を必要とする更新命令、gTは加減算や、論理反
転など同一ステップ内で出力データに加工を施す出力命
令である。
すなわち、出力OTはALPGの内部状態STに出力命令gTを施
すことにより得られ、 OT＝gT（ST） ……（１） と表わされる。一方、ALPGの内部状態ST+1は１ステップ
前の内部状態STに更新命令fTを施すことにより得られ、 ST+1＝fT（ST） ……（２） と表わされる。ここで、今、ALPGがＮ台あるとき、各々
のALPGの内部状態と出力は上記（１），（２）式の更新
命令と出力命令をＮ台並列実行用の命令FT,GTで置き替
えて表わすことにより（３），（４）式のように表わさ
れる。
すことにより得られ、 OT＝gT（ST） ……（１） と表わされる。一方、ALPGの内部状態ST+1は１ステップ
前の内部状態STに更新命令fTを施すことにより得られ、 ST+1＝fT（ST） ……（２） と表わされる。ここで、今、ALPGがＮ台あるとき、各々
のALPGの内部状態と出力は上記（１），（２）式の更新
命令と出力命令をＮ台並列実行用の命令FT,GTで置き替
えて表わすことにより（３），（４）式のように表わさ
れる。
OT＝GT（ST） ……（３） ST+1＝FT（ST） ……（４） ここで、出力OTはALPGの台数に依存せず、その時のALPG
内部状態STにより決まるため、（１）と（３）式から分
るように、GT＝gTとなり、１台のALPG用に作成した出力
命令gTをそのまま使えば良いこととなる。
内部状態STにより決まるため、（１）と（３）式から分
るように、GT＝gTとなり、１台のALPG用に作成した出力
命令gTをそのまま使えば良いこととなる。
一方、（４）式は（２）式の関係から と展開され、結局、 FT＝fT+n-1・fT+n-2・……・fT+1・fT ……（５） が得られる。ここで、（５）式の右辺は命令の累積を意
味した表現となっている。すなわち、Ｎステップ置きに
割付けられた各々の処理命令FTは自分より以前に実行さ
れる処理命令を予め累積処理したものでなければならな
い。
味した表現となっている。すなわち、Ｎステップ置きに
割付けられた各々の処理命令FTは自分より以前に実行さ
れる処理命令を予め累積処理したものでなければならな
い。
具体例としてＮ＝４台のとき、fT+3,fT+2,fT+1,fTが各
々、＋1,＋0,−1,＋１といった加減算命令であれば、並
列実行用の新しい命令FTは各々を積算し、FT＝＋１＋０
−１＋１＝１が得られる。
々、＋1,＋0,−1,＋１といった加減算命令であれば、並
列実行用の新しい命令FTは各々を積算し、FT＝＋１＋０
−１＋１＝１が得られる。
以上の点から、本発明の第２の要点は、複数個の各ALPG
に割付ける命令内容について、各ALPGの演算処理部内を
構成しているレジスタを制御する更新命令のようなプロ
グラム処理に関し、各ステップ毎に累積を伴なうものは
累積命令として新たに生成し、一方、単なる出力部のハ
ードウェアを制御する命令はそのまま割付けることにあ
る。
に割付ける命令内容について、各ALPGの演算処理部内を
構成しているレジスタを制御する更新命令のようなプロ
グラム処理に関し、各ステップ毎に累積を伴なうものは
累積命令として新たに生成し、一方、単なる出力部のハ
ードウェアを制御する命令はそのまま割付けることにあ
る。
第１図及び第２図に示されたようにALPG2個の並列実行
を例にとって、プログラムの展開方法とALPG2個への割
付け方法を詳述する。第１図（ａ）は第６図と同じもの
である。第１図（ｂ）は（ａ）の最も内側のループL1と
L2を展開した中間状態である。まず、L1はループ内のス
テップ数が１であるため、これを２倍に展開して２ステ
ップし、ループ回数を32回から半分の16回とする。これ
により処理ステップはALPG（イ）と（ロ）の２個を用
いて交互実行できるようになる。一方、L2はループ内ス
テップ数が３ステップのため、やはり、これを２倍に展
開することにより６ステップとなり、ALPG2個の整数倍
（２個×３）が得られ交互並列実行が可能となる。しか
しながら、このL2の例では、ループ回数が31回と奇数回
のため２倍に展開後のループ回数を15回とし、残り１回
のループ処理分はそのままL2′の先頭に配置している。
もちろん、このとき、全てをL2′内に取込み、ループ途
中から処理が抜け出る展開方法も可能である。
を例にとって、プログラムの展開方法とALPG2個への割
付け方法を詳述する。第１図（ａ）は第６図と同じもの
である。第１図（ｂ）は（ａ）の最も内側のループL1と
L2を展開した中間状態である。まず、L1はループ内のス
テップ数が１であるため、これを２倍に展開して２ステ
ップし、ループ回数を32回から半分の16回とする。これ
により処理ステップはALPG（イ）と（ロ）の２個を用
いて交互実行できるようになる。一方、L2はループ内ス
テップ数が３ステップのため、やはり、これを２倍に展
開することにより６ステップとなり、ALPG2個の整数倍
（２個×３）が得られ交互並列実行が可能となる。しか
しながら、このL2の例では、ループ回数が31回と奇数回
のため２倍に展開後のループ回数を15回とし、残り１回
のループ処理分はそのままL2′の先頭に配置している。
もちろん、このとき、全てをL2′内に取込み、ループ途
中から処理が抜け出る展開方法も可能である。
次に、もう一つの外側のループL3′についても同様に展
開するが、このとき、L3′でのループ内ステップ数は内
部に展開したループL2′を含んだものであり、そのステ
ップ数を考慮しなければならない。すなわち、L3′内の
ステップ数は ４＋（６×15）＋１＝95ステップ となり、ALPG2個の整数倍の関係が得られず、ループL
3′の戻り時に順次実行不可能となる。そこで、L3′ス
テップ数をALPG個数（２個）の整数倍となるよう２倍の
190ステップに展開した結果を第１図（ｃ）に示す。こ
の結果得られたループL3′のループ回数は、２倍に展開
したため32回の半分の16回としている。
開するが、このとき、L3′でのループ内ステップ数は内
部に展開したループL2′を含んだものであり、そのステ
ップ数を考慮しなければならない。すなわち、L3′内の
ステップ数は ４＋（６×15）＋１＝95ステップ となり、ALPG2個の整数倍の関係が得られず、ループL
3′の戻り時に順次実行不可能となる。そこで、L3′ス
テップ数をALPG個数（２個）の整数倍となるよう２倍の
190ステップに展開した結果を第１図（ｃ）に示す。こ
の結果得られたループL3′のループ回数は、２倍に展開
したため32回の半分の16回としている。
以上述べた展開後のプログラム第１図（ｃ）は、同図に
示すように、ループがあっても矛盾なく２個のALPGによ
り、交互に順次実行できることが分る。
示すように、ループがあっても矛盾なく２個のALPGによ
り、交互に順次実行できることが分る。
なお、同図ではL3″内で展開した後半のL2′に対し、第
１図（ｂ）で述べたL2′の先頭に付加した奇数回での残
り処理分を、その尾部に付加している。
１図（ｂ）で述べたL2′の先頭に付加した奇数回での残
り処理分を、その尾部に付加している。
これは、単に、ALPG（イ）、（ロ）にプログラムを割付
け易さを配慮したものであり、本発明の本質的な要件で
はない。
け易さを配慮したものであり、本発明の本質的な要件で
はない。
第２図（ａ），（ｂ）は第１図（ｃ）の各ステップを各
々のALPG用に抜き出し、新しいプログラムとして生成し
たものである。
々のALPG用に抜き出し、新しいプログラムとして生成し
たものである。
以下、本発明の一実施例を第７図、第８図により説明す
る。
る。
第７図は本発明の要点にて述べたALPG2個から構成したI
C試験装置例の全体図である。
C試験装置例の全体図である。
本図は第３図の従来方式に対し、パターン発生器２の部
分をALPG（イ）17、ALPG（ロ）18、クロック分周・分配
信号発生器21、及び２個のALPG出力を順次選択切替えす
るアンドゲート19−1,19−２及びオアゲート20で構成し
た並列実行方式による高速パターン発生部で置き換えた
高速IC試験装置である。
分をALPG（イ）17、ALPG（ロ）18、クロック分周・分配
信号発生器21、及び２個のALPG出力を順次選択切替えす
るアンドゲート19−1,19−２及びオアゲート20で構成し
た並列実行方式による高速パターン発生部で置き換えた
高速IC試験装置である。
タイミング発生器３は従来方式を用いているが、パター
ン発生部27を動作させるための動作基本クロック22と波
形生成器や比較器へのタイミング信号４を出力する。ク
ロック分周・分配信号発生器21は第８図に示すALPG動作
クロック23、ALPG（イ）及びALPG（ロ）用の分配信号24
−1,24−２をカウンタやゲート等、従来より良く知られ
た技術により発生する。ALPG動作クロック23はパターン
発生部27の出力26として要求される1/2の速度である。
第８図に示すように、この動作クロック23により、ALPG
（イ），（ロ）内で同期して並列実行された各々のマイ
クロプログラム処理結果は演算処理部1,2より25−1,25
−２のように出力される。
ン発生部27を動作させるための動作基本クロック22と波
形生成器や比較器へのタイミング信号４を出力する。ク
ロック分周・分配信号発生器21は第８図に示すALPG動作
クロック23、ALPG（イ）及びALPG（ロ）用の分配信号24
−1,24−２をカウンタやゲート等、従来より良く知られ
た技術により発生する。ALPG動作クロック23はパターン
発生部27の出力26として要求される1/2の速度である。
第８図に示すように、この動作クロック23により、ALPG
（イ），（ロ）内で同期して並列実行された各々のマイ
クロプログラム処理結果は演算処理部1,2より25−1,25
−２のように出力される。
これら出力の順次選択切替え用ゲート19−1,19−２には
先のクロック分周・分配信号発生器21からの分配信号24
−1,24−２が入力され、第８図に示すようなALPG高速読
出しデータ26が得られる。
先のクロック分周・分配信号発生器21からの分配信号24
−1,24−２が入力され、第８図に示すようなALPG高速読
出しデータ26が得られる。
計算機１は第３図の従来構成用に作成されたパターン発
生器用のテストパターンプログラムをテスト実行前に、
予め、そのプログラム構造を解析し、ALPG（イ）および
ALPG（ロ）用のテストプログラムに変換・作成し、各々
のALPGにデータバス22を使って転送する。計算機１は第
７図のその他の部分へも各種データを送って試験実行に
必要なセットアップ作業や、テスト実行制御およびフェ
イルメモリ内データの解析作業を行なうが、これらは、
従来のIC試験装置と特に大きく異なるものではない。
生器用のテストパターンプログラムをテスト実行前に、
予め、そのプログラム構造を解析し、ALPG（イ）および
ALPG（ロ）用のテストプログラムに変換・作成し、各々
のALPGにデータバス22を使って転送する。計算機１は第
７図のその他の部分へも各種データを送って試験実行に
必要なセットアップ作業や、テスト実行制御およびフェ
イルメモリ内データの解析作業を行なうが、これらは、
従来のIC試験装置と特に大きく異なるものではない。
以上、本実施例で述べたように、テストパターン発生用
プログラムを計算機１の働きにより、Ｎ個のALPGが並列
に動作することのできるテストパターンプログラムを作
成し、IC試験装置に設けたデータバスを通してこれらを
テスト実行前にALPG命令メモリに格納することにより、
IC試験装置として必要な最小テストサイクルのＮ倍の遅
いクロック速度で、ALPG一つ一つが動作可能となり、高
速化が著しい最新メモリの試験装置を構成する上で、そ
れよりも動作速度の遅いICやLSIを使うことができ、容
易に試験装置を実現できる効果がある。
プログラムを計算機１の働きにより、Ｎ個のALPGが並列
に動作することのできるテストパターンプログラムを作
成し、IC試験装置に設けたデータバスを通してこれらを
テスト実行前にALPG命令メモリに格納することにより、
IC試験装置として必要な最小テストサイクルのＮ倍の遅
いクロック速度で、ALPG一つ一つが動作可能となり、高
速化が著しい最新メモリの試験装置を構成する上で、そ
れよりも動作速度の遅いICやLSIを使うことができ、容
易に試験装置を実現できる効果がある。
なお、本実施例ではALPG2個の試験装置を示したが、も
ちろん、この個数は２個以上の任意のＮ個の構成可能で
あり、又、第１図及び第２図において、割付け後のプロ
グラムステップ数を減らすためループ戻り時のALPG処理
分担の順次性を確保する方法として、その時だけ実行す
る補正用のALPGを設けて構成することも可能である。
ちろん、この個数は２個以上の任意のＮ個の構成可能で
あり、又、第１図及び第２図において、割付け後のプロ
グラムステップ数を減らすためループ戻り時のALPG処理
分担の順次性を確保する方法として、その時だけ実行す
る補正用のALPGを設けて構成することも可能である。
本発明によれば、従来、テストパターンそのものが入っ
ていたメモリを各々、順次切替えて読出す高速化手法
（メモリインタリーブ）に対し、自分自身で判断機能を
持っているALPGに対しても、ダミーサイクルと呼ばれる
無効サイクルを発生させることなく、複数ALPGの並列動
作（ALPGインタリーブと名付ける）による高速実行を実
現した。これにより、パターン発生器としての動作速度
を並列個数倍に上げることが可能となった。
ていたメモリを各々、順次切替えて読出す高速化手法
（メモリインタリーブ）に対し、自分自身で判断機能を
持っているALPGに対しても、ダミーサイクルと呼ばれる
無効サイクルを発生させることなく、複数ALPGの並列動
作（ALPGインタリーブと名付ける）による高速実行を実
現した。これにより、パターン発生器としての動作速度
を並列個数倍に上げることが可能となった。
シリコンバイポーラやGaAsなどメモリの超高速化に対し
ても、第７図のパターン発生部としては、出力部のアン
ドとオアゲート部のみ高速デバイスを使えば良く、集積
度の高いCMOSなどのLSI化が可能となり、装置コスト、
実装面積、消費電力等で装置化が容易となる。
ても、第７図のパターン発生部としては、出力部のアン
ドとオアゲート部のみ高速デバイスを使えば良く、集積
度の高いCMOSなどのLSI化が可能となり、装置コスト、
実装面積、消費電力等で装置化が容易となる。
一方、展開してプログラムを割付ける方式のため、個々
のALPGに必要となるプログラムステップ数は多少、増加
することとなるが、動作速度を遅くできることから、命
令メモリとしては比較的容量の大きいものが使用可能と
なる。
のALPGに必要となるプログラムステップ数は多少、増加
することとなるが、動作速度を遅くできることから、命
令メモリとしては比較的容量の大きいものが使用可能と
なる。
第１図及び第２図は本発明の要点を示すプログラム展開
割付け図、第３図は従来のメモリIC試験装置の概略構成
図、第４図は第３図のパターン発生器の内部構成図、第
５図はメモリテストパターンとして良く知られているギ
ャロッピングパターン発生用のマイクロプログラム例、
第６図は第５図の模式図、第７図は本発明の一実施例で
あり、第８図は第７図の主要信号のタイミング動作図で
ある。第９図は、ALPGの内部構成に対する動作表現を示
す図。 １……計算機、２……パターン発生器、３……タイミン
グ発生器、７……シーケンス制御部、８……演算処理
部、９……命令メモリ、17,18……ALPG（イ），
（ロ）、22……クロック分周・分配信号発生器、22……
データバス、23……ALPG動作クロック、24−1,24−２…
…ALGP用分配信号、25−1,25−２……ALPF出力データ、
26……ALPG高速出力データ。
割付け図、第３図は従来のメモリIC試験装置の概略構成
図、第４図は第３図のパターン発生器の内部構成図、第
５図はメモリテストパターンとして良く知られているギ
ャロッピングパターン発生用のマイクロプログラム例、
第６図は第５図の模式図、第７図は本発明の一実施例で
あり、第８図は第７図の主要信号のタイミング動作図で
ある。第９図は、ALPGの内部構成に対する動作表現を示
す図。 １……計算機、２……パターン発生器、３……タイミン
グ発生器、７……シーケンス制御部、８……演算処理
部、９……命令メモリ、17,18……ALPG（イ），
（ロ）、22……クロック分周・分配信号発生器、22……
データバス、23……ALPG動作クロック、24−1,24−２…
…ALGP用分配信号、25−1,25−２……ALPF出力データ、
26……ALPG高速出力データ。
Claims (2)
- 【請求項１】同期したクロックで動作するＮ個のALPG
（アルゴリズミックパターン発生器）と、 該ALPGの出力をＮ倍速のクロックで切り替える切替手段
と、 前記ALPG出力に従い試験波形を生成する波形生成手段
と、 被試験ICの出力を期待値と比較する比較手段と、 前記同期クロック、前記切替手段への入力信号、前記波
形生成手段のクロック及び前記比較手段へのタイミング
信号を発生するタイミング信号発生手段と、 複数のALPGの各々が並列にパターンを発生できるように
パターンプログラムを並列化対応に変換生成し、並列パ
ターンプログラムを各々のALPGに転送、格納するための
計算機とを具備し、 前記パターンプログラムは、ループ等の繰返し構造を有
するプログラム成分におけるステップ数をＮの整数倍に
なるように展開することにより生成することを特徴とす
るIC試験装置。 - 【請求項２】特許請求の範囲第１項記載のIC試験装置の
プログラムのステップにおいて、累積を伴う部分につい
ては累積結果を求めるためのステップを付加することに
よりパターンプログラムを生成し、各ALPGが独立に並列
動作をできるようにしたことを特徴とするIC試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61177548A JPH0754345B2 (ja) | 1986-07-30 | 1986-07-30 | Ｉｃ試験装置 |
| DE3752280T DE3752280T2 (de) | 1986-07-30 | 1987-07-28 | Mustergenerator |
| EP87110962A EP0255118B1 (en) | 1986-07-30 | 1987-07-28 | Pattern generator |
| US07/078,993 US4905183A (en) | 1986-07-30 | 1987-07-29 | Pattern generator having plural pattern generating units executing instructions in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61177548A JPH0754345B2 (ja) | 1986-07-30 | 1986-07-30 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336163A JPS6336163A (ja) | 1988-02-16 |
| JPH0754345B2 true JPH0754345B2 (ja) | 1995-06-07 |
Family
ID=16032875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61177548A Expired - Fee Related JPH0754345B2 (ja) | 1986-07-30 | 1986-07-30 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754345B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005528596A (ja) * | 2002-05-06 | 2005-09-22 | ネクステスト システムズ コーポレイション | マルチタスク・アルゴリズミック・パターン・ジェネレータを有する半導体試験システム |
| JP2006058048A (ja) * | 2004-08-18 | 2006-03-02 | Agilent Technol Inc | パターン生成プログラムの最適化方法、プログラムおよび信号生成装置 |
| CN117607657B (zh) * | 2023-11-23 | 2024-08-27 | 合肥精智达集成电路技术有限公司 | 基于交织多路模式的芯片自动化测试用alpg测试系统及方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990067A (ja) * | 1982-11-15 | 1984-05-24 | Advantest Corp | 論理回路試験用パタ−ン発生装置 |
-
1986
- 1986-07-30 JP JP61177548A patent/JPH0754345B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336163A (ja) | 1988-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4720811A (en) | Microprocessor capable of stopping its operation at any cycle time | |
| Marlett | EBT: A comprehensive test generation technique for highly sequential circuits | |
| US5781718A (en) | Method for generating test pattern sets during a functional simulation and apparatus | |
| US4905183A (en) | Pattern generator having plural pattern generating units executing instructions in parallel | |
| JPS6029402B2 (ja) | クロツク制御信号発生装置 | |
| CN101120261A (zh) | 实速扫描测试的电路和方法 | |
| US6430720B1 (en) | Functional testing method and circuit including means for implementing said method | |
| JPH10134597A (ja) | Ｊｔａｇによるｓｄｒａｍ回路テスト方法及びその装置 | |
| KR100307664B1 (ko) | 고속패턴발생방법및이방법을사용한고속패턴발생기 | |
| JPH0269685A (ja) | Ｉｃ試験装置 | |
| EP1269337A2 (en) | Digital circuit implementation by means of parallel sequencers | |
| JPH0548494B2 (ja) | ||
| JP3896177B2 (ja) | エミュレーションシステム | |
| JP4156726B2 (ja) | 高速パターン生成方法及び装置並びにメモリ試験装置 | |
| CN117890753A (zh) | 芯片测试方法、寄存器、电子设备和存储介质 | |
| JPH0754345B2 (ja) | Ｉｃ試験装置 | |
| JP2005235259A (ja) | 半導体集積回路装置 | |
| US6449763B1 (en) | High-level synthesis apparatus, high level synthesis method, and recording medium carrying a program for implementing the same | |
| KR100220201B1 (ko) | 패턴 발생 회로 | |
| KR100313524B1 (ko) | 칩의 디버깅 회로 | |
| JP3481689B2 (ja) | 半導体試験装置 | |
| JPH0290078A (ja) | Ｉｃ試験装置 | |
| JPH07198798A (ja) | アルゴリズミックパターン発生器 | |
| JPH06187131A (ja) | コンピュータ装置制御方法、装置制御構成のための装置、算術論理演算装置、及びバイナリカウンタ | |
| JPH10319096A (ja) | 半導体試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |