JPH0754346B2 - メモリｉｃの試験パターン発生装置 - Google Patents
メモリｉｃの試験パターン発生装置Info
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- JPH0754346B2 JPH0754346B2 JP62023604A JP2360487A JPH0754346B2 JP H0754346 B2 JPH0754346 B2 JP H0754346B2 JP 62023604 A JP62023604 A JP 62023604A JP 2360487 A JP2360487 A JP 2360487A JP H0754346 B2 JPH0754346 B2 JP H0754346B2
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- test pattern
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリICを試験するための試験パターン発生
装置に係り、特に、複雑なパターンを容易に発生するこ
とを可能とする試験パターン発生装置に関する。
装置に係り、特に、複雑なパターンを容易に発生するこ
とを可能とする試験パターン発生装置に関する。
従来の試験パターン発生装置は、例えば特公昭57−5267
9号に記載されているように、初期値を格納した複数の
固定レジスタと、これら固定レジスタのうちの任意のレ
ジスタに収納した値を選択して取り込み、かつ、この取
り込んだ値によって演算を行なう複数の演算回路と、こ
れら演算回路のうちの任意の演算回路の出力を選択して
取り込む複数の演算レジスタとを具備し、これら複数の
出力レジスタからメモリICの試験パターンを得るように
なっていた。
9号に記載されているように、初期値を格納した複数の
固定レジスタと、これら固定レジスタのうちの任意のレ
ジスタに収納した値を選択して取り込み、かつ、この取
り込んだ値によって演算を行なう複数の演算回路と、こ
れら演算回路のうちの任意の演算回路の出力を選択して
取り込む複数の演算レジスタとを具備し、これら複数の
出力レジスタからメモリICの試験パターンを得るように
なっていた。
上記従来技術においては、メモリICの試験アドレスを全
て一元的なものとして扱い、着目しているテストセルの
アドレスも、ディスターブセルのアドレスも、その試験
パターンを発生させる場合は、一々、それらのアドレス
値を演算レジスタにおいて演算しなければならず、これ
ら演算レジスタに与える演算命令が必要以上に複雑にな
ってしまう問題があった。
て一元的なものとして扱い、着目しているテストセルの
アドレスも、ディスターブセルのアドレスも、その試験
パターンを発生させる場合は、一々、それらのアドレス
値を演算レジスタにおいて演算しなければならず、これ
ら演算レジスタに与える演算命令が必要以上に複雑にな
ってしまう問題があった。
メモリICの試験パターンにおいて、ディスターブセルの
アドレスは、通常、着目しているテストセルのアドレス
に対する相対的な位置によって定義される。すなわち、
着目しているテストセルのアドレスに対して特定の相対
位置にあるディスターブセルのアドレスを次々と発生す
ることが必要となる。以下、テストセルのアドレスをテ
ストアドレスと称し、ディスターブセルのアドレスをデ
ィスターブアドレスと称する。
アドレスは、通常、着目しているテストセルのアドレス
に対する相対的な位置によって定義される。すなわち、
着目しているテストセルのアドレスに対して特定の相対
位置にあるディスターブセルのアドレスを次々と発生す
ることが必要となる。以下、テストセルのアドレスをテ
ストアドレスと称し、ディスターブセルのアドレスをデ
ィスターブアドレスと称する。
第２図に一般的な試験パターン発生の手順を示す。ま
ず、手順１で、全アドレスにデータ０を書き、テストア
ドレスの初期書およびディスターブアドレス（オフセッ
ト；相対値、すなわち、テストアドレスに対するアドレ
スの変位）の初期化を行ない、次に、手順２で、テスト
アドレスにデータ１を書き、次に、テストアドレスから
データ１を読む。次に、手順４で、ディスターブアドレ
スからデータ０を読み、手順５で、テストアドレスから
データ１を読み、ディスターブアドレス（オフセット）
の更新を行なって、手順４に戻り、手順４と５を繰り返
す。全てのディスターブアドレスが終了したら抜けて、
手順６へ行き、テストアドレスにデータ０を書き、テス
トアドレスの更新、ディスターブアドレス（オフセッ
ト）の更新を行ない、手順２へ戻り、手順２から手順６
を繰り返す。全てのテストアドレスが終了したら抜けて
メモリICの試験が終了する。
ず、手順１で、全アドレスにデータ０を書き、テストア
ドレスの初期書およびディスターブアドレス（オフセッ
ト；相対値、すなわち、テストアドレスに対するアドレ
スの変位）の初期化を行ない、次に、手順２で、テスト
アドレスにデータ１を書き、次に、テストアドレスから
データ１を読む。次に、手順４で、ディスターブアドレ
スからデータ０を読み、手順５で、テストアドレスから
データ１を読み、ディスターブアドレス（オフセット）
の更新を行なって、手順４に戻り、手順４と５を繰り返
す。全てのディスターブアドレスが終了したら抜けて、
手順６へ行き、テストアドレスにデータ０を書き、テス
トアドレスの更新、ディスターブアドレス（オフセッ
ト）の更新を行ない、手順２へ戻り、手順２から手順６
を繰り返す。全てのテストアドレスが終了したら抜けて
メモリICの試験が終了する。
このような試験パターン発生手順において、手順６から
手順２へ戻るときは、ディスターブアドレスの初期化と
共に、テストアドレスの更新を行なわなければならな
い。このとき、もしディスターブアドレスがテストアド
レスに対する相対値で定義されるならば、ディスターブ
アドレスを演算している演算レジスタでは、更新後のテ
ストアドレスに対するディスターブアドレスの初期位置
の演算に複数ステップを要し、１回のステップでは、演
算不可能である。複雑なパターンでは、この部分で演算
能力不足によりダミーサイクルが発生しやすい。
手順２へ戻るときは、ディスターブアドレスの初期化と
共に、テストアドレスの更新を行なわなければならな
い。このとき、もしディスターブアドレスがテストアド
レスに対する相対値で定義されるならば、ディスターブ
アドレスを演算している演算レジスタでは、更新後のテ
ストアドレスに対するディスターブアドレスの初期位置
の演算に複数ステップを要し、１回のステップでは、演
算不可能である。複雑なパターンでは、この部分で演算
能力不足によりダミーサイクルが発生しやすい。
具体例として、第３図に試験パターン発生時の演算レジ
スタの動きを模式的に示す。ここでは、テストアドレス
の前後の各々２個のアドレスをディスターブセルと仮定
した場合のテストアドレス“100"と“101"に対する試験
パターン発生時の演算レジスタの動きを示す。図におい
て、○および□は、テストアドレスあるいはディスター
ブアドレスを演算するレジスタの動きを示す。○は、テ
ストアドレス“100"に対する演算レジスタの動きを示
し、□は、テストアドレス“101"に対する演算レジスタ
の動きを示す。
スタの動きを模式的に示す。ここでは、テストアドレス
の前後の各々２個のアドレスをディスターブセルと仮定
した場合のテストアドレス“100"と“101"に対する試験
パターン発生時の演算レジスタの動きを示す。図におい
て、○および□は、テストアドレスあるいはディスター
ブアドレスを演算するレジスタの動きを示す。○は、テ
ストアドレス“100"に対する演算レジスタの動きを示
し、□は、テストアドレス“101"に対する演算レジスタ
の動きを示す。
すなわち、まず、最初のテストセルであるアドレス100
のディスターブセルを試験するため、テストアドレス10
0の２個前のアドレス98へ行き、次に、テストアドレス1
00の１個前のアドレス99へ行き、次に、テストアドレス
100の１個後のアドレス101へ行き、次に、テストアドレ
ス100の２個後のアドレス102へ行く。次いで、同様に、
次のテストセルであるアドレス101のディスターブセル
を試験するため、テストアドレス101の２個前のアドレ
ス99へ行き、次に、１個前のアドレス100へ行き、次
に、１個後のアドレス102へ行き、次に、２個後のアド
レス103へ行く。
のディスターブセルを試験するため、テストアドレス10
0の２個前のアドレス98へ行き、次に、テストアドレス1
00の１個前のアドレス99へ行き、次に、テストアドレス
100の１個後のアドレス101へ行き、次に、テストアドレ
ス100の２個後のアドレス102へ行く。次いで、同様に、
次のテストセルであるアドレス101のディスターブセル
を試験するため、テストアドレス101の２個前のアドレ
ス99へ行き、次に、１個前のアドレス100へ行き、次
に、１個後のアドレス102へ行き、次に、２個後のアド
レス103へ行く。
このように、テストアドレスの演算にくらべて、ディス
ターブアドレスの演算がいかに複雑となるかが良く分か
る。これは、従来の演算器構成が、〔ディスターブアド
レス＝テストアドレス＋オフセット（相対値；変位）〕
という認識に欠け、テストアドレスもディスターブアド
レスも全て一元的に扱い、必ずいずれかの演算レジスタ
において、アドレスの値そのものを演算しなければなら
ず、必要以上に演算命令が複雑になってしまうことによ
る。
ターブアドレスの演算がいかに複雑となるかが良く分か
る。これは、従来の演算器構成が、〔ディスターブアド
レス＝テストアドレス＋オフセット（相対値；変位）〕
という認識に欠け、テストアドレスもディスターブアド
レスも全て一元的に扱い、必ずいずれかの演算レジスタ
において、アドレスの値そのものを演算しなければなら
ず、必要以上に演算命令が複雑になってしまうことによ
る。
本発明の目的は、試験パターンのアドレスの構成要素に
着目した演算器構成を提供し、より簡単に複雑なパター
ンの発生を可能とするメモリICの試験パターン発生装置
を提供することにある。
着目した演算器構成を提供し、より簡単に複雑なパター
ンの発生を可能とするメモリICの試験パターン発生装置
を提供することにある。
上記の目的を達成するために、本発明は、演算手段を２
段構成とし、まず、第１の演算手段では出力すべき試験
パターンの構成要素を演算し、次に、第２の演算手段で
は第１の演算手段で演算された個々のパターン要素を組
み合せ、必要な出力パターンを演算することにより達成
される。
段構成とし、まず、第１の演算手段では出力すべき試験
パターンの構成要素を演算し、次に、第２の演算手段で
は第１の演算手段で演算された個々のパターン要素を組
み合せ、必要な出力パターンを演算することにより達成
される。
すなわち、本発明の試験パターン発生装置は、初期値を
格納することが可能な少なくとも１個の第１のレジスタ
と、上記初期値を任意に取り込み、計算動作を行うこと
が可能なカウンタとから構成される第１の演算手段を複
数個備え、 さらに、上記第１の演算手段の任意の複数個の出力が入
力される算術論理演算回路から構成される第２の演算手
段を備えて、 上記第２の演算手段における演算結果を被試験メモリIC
の試験パターンとして出力することを特徴とする。
格納することが可能な少なくとも１個の第１のレジスタ
と、上記初期値を任意に取り込み、計算動作を行うこと
が可能なカウンタとから構成される第１の演算手段を複
数個備え、 さらに、上記第１の演算手段の任意の複数個の出力が入
力される算術論理演算回路から構成される第２の演算手
段を備えて、 上記第２の演算手段における演算結果を被試験メモリIC
の試験パターンとして出力することを特徴とする。
また、本発明の試験パターン発生装置は、初期値を格納
することが可能な少なくとも１個の第１のレジスタと、
上記初期値を任意に取り込むことが可能な演算器と、上
記演算器の出力を取り込む第２のレジスタとから構成さ
れ、かつ、上記第２のレジスタの出力は上記演算器に入
力されるようになっている第１の演算手段を複数個備
え、 さらに、上記第１の演算手段の任意の複数個の出力が入
力される算術論理演算回路から構成される第２の演算手
段を備えて、 上記第２の演算手段における演算結果を被試験メモリIC
の試験パターンとして出力することを特徴とする。
することが可能な少なくとも１個の第１のレジスタと、
上記初期値を任意に取り込むことが可能な演算器と、上
記演算器の出力を取り込む第２のレジスタとから構成さ
れ、かつ、上記第２のレジスタの出力は上記演算器に入
力されるようになっている第１の演算手段を複数個備
え、 さらに、上記第１の演算手段の任意の複数個の出力が入
力される算術論理演算回路から構成される第２の演算手
段を備えて、 上記第２の演算手段における演算結果を被試験メモリIC
の試験パターンとして出力することを特徴とする。
第１図は、本発明の基本的な構成例を示す概念図であ
る。図において、100、101…は、試験パターンの構成要
素の演算手段（第１の演算手段）、200は各構成要素の
組み合せ演算手段（第２の演算手段）である。
る。図において、100、101…は、試験パターンの構成要
素の演算手段（第１の演算手段）、200は各構成要素の
組み合せ演算手段（第２の演算手段）である。
本発明では、ディスターブアドレスを直接に演算して発
生するのではなく、例えば、着目したテストアドレス、
テストアドレスからのオフセット値、テストアドレスか
らのＸ方向オフセット値、…などの、試験パターンの構
成要素の値をばらばらに演算した後、これらを用いて演
算するもので、これによりディスターブアドレスを容易
に発生することができる。
生するのではなく、例えば、着目したテストアドレス、
テストアドレスからのオフセット値、テストアドレスか
らのＸ方向オフセット値、…などの、試験パターンの構
成要素の値をばらばらに演算した後、これらを用いて演
算するもので、これによりディスターブアドレスを容易
に発生することができる。
また、個々の構成要素を組み合せるとは、第２の演算手
段に入力された１つあるいは複数の上記試験パターンの
構成要素の間で該第２の演算手段により演算を行い、そ
の結果を出力することをいう。
段に入力された１つあるいは複数の上記試験パターンの
構成要素の間で該第２の演算手段により演算を行い、そ
の結果を出力することをいう。
上記のような構成によりディスターブセルのアドレスの
演算は、第１の演算工程もしくは演算手段において、テ
ストセルのアドレスと、テストセルのアドレスに対する
ディスターブセルのアドレスのオフセット（相対値）の
絶対値を各々演算し、第２の演算手段では第１の演算手
段で演算された各構成要素の演算値の間で加減算を行な
うことによってなされる。このように、ディスターブセ
ルのアドレスを構成している個々の要素であるテストセ
ルのアドレス値、オフセット値、およびそれらの間での
演算を個別に演算指定できるので、非常に簡明なプラグ
ラムを作成することができ、したがって、複雑なパター
ンを容易に発生することが可能となる。
演算は、第１の演算工程もしくは演算手段において、テ
ストセルのアドレスと、テストセルのアドレスに対する
ディスターブセルのアドレスのオフセット（相対値）の
絶対値を各々演算し、第２の演算手段では第１の演算手
段で演算された各構成要素の演算値の間で加減算を行な
うことによってなされる。このように、ディスターブセ
ルのアドレスを構成している個々の要素であるテストセ
ルのアドレス値、オフセット値、およびそれらの間での
演算を個別に演算指定できるので、非常に簡明なプラグ
ラムを作成することができ、したがって、複雑なパター
ンを容易に発生することが可能となる。
さらに、本発明では、演算手段を２段構成とするので、
第１の演算手段における帰還経路を必要とする演算回路
の機能負担を軽くし、第２の演算手段における帰還経路
のない演算器を高機能化することができるので、高速化
を達成することができる。
第１の演算手段における帰還経路を必要とする演算回路
の機能負担を軽くし、第２の演算手段における帰還経路
のない演算器を高機能化することができるので、高速化
を達成することができる。
実施例 １ 第４図は、本発明の第１の実施例を示すブロック図であ
る。
る。
本実施例では、試験パターンの構成要素が２個として試
験パターンを発生させる場合を例に挙げて説明する。し
たがって、本実施例の試験パターン発生装置は、第４図
に示すように、２個の、試験パターンの構成要素の演算
手段（第１の演算手段）100、101と、各構成要素の組み
合せ演算手段（第２の演算手段）200からなっている。
１、２は定数レジスタ、３、４はカウンタであり、この
カウンタ３、４は、UPカウントおよびDOWNカウント、な
らびに定数値の取り込みを行なうことができるものとす
る。定数レジスタ１、２は、カウンタ３、４に与える定
数値を格納する。定数レジスタ１、２およびカウンタ
３、４によって、試験パターンの構成要素の演算手段10
0、101が各々構成されている。５−１〜５−ｎおよび６
−１〜６−ｎはANDゲート、７−１〜７−ｎおよび８−
１〜８−ｎは排他的論理和ゲート、50、51、52、53は制
御信号、９、10は＋1/PASS回路、11は加算器である。AN
Dゲート５−１〜５−ｎ、６−１〜６−ｎは、各々制御
信号50、51に従い、カウンタ３、４の出力をマスクし、
全てのビットを強制的に０にすることができる。排他的
論理和ゲート７−１〜７−ｎ、８−１〜８−ｎは、各々
制御信号52、53に従い、カウンタ３、４の出力を反転さ
せることができる。＋1/PASS回路９、10は、前段の排他
的論理和ゲート７−１〜７−ｎ、８−１〜８−ｎにより
反転を行なっている時は＋１し、反転を行なっていない
時はそのままの値を出力する。加算器11は、２個のパタ
ーン構成要素の演算手段100、101の両方の入力を加算し
て出力する。カウンタ３の出力値をＡ、カウンタ４の出
力値をＢ、加算器11の出力値をＰとすると、 Ｐ＝Ａとするには、制御信号51を“H"（１）とし、残り
の制御信号50、52、53は全て“L"（０）とすればよい。
また、 Ｐ＝Ａ−Ｂとするには、制御信号50、51、52を“L"と
し、制御信号53を“H"とする。同様に、制御信号を“H"
もしくは“L"の値に設定することにより各種の機能が実
現できる。これを表１の動作機能表に示す。
験パターンを発生させる場合を例に挙げて説明する。し
たがって、本実施例の試験パターン発生装置は、第４図
に示すように、２個の、試験パターンの構成要素の演算
手段（第１の演算手段）100、101と、各構成要素の組み
合せ演算手段（第２の演算手段）200からなっている。
１、２は定数レジスタ、３、４はカウンタであり、この
カウンタ３、４は、UPカウントおよびDOWNカウント、な
らびに定数値の取り込みを行なうことができるものとす
る。定数レジスタ１、２は、カウンタ３、４に与える定
数値を格納する。定数レジスタ１、２およびカウンタ
３、４によって、試験パターンの構成要素の演算手段10
0、101が各々構成されている。５−１〜５−ｎおよび６
−１〜６−ｎはANDゲート、７−１〜７−ｎおよび８−
１〜８−ｎは排他的論理和ゲート、50、51、52、53は制
御信号、９、10は＋1/PASS回路、11は加算器である。AN
Dゲート５−１〜５−ｎ、６−１〜６−ｎは、各々制御
信号50、51に従い、カウンタ３、４の出力をマスクし、
全てのビットを強制的に０にすることができる。排他的
論理和ゲート７−１〜７−ｎ、８−１〜８−ｎは、各々
制御信号52、53に従い、カウンタ３、４の出力を反転さ
せることができる。＋1/PASS回路９、10は、前段の排他
的論理和ゲート７−１〜７−ｎ、８−１〜８−ｎにより
反転を行なっている時は＋１し、反転を行なっていない
時はそのままの値を出力する。加算器11は、２個のパタ
ーン構成要素の演算手段100、101の両方の入力を加算し
て出力する。カウンタ３の出力値をＡ、カウンタ４の出
力値をＢ、加算器11の出力値をＰとすると、 Ｐ＝Ａとするには、制御信号51を“H"（１）とし、残り
の制御信号50、52、53は全て“L"（０）とすればよい。
また、 Ｐ＝Ａ−Ｂとするには、制御信号50、51、52を“L"と
し、制御信号53を“H"とする。同様に、制御信号を“H"
もしくは“L"の値に設定することにより各種の機能が実
現できる。これを表１の動作機能表に示す。
次に、第３図で説明したテストアドレス“100"に対する
ディスターブアドレスを発生するには、カウンタ３でテ
ストアドレスを発生し、カウンタ４でテストアドレスか
らのディスターブアドレスのオフセット絶対値を発生す
る。すなわち、この例ではカウンタ４は、2,1,1,2;2,1,
1,2;……と〔2,1,1,2〕を繰り返し発生すれば良い。こ
れはカウンタ４の初期値を２とし、以下、−１と＋０お
よび＋１の命令だけで発生することができる。さらに出
力の命令を、ディスターブアドレスがテストアドレスの
前にある時は、Ｐ＝Ａ−Ｂとし、後にある時は、Ｐ＝Ａ
＋Ｂとするだけで、第２図に示した試験パターンを発生
することができ、非常に簡単である。
ディスターブアドレスを発生するには、カウンタ３でテ
ストアドレスを発生し、カウンタ４でテストアドレスか
らのディスターブアドレスのオフセット絶対値を発生す
る。すなわち、この例ではカウンタ４は、2,1,1,2;2,1,
1,2;……と〔2,1,1,2〕を繰り返し発生すれば良い。こ
れはカウンタ４の初期値を２とし、以下、−１と＋０お
よび＋１の命令だけで発生することができる。さらに出
力の命令を、ディスターブアドレスがテストアドレスの
前にある時は、Ｐ＝Ａ−Ｂとし、後にある時は、Ｐ＝Ａ
＋Ｂとするだけで、第２図に示した試験パターンを発生
することができ、非常に簡単である。
このように本実施例ではディスターブアドレスをテスト
アドレスとオフセットという構成要素に分離し、その各
々について個別に演算命令を与えることができるので、
極めて簡単に複雑なパターンを発生することができる。
アドレスとオフセットという構成要素に分離し、その各
々について個別に演算命令を与えることができるので、
極めて簡単に複雑なパターンを発生することができる。
なお、以上の説明では、パターンの構成要素を２個とし
て説明したが、これに限定されず、いくつ用意しても良
いことは明らかである。
て説明したが、これに限定されず、いくつ用意しても良
いことは明らかである。
また、演算の種類を算術演算に限定して説明したが、論
理演算も当然可能である。これは、特にメモリICのデー
タ試験パターンの発生に有効となる。
理演算も当然可能である。これは、特にメモリICのデー
タ試験パターンの発生に有効となる。
また、上記実施例では、各々のカウンタ３、４に対して
定数レジスタ１、２を１本ずつで構成したが、複数本用
いればさらに高機能化が図れる。
定数レジスタ１、２を１本ずつで構成したが、複数本用
いればさらに高機能化が図れる。
さらに、上記実施例では、パターン構成要素の発生手段
としてカウンタ３、４を用いたが、これに限定されず、
演算器（演算回路）と演算レジスタを用いれば、さらに
複雑なパターンの発生が容易になる。
としてカウンタ３、４を用いたが、これに限定されず、
演算器（演算回路）と演算レジスタを用いれば、さらに
複雑なパターンの発生が容易になる。
この実施例を次に説明する。
実施例 ２ 第５図は、本発明の第２の実施例を示すブロック図であ
る。図において、12、13は演算器、14、15はレジスタで
ある。第５図に示すように、レジスタ14、15の出力は、
各々演算器12、13に帰還させると共に、算術論理演算回
路200に入力されるようになっている。これらの演算器1
2、13およびレジスタ14、15が、第４図に示した第１の
実施例におけるカウンタ３、４と同様の機能を果たす。
その他の構成、作用ならびに効果は、第１の実施例と同
様である。
る。図において、12、13は演算器、14、15はレジスタで
ある。第５図に示すように、レジスタ14、15の出力は、
各々演算器12、13に帰還させると共に、算術論理演算回
路200に入力されるようになっている。これらの演算器1
2、13およびレジスタ14、15が、第４図に示した第１の
実施例におけるカウンタ３、４と同様の機能を果たす。
その他の構成、作用ならびに効果は、第１の実施例と同
様である。
以上説明したように、本発明によれば、試験パターンを
構成する要素毎に演算した後、これらを組み合せて所望
のパターンを演算する構成なので、試験パターンの発生
させるプログラムが非常に簡明となり、複雑なパターン
も極めて容易に発生させることが可能となる。
構成する要素毎に演算した後、これらを組み合せて所望
のパターンを演算する構成なので、試験パターンの発生
させるプログラムが非常に簡明となり、複雑なパターン
も極めて容易に発生させることが可能となる。
第１図は本発明の原理を説明するための基本構成図、第
２図はパターン演算手順を示す図、第３図はディスター
ブアドレスの発生例を示す図、第４図は本発明の第１の
実施例を示すブロック図、第５図は本発明の第２の実施
例を示すブロック図である。 １、２……定数レジスタ ３、４……カウンタ ５−１〜５−ｎ、６−１〜６−ｎ……ANDゲート ７−１〜７−ｎ、８−１〜８−ｎ……排他的論理和ゲー
ト ９、10……＋1/PASS回路 11……加算器 12、13……演算器 14、15……レジスタ 100、101……パターン構成要素の演算手段 200……各構成要素の組み合せ演算手段
２図はパターン演算手順を示す図、第３図はディスター
ブアドレスの発生例を示す図、第４図は本発明の第１の
実施例を示すブロック図、第５図は本発明の第２の実施
例を示すブロック図である。 １、２……定数レジスタ ３、４……カウンタ ５−１〜５−ｎ、６−１〜６−ｎ……ANDゲート ７−１〜７−ｎ、８−１〜８−ｎ……排他的論理和ゲー
ト ９、10……＋1/PASS回路 11……加算器 12、13……演算器 14、15……レジスタ 100、101……パターン構成要素の演算手段 200……各構成要素の組み合せ演算手段
Claims (2)
- 【請求項１】初期値を格納することが可能な少なくとも
１個の第１のレジスタと、上記初期値を任意に取り込
み、計算動作を行うことが可能なカウンタとから構成さ
れる第１の演算手段を複数個備え、 さらに、上記第１の演算手段の任意の複数個の出力が入
力される算術論理演算回路から構成される第２の演算手
段を備えて、 上記第２の演算手段における演算結果を被試験メモリIC
の試験パターンとして出力することを特徴とするメモリ
ICの試験パターン発生装置。 - 【請求項２】初期値を格納することが可能な少なくとも
１個の第１のレジスタと、上記初期値を任意に取り込む
ことが可能な演算器と、上記演算器の出力を取り込む第
２のレジスタとから構成され、かつ、上記第２のレジス
タの出力は上記演算器に入力されるようになっている第
１の演算手段を複数個備え、 さらに、上記第１の演算手段の任意の複数個の出力が入
力される算術論理演算回路から構成される第２の演算手
段を備えて、 上記第２の演算手段における演算結果を被試験メモリIC
の試験パターンとして出力することを特徴とするメモリ
ICの試験パターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023604A JPH0754346B2 (ja) | 1987-02-05 | 1987-02-05 | メモリｉｃの試験パターン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023604A JPH0754346B2 (ja) | 1987-02-05 | 1987-02-05 | メモリｉｃの試験パターン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63191977A JPS63191977A (ja) | 1988-08-09 |
| JPH0754346B2 true JPH0754346B2 (ja) | 1995-06-07 |
Family
ID=12115208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62023604A Expired - Lifetime JPH0754346B2 (ja) | 1987-02-05 | 1987-02-05 | メモリｉｃの試験パターン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754346B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285453A (en) * | 1990-12-28 | 1994-02-08 | International Business Machines Corporation | Test pattern generator for testing embedded arrays |
| JPH0793997A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | スタティック型半導体記憶装置 |
| JPH09139096A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | 論理ｌｓｉのｒａｍ試験回路 |
| JPH1092194A (ja) * | 1996-09-17 | 1998-04-10 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| JP2012190506A (ja) * | 2011-03-10 | 2012-10-04 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360122A (en) * | 1976-11-10 | 1978-05-30 | Nippon Telegr & Teleph Corp <Ntt> | Test pattern generator |
| JPS5992365A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | パタ−ン発生器 |
-
1987
- 1987-02-05 JP JP62023604A patent/JPH0754346B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63191977A (ja) | 1988-08-09 |
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