JPH0754458B2 - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JPH0754458B2 JPH0754458B2 JP61189281A JP18928186A JPH0754458B2 JP H0754458 B2 JPH0754458 B2 JP H0754458B2 JP 61189281 A JP61189281 A JP 61189281A JP 18928186 A JP18928186 A JP 18928186A JP H0754458 B2 JPH0754458 B2 JP H0754458B2
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- 238000000034 method Methods 0.000 claims description 15
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、乗算回路に関し、特に、除算を被除数と除数
の近似逆数の積として求める際に通常の乗算用と兼用さ
れる乗算回路に関する。
の近似逆数の積として求める際に通常の乗算用と兼用さ
れる乗算回路に関する。
従来の技術 従来、並列乗算回路には種々の方式が提案されている。
例えば第４図に示すような並列乗算回路がある。前記乗
算回路では乗数９をBoothのエンコーダ10でエンコード
した制御信号により、インバータ／シフタ回路11を通し
て被乗数12の部分積13を発生し、部分積加算回路14を用
いて前記部分積を加算し乗算結果を得る。また、除算を
被除数と除数の逆数の積に置き換え、引放し法を用いて
実行し、多数桁のビツトの部分商を発生していくような
情報処理装置においては、前記被除数と除数の逆数の積
を前記乗算回路を用いて実行することにより金物量を削
減することができる。
例えば第４図に示すような並列乗算回路がある。前記乗
算回路では乗数９をBoothのエンコーダ10でエンコード
した制御信号により、インバータ／シフタ回路11を通し
て被乗数12の部分積13を発生し、部分積加算回路14を用
いて前記部分積を加算し乗算結果を得る。また、除算を
被除数と除数の逆数の積に置き換え、引放し法を用いて
実行し、多数桁のビツトの部分商を発生していくような
情報処理装置においては、前記被除数と除数の逆数の積
を前記乗算回路を用いて実行することにより金物量を削
減することができる。
第５図は前記乗算器を用いて除算を実行する為の回路を
示している。第５図において被除数15、除数16、除数逆
数17はセレクタ制御信号18により制御されるセレクタ19
を通して、各々被乗数レジスタ21、乗数レジスタ22に格
納され、前記の乗算回路23により乗算される。第５図に
よる除算の実行過程は以下の通りである。但し、ここで
は毎回８ビツトの部分商を求めるものとする。
示している。第５図において被除数15、除数16、除数逆
数17はセレクタ制御信号18により制御されるセレクタ19
を通して、各々被乗数レジスタ21、乗数レジスタ22に格
納され、前記の乗算回路23により乗算される。第５図に
よる除算の実行過程は以下の通りである。但し、ここで
は毎回８ビツトの部分商を求めるものとする。
１）、シフト／ゼロ回路24の出力をゼロにし、除数16と
逆数17の２の補数の乗算を実行し、乗算結果の上位８ビ
ツトを除数逆数積上位ビツトレジスタ20に格納するとと
もに、シフタ27を用いて乗算結果を左８ビツトシフトし
除数逆数積レジスタ29に格納する。
逆数17の２の補数の乗算を実行し、乗算結果の上位８ビ
ツトを除数逆数積上位ビツトレジスタ20に格納するとと
もに、シフタ27を用いて乗算結果を左８ビツトシフトし
除数逆数積レジスタ29に格納する。
２）、被除数15と逆数17の積を求め剰余レジスタ26に格
納するとともに、前記積を部分商補正回路28を用いて補
正し、部分商レジスタ30、乗数レジスタ22に格納する。
また、次に被乗数レジスタ21に除数逆数積レジスタ29の
内容を格納する。
納するとともに、前記積を部分商補正回路28を用いて補
正し、部分商レジスタ30、乗数レジスタ22に格納する。
また、次に被乗数レジスタ21に除数逆数積レジスタ29の
内容を格納する。
３）、前回部分商と除数逆数積の積を乗算回路23を用い
て求め、これに剰余レジスタ26の内容をシフタ／ゼロ回
路24を用いて左８ビツトシフトしたものを加算回路25を
用いて加算し、新たな剰余、部分商を発生し、剰余を剰
余レジスタ26、部分商を部分商レジスタ30と乗数レジス
タ22に格納する。
て求め、これに剰余レジスタ26の内容をシフタ／ゼロ回
路24を用いて左８ビツトシフトしたものを加算回路25を
用いて加算し、新たな剰余、部分商を発生し、剰余を剰
余レジスタ26、部分商を部分商レジスタ30と乗数レジス
タ22に格納する。
４）、上記３）の手続きを所定の回数くり返す。
発明が解決しようとする問題点 しかしながら、通常の乗算を行う際には、第６図に示す
ように、第４図の各部分積に付加される符号を伸張して
加算を行わなければならない。第６図中部分積1,2,3は
インバータ／シフト回路より発生された部分積であり
S1，S2は各々部分積1,2の符号ビツト、c8,d8,e8は部分
積を２の補数化する為に必要なビツトである。
ように、第４図の各部分積に付加される符号を伸張して
加算を行わなければならない。第６図中部分積1,2,3は
インバータ／シフト回路より発生された部分積であり
S1，S2は各々部分積1,2の符号ビツト、c8,d8,e8は部分
積を２の補数化する為に必要なビツトである。
また、除算において前記乗算器を用いて前記３）の手続
きを実行する為には第７図に示されるように、除数と逆
数の積を左８ビツトした結果あふれる上位ビツトを除数
逆数積上位ビツトレジスタの値からとり、部分積を発生
して加算しなければならない為に、乗算器の上位部の構
成が複雑になり、金物量も増加してしまう問題が生じ
る。第７図において、a0-a7はシフタであふれた除数逆
数積の上位８ビツトであり、Ｃ〜Ｊが通常の部分積、Ｋ
〜Ｑがa0-a7により決められる部分積の上位ビツトであ
る。
きを実行する為には第７図に示されるように、除数と逆
数の積を左８ビツトした結果あふれる上位ビツトを除数
逆数積上位ビツトレジスタの値からとり、部分積を発生
して加算しなければならない為に、乗算器の上位部の構
成が複雑になり、金物量も増加してしまう問題が生じ
る。第７図において、a0-a7はシフタであふれた除数逆
数積の上位８ビツトであり、Ｃ〜Ｊが通常の部分積、Ｋ
〜Ｑがa0-a7により決められる部分積の上位ビツトであ
る。
本発明は上述のような乗算回路に内在する上記諸欠点を
解消する為になされたものであり、従つて本発明の目的
は、逆数の精度から前記シフタ27であふれている除数逆
数積の上位ビツトを判断して部分積の上位に付加される
べきデータ量を削減し、これにより演算回路数の減少を
図つた新規な乗算回路を提供することにある。
解消する為になされたものであり、従つて本発明の目的
は、逆数の精度から前記シフタ27であふれている除数逆
数積の上位ビツトを判断して部分積の上位に付加される
べきデータ量を削減し、これにより演算回路数の減少を
図つた新規な乗算回路を提供することにある。
問題点を解決するための手段 上記目的を達成する為に、本発明に係る乗算回路は、除
算を被除数と除数の逆数の乗算におきかえ、引放し法を
用いて実行し毎回多数桁の部分商を発生していく情報処
理装置において、通常の乗算と前記除算の過程における
乗算で兼用される乗算器であり、被乗数と乗数から所要
数の部分積を発生し、これらの部分積を加算していくこ
とにより、前記被乗数と前記乗数の積を得る乗算器であ
つて、前記通常乗算と前記除算過程における乗算を区別
するモード信号を受け、該モード信号と前記乗数及び前
記部分積最上位ビツトとから通常の乗算時には部分積の
上位に付加伸張すべき符号ビツトの為の補正項、除算過
程においては被乗数となる除数逆数積の上位部のビツト
構成をあらかじめ決められた逆数の精度から確定し、前
記部分積の上位桁に付加すべき補正項を発生する補正項
発生手段と、これらの補正項と前記各部分積を加算し前
記積を発生する演算回路とを具備して構成される。
算を被除数と除数の逆数の乗算におきかえ、引放し法を
用いて実行し毎回多数桁の部分商を発生していく情報処
理装置において、通常の乗算と前記除算の過程における
乗算で兼用される乗算器であり、被乗数と乗数から所要
数の部分積を発生し、これらの部分積を加算していくこ
とにより、前記被乗数と前記乗数の積を得る乗算器であ
つて、前記通常乗算と前記除算過程における乗算を区別
するモード信号を受け、該モード信号と前記乗数及び前
記部分積最上位ビツトとから通常の乗算時には部分積の
上位に付加伸張すべき符号ビツトの為の補正項、除算過
程においては被乗数となる除数逆数積の上位部のビツト
構成をあらかじめ決められた逆数の精度から確定し、前
記部分積の上位桁に付加すべき補正項を発生する補正項
発生手段と、これらの補正項と前記各部分積を加算し前
記積を発生する演算回路とを具備して構成される。
実施例 次に本発明をその好ましい一実施例について添付図面を
参照しながら具体的に説明する。
参照しながら具体的に説明する。
第１図は本発明の一実施例の基本概念を示す図であり、
特に乗算器の上位部に着目したものである。
特に乗算器の上位部に着目したものである。
第１図中、被乗数レジスタ１は、前記第５図に示された
被乗数15もしくは除数16、除数逆数積レジスタ29の値
（シフト済）を格納するレジスタであり第５図の被乗数
レジスタ21に対応する。また乗数レジスタ２は同じく前
記第５図に示された除数の逆数17、もしくは部分商を格
納するレジスタであり、第５図の乗数レジスタ22に対応
する。エンコーダ４は、乗数レジスタ２の値をエンコー
ドし、被乗数レジスタ１の内容をインバータ／シフト回
路３を通して部分積出力回路５より部分積を出力する為
の信号を生成する。補正項発生手段７はモード切替信号
６と乗数レジスタ２の値から通常の乗算もしくは除算の
実行中に部分積の和に加算すべき補正項を発生する。第
１図において乗算結果は各部分積と補正項を演算回路８
において加算することにより得られる。なお第１図にお
ける部分積は第６図の各部分積に対応し、２の補数化に
必要なビツトは省略している。
被乗数15もしくは除数16、除数逆数積レジスタ29の値
（シフト済）を格納するレジスタであり第５図の被乗数
レジスタ21に対応する。また乗数レジスタ２は同じく前
記第５図に示された除数の逆数17、もしくは部分商を格
納するレジスタであり、第５図の乗数レジスタ22に対応
する。エンコーダ４は、乗数レジスタ２の値をエンコー
ドし、被乗数レジスタ１の内容をインバータ／シフト回
路３を通して部分積出力回路５より部分積を出力する為
の信号を生成する。補正項発生手段７はモード切替信号
６と乗数レジスタ２の値から通常の乗算もしくは除算の
実行中に部分積の和に加算すべき補正項を発生する。第
１図において乗算結果は各部分積と補正項を演算回路８
において加算することにより得られる。なお第１図にお
ける部分積は第６図の各部分積に対応し、２の補数化に
必要なビツトは省略している。
以下に本発明乗算回路の動作と補正項の発生方法を説明
する。ここで前提として、除数の逆数ｒは除数ｙと精度
δから（１）式のようにあらわされるとし、除数ｙは２
進正規化された値とする。
する。ここで前提として、除数の逆数ｒは除数ｙと精度
δから（１）式のようにあらわされるとし、除数ｙは２
進正規化された値とする。
ｒ＝（１＋δ）/y ……（１） この時、精度δが必ず2-9未満であることがわかつてい
れば、除数逆数積−Ｄは次の様にあらわされる（−Ｄ）
＝−yr） −１−2-9＜−yr＜−１＋2-9 ……（２） −１＋2-9−２−∞＝111.000000000111…111……（３） −１−2-9＋２−∞＝110.111111111000…001……（４） すると（３），（４）式より除数逆数積−yrを８ビツト
左シフトした値−Ｄ28は次のような形で被乗数レジスタ
１に格納される。
れば、除数逆数積−Ｄは次の様にあらわされる（−Ｄ）
＝−yr） −１−2-9＜−yr＜−１＋2-9 ……（２） −１＋2-9−２−∞＝111.000000000111…111……（３） −１−2-9＋２−∞＝110.111111111000…001……（４） すると（３），（４）式より除数逆数積−yrを８ビツト
左シフトした値−Ｄ28は次のような形で被乗数レジスタ
１に格納される。
従て、逆数の精度がわかつていれば、除数逆数積の上位
ビツトは被乗数レジスタ１に格納された値の最上位ビツ
トから判断することができる。
ビツトは被乗数レジスタ１に格納された値の最上位ビツ
トから判断することができる。
以上より第１図の補正項発生手段からは、第２図のよう
な補正項を発生すればよいことがわかる。第２図におい
て各部分積はBoothのエンコーダ４からの信号をもとに
インバータ／シフト回路３を通して部分積出力回路５よ
り出力される部分積である。
な補正項を発生すればよいことがわかる。第２図におい
て各部分積はBoothのエンコーダ４からの信号をもとに
インバータ／シフト回路３を通して部分積出力回路５よ
り出力される部分積である。
また、第２図中の定数１は部分積の上位の補正の為に必
要な定数であり、a5,a6,a7,a8,b4,b5,b6,b7,b8,c4,c5,c
6,c7,c8,d2,d3,d4,d5,d6,d7,d8が補正項である。各補正
項は、乗数の値をもとにエンコーダ４より出力される部
分積ｉの倍率（×0,×±1,×±２）及びモード信号６、
部分積ｉの最上位ビツトの値から第３図に従つて決定さ
れる。
要な定数であり、a5,a6,a7,a8,b4,b5,b6,b7,b8,c4,c5,c
6,c7,c8,d2,d3,d4,d5,d6,d7,d8が補正項である。各補正
項は、乗数の値をもとにエンコーダ４より出力される部
分積ｉの倍率（×0,×±1,×±２）及びモード信号６、
部分積ｉの最上位ビツトの値から第３図に従つて決定さ
れる。
なお、第２図において、a1,a2,a3,a4,b1,b2,b3,c1,c2,c
3,d1は積を実際に求める際には不要である為に省略され
ている。
3,d1は積を実際に求める際には不要である為に省略され
ている。
発明の効果 以上説明したように、本発明によれば、除算を被除数と
除数の積として実行する際に通常の並列乗算器を使用し
ても部分積符号ビツト部で加算しなければならないビツ
ト数が減少し、演算回路８で設けるべき金物量を少く回
路構成を簡易にすることができる。
除数の積として実行する際に通常の並列乗算器を使用し
ても部分積符号ビツト部で加算しなければならないビツ
ト数が減少し、演算回路８で設けるべき金物量を少く回
路構成を簡易にすることができる。
第１図は本発明の一実施例の基本概念を示す図、第２図
は本発明で示した第１図の補正項発生手段７で発生すべ
き補正項を示す図、第３図は第２図の各補正項の発生方
法を示す図、第４図は通常の並列乗算器、第５図は従来
の並列乗算器を用いて除算を行う為の全体構成図、第６
図は従来の乗算で必要とされる符号ビツトの拡張を示す
図、第７図は除算のくり返しにおいて除数と逆数の積を
被乗数とした時の従来の部分積上位部を示す図である。 １……被乗数レジスタ、２……乗数レジスタ、３……イ
ンバータ／シフト回路、４……エンコーダ、５……部分
積出力回路、６……モード切替信号、７……補正項発生
手段、８……演算回路。
は本発明で示した第１図の補正項発生手段７で発生すべ
き補正項を示す図、第３図は第２図の各補正項の発生方
法を示す図、第４図は通常の並列乗算器、第５図は従来
の並列乗算器を用いて除算を行う為の全体構成図、第６
図は従来の乗算で必要とされる符号ビツトの拡張を示す
図、第７図は除算のくり返しにおいて除数と逆数の積を
被乗数とした時の従来の部分積上位部を示す図である。 １……被乗数レジスタ、２……乗数レジスタ、３……イ
ンバータ／シフト回路、４……エンコーダ、５……部分
積出力回路、６……モード切替信号、７……補正項発生
手段、８……演算回路。
Claims (1)
- 【請求項１】除算を被除数と除数の逆数の乗算におきか
え引放し法を用いて実行し毎回多数桁の部分商を発生し
ていく情報処理装置において、通常の乗算と前記除算の
過程における乗算で兼用され、被乗数と乗数とから所要
数の部分積を発生し、これらの部分積を加算していくこ
とにより前記被乗数と前記乗数の積を得る乗算器であつ
て、前記通常乗算と前記除算過程における乗算を区別す
るモード信号と、前記モード信号を受け前記乗数及び前
記部分積最上位ビツトから前記通常乗算時には前記部分
積の上位に付加伸張すべき符号ビツトの補正項を、前記
除算過程においては被乗数となる除数逆数積の上位部の
ビツト構成をあらかじめ決められた逆数の精度から確定
し前記部分積上位桁に付加すべき補正項を発生する補正
項発生手段と、前記補正項と前記各部分積を加算し前記
積を発生する演算回路とを設けたことを特徴とする乗算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189281A JPH0754458B2 (ja) | 1986-08-12 | 1986-08-12 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189281A JPH0754458B2 (ja) | 1986-08-12 | 1986-08-12 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345633A JPS6345633A (ja) | 1988-02-26 |
| JPH0754458B2 true JPH0754458B2 (ja) | 1995-06-07 |
Family
ID=16238693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189281A Expired - Fee Related JPH0754458B2 (ja) | 1986-08-12 | 1986-08-12 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754458B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172444A (en) * | 1981-04-15 | 1982-10-23 | Hitachi Ltd | Approximate quotient correcting circuit |
| JPS5856033A (ja) * | 1981-09-29 | 1983-04-02 | Fujitsu Ltd | 乗算回路 |
-
1986
- 1986-08-12 JP JP61189281A patent/JPH0754458B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6345633A (ja) | 1988-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |