JPH06180640A - 除算装置及び方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、乗算器を用いたハードウェ
アロジックにて、任意の除数及び被除数に対応した除算
装置を提供することにある。 【構成】 上記目的を達成するために本発明は、除数に
含まれる２のべき乗要因を計測する手段と、前記手段に
より得られた結果によりあらかじめ除数及び被除数の除
算を行う手段と、除数の逆数を求める手段及び前記手段
により得られた結果と被除数の乗算を行い、得られた結
果に含まれる小数桁を削除する手段とから成る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、除算装置及び方法、詳
しくは乗算器を使用して除算演算を行う除算装置及び方
法に関する。

【０００２】

【従来の技術】一般に、二進数の除算において除数が２
のべき乗に類する場合、被除数の下位の桁を、２のべき
乗の指数分だけ削除すれば除算結果が求まることは知ら
れている。

【０００３】除数が２のべき乗に類さない場合には、あ
らかじめ除算結果をＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍ
ｏｒｙ）等のメモリに記憶しておき、被除数をメモリに
入力することにより除算結果が求まるようにしている。

【０００４】

【発明が解決しようとする課題】ところが、以上のよう
な手段では、除算演算を行うだけのために演算結果を記
憶しておくメモリが必要となり、更にそのメモリを制御
するための回路が必要となるため、回路が複雑になると
ともに、回路を構成する素子の数が多くなる。また、メ
モリをアクセスする時間が必要となるため除算結果が求
まるまでに時間がかかる。

【０００５】更に、従来の手段ではメモリに記憶されて
いる内容でしか除算結果を求めることはできず、除数の
変化には対応できないという欠点を持っている。

【０００６】

【課題を解決するための手段及び作用】そのために本発
明では、任意の除数と被除数に対応するとともに、除数
と被除数を入力すれば除算結果が求まる回路構成を提供
する。

【０００７】本発明は、除算演算を行うのに乗算器を用
いることを特徴とする。除数の逆数を小数で求める演算
手段と、前記演算結果と被除数の乗算を行う手段と、乗
算結果から前記演算結果の桁数分だけ削除する手段を具
える。

【０００８】また、後段での演算回路を簡単にするため
に、あらかじめ除数に含まれる２のべき乗要因を求める
手段と、除数と被除数の下位の桁を前記手段により得ら
れる２のべき乗要因に含まれる指数分だけ削除すること
により、２のべき乗による除算を行う手段を具える。

【０００９】上記構成により、任意の除数と被除数に対
応することができ、更に除数結果を記憶しておくメモリ
が不要となるため、回路の簡素化が図れるとともに、演
算処理の高速化が図れる。

【００１０】

【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。

【００１１】（実施例１）図１に、本発明における除算
器のブロック図を示す。図１は、除数と被除数が除算器
に入力されてから除算結果が得られるまでの流れを示し
ている。図において、１０１は素数分解器１０２から入
力されるフィルタ値を基に、被除数の下位ビットを削除
するフィルタ回路（１）、１０２は入力される除数から
２のべき乗を求め、その指数をフィルタ回路（１）１０
１に入力するフィルタ値として求めるともに、入力され
た除数の下位ビットのうち２のべき乗の指数の値だけ削
除し、残ったビットを逆数演算器１０３の入力値として
求める素数分解器、１０３は乗算器１０４に入力される
乗数として、素数分解器１０２から入力される値の逆数
を求めるとともに、乗算器１０４から得られる乗算結果
から除数結果を求めるために、フィルタ回路（２）１０
５へ入力するフィルタ値を求めるための逆数演算器、１
０４は逆数演算器１０３から与えられる乗数とフィルタ
回路（１）１０１から与えられる被乗数の乗算を行う乗
算器、１０５は逆数演算器１０３より与えられるフィル
タ値を基に、乗算器１０４から得られる乗算結果の下位
ビットを削除し除算結果を求めるフィルタ回路（２）で
ある。フィルタ回路（１）１０１及び素数分解器１０２
を設けることにより、あらかじめ除数に含まれる２のべ
き乗による除算を、除数と被除数に対して下位ビットを
削除することで行われ、後段での演算処理を簡単にする
ことができる。

【００１２】図２に素数分解器１０２の詳細なブロック
図を示す。除数が素数分解器１０２に入力されると、そ
の値は除数レジスタ１０８にいったん記憶される。除数
レジスタ１０８に記憶された値はプライオリティエンコ
ーダ（１）１０９及びフィルタ回路（３）１１１に入力
される。プライオリティエンコーダ（１）１０９へは、
除数レジスタ１０８の上位ビットと下位ビットが逆転し
て入力され、その結果、除数レジスタ１０８に記憶され
ている値のうち上位ビットから見て何ビット目に“１”
が現れているかがプライオリティエンコーダ（１）１０
９の結果として得られる。減算器（１）１１０にはあら
かじめ入力される除数の桁数を２進数で表現された値、
例えば１６桁であれば“１１１１”がセットされてお
り、その値からプライオリティエンコーダ（１）１０９
から得られる値を削除する。その結果、除数レジスタ１
０８に記憶されている値のうち下位ビットで連続してい
る“０”の桁数、すなわち、除数に含まれる２のべき乗
要因を求めることができる。減算器（１）１１０で得ら
れた値は、フィルタ値としてフィルタ回路（１）１０１
及びフィルタ回路（３）１１１に与えられる。

【００１３】図３にフィルタ回路（１）１０１，フィル
タ回路（２）１０４，フィルタ回路（３）１１１の詳細
なブロック図を示す。フィルタ回路（１）１０１，フィ
ルタ回路（２）１０４，フィルタ回路（３）１１１で
は、入力された値のうち下位何ビットを削除するかとい
う情報をフィルタ値として削除レジスタ１０６にいった
ん記憶する。更にセレクタ１０７を、出力しようとする
ビット数に、削除レジスタ１０６に記憶されている値を
加え、 得られた値に相当するビットを、入力される値
から選択して出力する。例えば削除レジスタ１０６に
“００１１”がセットされていた場合、ビット０の出力
値は、入力される値の３ビット目に相当する値が、ビッ
ト１の出力値は入力される値の４ビット目に相当する値
が出力される。すなわち、フィルタ回路（１）１０１，
フィルタ回路（２）１０４，フィルタ回路（３）１１１
では、入力される値から削除レジスタ１０６に記憶され
ている値だけ下位ビットを削除した結果が出力として得
られる。フィルタ回路（３）１１１では、除数レジスタ
１０８に記憶されている値のうち、減算器（１）１１０
で得られた値だけ下位ビットを削除（すなわち、下位ビ
ットのうち連続する“０”の部分を削除）し、母数とし
て逆数演算器１０３に入力する。

【００１４】図４に逆数演算器１０３の詳細なブロック
図を示す。母数が逆数演算器１０３に入力されると、プ
ライオリティエンコーダ（２）１１３にて母数の有効桁
数が判断される。プライオリティエンコーダ（２）１１
３で得られた結果は、加算器（１）１２２で逆数演算器
１０３にて求めようとする値の桁数を加算し、フィルタ
回路（２）１０４のフィルタ値を求めるとともに、アジ
ャスタ１１４に入力されて“１”にプライオリティエン
コーダ（２）１１３で得られた値だけ“０”の連続した
値を生成する。例えばプライオリティエンコーダ１１３
の値が“００１１”の場合、アジャスタ１１４からは
“１”に“０”が４個連続した値“１００００”が得ら
れる。減算器（２）１１５では、アジャスタ１１４にて
求まった値から母数を減算し、その結果を演算ユニット
１１６に与える。演算ユニット１１６では、まず減算器
（２）１１５から得られた値をシフタ１１７にて最下位
ビットに“０”を付加され、セレクタ１１９， 減算器
（３）１１８及びコンパレータ１２０に与えられる。減
算器（３）１１８では、シフタ１１７にて得られた値か
ら母数を減算し、その結果をセレクタ１１９に与える。
コンパレータ１２０では、シフタ１１７にて得られた値
と母数とを比較し、その結果がセレクタ１１９及びビッ
ト生成器１２１に入力され、セレクタ１１９では、（シ
フタ１１７の値）≧（母数）の場合には減算器（３）１
１８の値が、（シフタ１１７の値）＜（母数）の場合に
はシフタ１１７の値が選択され、次の演算ユニットに渡
される。ビット生成器１２１では、その演算ユニットの
演算結果として、（シフタ１１７の値）≧（母数）の場
合には“１”を、（シフタ１１７の値）＜（母数）の場
合には“０”を発生する。以下、最上位ビットを“１”
と固定し、乗算器１０４の乗数として求めたい桁数分だ
け、演算ユニット１１６による演算が繰り返される。加
算器（２）１１２では、計算されずに切り捨てられる桁
数分を考慮し、最下位ビットに“１”を加算し、その結
果を乗数として乗算器１０４に与える。

【００１５】被除数がフィルタ回路（１）１０１に入力
されると、素数分解器１０２により与えられるフィルタ
値分、下位ビットが削除され、その結果が被乗数として
乗算器１０４に与えられる。すなわち、除数と被除数が
同じ値で割られた後に、乗算器に入力されることとな
る。乗算器１０４にて得られた結果は、フィルタ回路
（２）１０５にて小数要因が削除され、除算結果が求ま
る。

【００１６】以下、実際に値を用いて本実施例を説明す
る。

【００１７】図５及び図６に、本発明の除算器にて実際
に数値が処理されていく過程を示す。本例では、除数を
５１２０（二進数表示では“１０１０００００００００
０”）、被除数を４０２０４（二進数表示では“１００
１１１０１００００１１００”）とし、４０２０４が５
１２０で割られる様子を示している。本例では除数と被
除数が１６ビットの二進数で与えられ、除算結果も１６
ビットの二進数で求まるものとする。

【００１８】除数である５１２０が１６ビットの二進数
“０００１０１００００００００００”として素数分解
器１０２に入力されると、プライオリティエンコーダ
（１）１０９では、上位ビットと下位ビットが逆転した
値“００００００００００１０１０００”をエンコード
し、４ビットの二進数“０１０１”が求まる。減算器
（１）１１０では、入力される１６ビットの除数がエン
コードされる最大の値として“１１１１”があらかじめ
記憶されており、その値とプライオリティエンコーダ
（１）１１０から求まる値“０１０１”の減算を行い
“１０１０”が求まり、フィルタ回路（１）１０１及び
フィルタ回路（３）１１１にフィルタ値として与えられ
る。フィルタ回路（３）１１１では、除数“０００１０
１００００００００００”のうち、減算器（１）１１０
から与えられるフィルタ値“１０１０”に従い下位１０
ビットが削除され、“０００００００００００００１０
１”が求まる。逆数演算器１０３では、フィルタ回路
（３）１１１から与えられる“０００００００００００
００１０１”がプライオリティエンコーダ（２）１１３
に入力され、４ビットの二進数“００１０”が求まる。
加算器（１）１２２では、求める乗数のビット数１６の
二進数表示“１０００”があらかじめ記憶されており、
この値とプライオリティエンコーダ（２）１１３から与
えられる“００１０”の加算を行い“１０１０”が求ま
り、フィルタ回路（２）１０５にフィルタ値として与え
られる。また、アジャスタ１１４では、プライオリティ
エンコーダ（２）１１３から求まる“００１０”に従い
“１”に“０”を３つ付加した値“１０００”が求ま
り、１６ビット表現“００００００００００００１００
０”として減算器（２）１１５に与える。減算器（２）
１１５では、アジャスタ１１４で得られた値“００００
００００００００１０００”からフィルタ回路（３）１
１１で得られた値“０００００００００００００１０
１”を減算し、求まった値“００００００００００００
００１１”を演算ユニット１１６に与える。本例では逆
数演算器から求める桁数として１６ビットとしているた
め、１６から１を引いた１５個の演算ユニットを必要と
する。逆数演算器にて求める桁数は、除算結果として必
要とする演算精度に合わせて、任意の桁数として構わな
い。演算ユニット１１６にて乗算器１０４に与える乗数
が求まるまでの過程を図１４に示し、以下図を参照して
説明する。

【００１９】まず、減算器（２）１１５からの結果“０
０００００００００００００１１”を一つ目の演算ユニ
ット１１６（これを演算ユニットＮｏ．１とする）が受
け取ると、内部のシフタ１１７にて最下位ビットに
“０”を付加して“０００００００００００００１１
０”とし、この値とフィルタ回路（３）１１１から与え
られた値“０００００００００００００１０１”を減算
器（３）１１８にて引いた値“０００００００００００
００００１”をセレクタ１１９に入力する。コンパレー
タ１２０では、シフタ１１７の値とフィルタ回路（３）
１１１の値を比較し、二つの状態（シフタ１１７の値）
≧（フィルタ回路（３）１１１の値）及び（シフタ１１
７の値）＜（フィルタ回路（３）１１１の値）をセレク
タ１１９及びビット生成器１２１に与える。本例では真
の状態を“１”、偽の状態を“０”とすると、演算ユニ
ットＮｏ．１ではシフタ１１７の値が“０００００００
００００００１１０”で、フィルタ回路（３）１１１の
値が“０００００００００００００１０１”であるた
め、（シフタ１１７の値）≧（フィルタ回路（３）１１
１の値）を示す信号が“１”、（シフタ１１７の値）＜
（フィルタ回路（３）１１１の値）を示す信号が“０”
となる。セレクタ１１９では（シフタ１１７の値）≧
（フィルタ回路（３）１１１の値）を示す信号が“１”
の時には減算器（３）１１８からの入力を、（シフタ１
１７の値）＜（フィルタ回路（３）１１１の値）を示す
信号が“１”の時にはシフタ１１７からの入力を選択し
て出力する。演算ユニットＮｏ．１では、（シフタ１１
７の値）≧（フィルタ回路（３）１１１の値）を示す信
号が”１”であるため、減算器（３）１１８からの出
力”０００００００００００００００１”を演算ユニッ
トＮｏ．１の結果として次の演算ユニットに与える。ビ
ット生成器１２１では、（シフタ１１７の値）≧（フィ
ルタ回路（３）１１１の値）を示す信号が“１”の時に
は“１”を、（シフタ１１７の値）＜（フィルタ回路
（３）１１１の値）を示す信号が“１”の時には“０”
を演算結果として出力する。演算ユニットＮｏ．１では
“１”を出力する。次の演算ユニット１１６を演算ユニ
ットＮｏ．２とすると、演算ユニットＮｏ．２では演算
ユニットＮｏ．１からの値“００００００００００００
０００１”を受け取り、演算ユニットＮｏ．１と同様の
処理を行う。コンパレータ１２０では、シフタ１１７で
得られる値“００００００００００００００１０”とフ
ィルタ回路（３）１１１から与えられる値“０００００
００００００００１０１”を比較し、フィルタ回路
（３）１１１の値が大きいため、（シフタ１１７の値）
＜（フィルタ回路（３）１１１の値）を示す信号を
“１”とする。すると、セレクタ１１９では次の演算ユ
ニットに与える値としてシフタ１１７の出力“００００
００００００００００１０”を選択して出力し、ビット
生成器１２１は演算結果として“０”を出力する。以
下、同様に１５番目の演算ユニットまで繰り返され、そ
の演算結果の最上位ビットに“１”を付加した値“１１
００１１００１１００１１００”が求まる。加算器
（２）１１２では、演算を行われずに切り捨てられた１
６個目以降の演算ユニット分の誤差を考慮し、上述の演
算ユニットにて得られた“１１００１１００１１００１
１００”の最下位ビットに“１”を付加する。このよう
にして得られた１６ビットの二進数の値“１１００１１
００１１００１１０１”を、乗数として乗算器１０４に
与える。

【００２０】被除数である“１００１１１０１００００
１１００”は、フィルタ回路（１）１０１に入力される
と、素数分解器１０２内の減算器（１）１１１から与え
られるフィルタ値“１０１０”に従い、下位１０ビット
が削除され“００００００００００１００１１１”とな
り、被乗数として乗算器１０４に入力される。

【００２１】乗算器１０４では、与えられる乗数“１１
００１１００１１００１１０１”と被乗数“０００００
０００００１００１１１”の乗算演算を行い、３２ビッ
トの２進数“０００００００００００１１１１１００１
１００１１００１１１０１１”が求まる。フィルタ回路
（２）１０５では、乗算器１０４の結果から、小数要因
として逆数演算器１０３から得られるフィルタ値“１０
０１０”に従い、下位１８ビットが削除され“００００
０００００００００１１１”、すなわち４０２０４を５
１２０で割った値７（小数点以下は切り捨て）が求ま
る。

【００２２】また、除算演算を行う除数が、本例の５１
２０のように２のべき乗要因を多分に持っており、更に
決まった値の除数でしか除算演算を行わない場合には、
あらかじめ除数及び被除数を、除数に含まれる２のべき
乗要因で除算演算を行ってしまうために、以下のように
回路の簡素化を行うことができる。

【００２３】図７及び図８に、除数を５１２０のように
２のべき乗要因として少なくとも２の１０乗以上含んで
いる場合の最適化した本発明の除算器により、実際に数
値が処理されていく過程を示す。本例では、除数及び被
除数のうち下位１０ビットが削除され、除数の逆数とし
ては、除算結果として求めようとする６ビットに誤差を
考慮して１ビット加算し、７ビットの値を求めれば良
い。すなわち本実施例で使用する乗算器としては、乗数
が７ビット ， 被乗数が６ビット ， 得られる乗算
結果が１３ビットのもので、１３ビットの結果から小数
要因として７ビット削除し、６ビットの除算結果が得ら
れることとなる。

【００２４】除数がプライオリティエンコーダ（１）１
０９及び減算器（１）１１０に入力されてフィルタ値
（１）が得られるまでは、前述の手段と同じである。フ
ィルタ回路（３）１１１では、除数“０００１０１００
００００００００”のうち、フィルタ値（１）に従い下
位１０ビットが削除され、“０００１０１”が求まる。
ここで、除数には２のべき乗要因として最低１０ビット
含まれており、１０ビットは必ず削除されるため、フィ
ルタ回路（３）１１１の出力としては１６ビットから１
０ビット引いた６ビットとすることができる。逆数演算
器１０３では、フィルタ回路（３）１１１から与えられ
る“０００１０１”がプライオリティエンコーダ（２）
１１３に入力され、４ビットの二進数“００１０”が求
まる。加算器（１）１２２では、求める乗数のビット数
７の二進数表現“０１１１”があらかじめ記憶されてお
り、この値とプライオリティエンコーダ（２）１１３か
ら与えられる“００１０”の加算を行い“１００１”が
求まり、フィルタ回路（２）１０５にフィルタ値として
与えられる。また、アジャスタ１１４では、プライオリ
ティエンコーダ（２）１１３から求まる“００１０”に
従い、“１”に“０”を３つ付加した値“１０００”が
求まり、６ビット表現“００１０００”として減算器
（２）１１５に与える。減算器（２）１１５では、アジ
ャスタ１１４で得られた値“００１０００”からフィル
タ回路（３）１１１で得られた値“０００１０１”を減
算し、求まった値“００００１１”を減算ユニット１１
６に与える。演算ユニット１１６にて演算される様子は
前述の手段と同様であるが、本実施例で乗数として求め
ようとする桁数は７ビットであるため、必要とする演算
ユニットは６個で済む。また、演算ユニットを構成する
減算器も、１６ビットではなく６ビットで済むことにな
る。以上により、６個の演算ユニット１１６の結果の最
上位ビットに“１”を付加した７ビットの値“１１００
１１０”が求まる。加算器（２）１１２では、演算を行
われずに切り捨てられた７個目以降の演算ユニット分の
誤差を考慮し、上述の演算ユニットにて得られた“１１
００１１０”の最下位ビットに“１”を付加する。この
ようにして得られた７ビットの二進数“１１００１１
１”を乗数として乗算器１０４に与える。

【００２５】被除数である“１００１１１０１００００
１１００”は、フィルタ回路（１）１０１に入力される
と、素数分解器１０２内の減算器（１）１１１から与え
られるフィルタ値“１０１０”に従い、下位１０ビット
が削除され、６ビットの値“１００１１１”が被乗数と
して乗算器１０４に入力される。

【００２６】乗算器１０４では、与えられる乗数“１１
００１１１”と被乗数“１００１１１”の乗算演算を行
い、１３ビットの二進数“０１１１１１０１１０００
１”が求まる。フィルタ回路（２）１０５では、乗算器
１０４の結果から、小数要因として逆数演算器１０３か
ら得られるフィルタ値“１００１”に従い、下位９ビッ
トが削除され、“０１１１”すなわち４０２０４を５１
２０で除算した値“７”が求まる。

【００２７】以上のように、本実施例では、除算結果を
求めるのに、入力される除数の値が限られており、除数
に含まれる２のべき乗要因が多分にある場合には、あら
かじめ除数及び被除数から除数に含まれる２のべき乗要
因の指数の値だけ下位の桁を削除することにより、後段
の演算回路の簡素化が図られる。

【００２８】（実施例２）実施例１では、除算を行う除
数に含まれる２のべき乗要因を算出し、あらかじめ除数
及び被除数を除数に含まれる２のべき乗要因で除算演算
を行ってしまい、後段の演算回路を簡単にする手段につ
いて説明した。実施例１の手段は、除数に含まれる２の
べき乗要因が多い場合には、乗算器及び逆数演算器の構
成を簡素化できるという利点がある。しかし、除数に含
まれる２のべき乗要因が少ない場合には、あらかじめ除
数に含まれる２のべき乗要因で除数及び被除数の除算演
算を行うという利点が無くなってしまう。

【００２９】本実施例２では、除数に含まれる２のべき
乗要因が少ない演算を行う場合に有利な手段について説
明する。

【００３０】図９に実施例２における除算装置のブロッ
ク図を示す。図において逆数演算器１０２，乗算器１０
４及びフィルタ回路（２）１０５は、実施例の構成と同
じ構成である。

【００３１】図１０及び図１１に本実施例にて実際に数
値を用いた処理の過程を示す。本例では、除数を２５
（二進数表示では“００００００００１１００１”）、
被除数を４０２０４（二進数表示では“１００１１１０
１００００１１００”）とし、４０２０４が２５で割ら
れる様子を示している。本例では除数と被除数が１６ビ
ットの二進数で与えられ、除算結果も１６ビットの二進
数で求まるものとする。

【００３２】除数である２５が、１６ビットの二進数
“０００００００００００１１００１”として逆数演算
器１０３に入力されると、プライオリティエンコーダ
（２）１１３にて４ビットの二進数“０１００”が求ま
る。加算器（１）１２２では、入力される乗数のビット
数１６の二進数表示“１００００”があらかじめ記憶さ
れており、この値とプライオリティエンコーダ（２）１
１３から与えられる“０１００”の加算を行い“１０１
００”が求まり、フィルタ回路（２）１０５にフィルタ
値として与えられる。また、アジャスタ１１４ではプラ
イオリティエンコーダ（２）１１３から求まる“０１０
０”に従い、“１”に“０”を５個付加した値“１００
０００”が求まり、１６ビット表現“００００００００
００１０００００”として減算器（２）１１５に与え
る。減算器（２）１１５では、アジャスタ１１４で得ら
れた値“００００００００００１０００００”から除数
“０００００００００００１１００１”を減算し、求ま
った値“０００００００００００００１１１”を演算ユ
ニット１１６に与える。本例では逆数演算器１０３から
求める桁数として１６ビットとしているため、１６から
１を引いた１５個の演算ユニットを必要とする。逆数演
算器１０３にて求める桁数は、除算結果として必要とす
る演算精度に合わせて任意の桁数として構わない。演算
ユニット１１６にて乗算器１０４に与える乗数が求まる
までの過程を図１５に示し、以下図を参照して説明す
る。

【００３３】まず、減算器（２）１１５からの結果“０
００００００００００００１１１”を一つ目の演算ユニ
ット１１６（これを演算ユニットＮｏ．１とする）が受
け取ると、内部のシフタ１１７にて最下位ビットに
“０”を付加して“００００００００００００１１１
０”とし、この値と除数“０００００００００００１１
００１”を減算器（３）１１８にて引いた値“１１１１
１１１１１１１１０１０１”をセレクタ１１９に入力す
る。コンパレータ１２０では、シフタ１１７の値と除数
を比較し、二つの状態（シフタ１１７の値）≧（除数）
及び（シフタ１１７の値）＜（除数）をセレクタ１１９
及びビット生成器１２１に与える。本例では真の状態を
“１”、偽の状態を“０”とすると、演算ユニットＮ
ｏ．１では、シフタ１１７の値が“０００００００００
０００１１１０”で、除数が“０００００００００００
１１００１”であるため、（シフタ１１７の値）≧（除
数）を示す信号が“０”、（シフタ１１７の値）＜（除
数）を示す信号が“１”となる。セレクタ１１９では、
（シフタ１１７の値）≧（除数）を示す信号が“１”の
時には減算器（３）１１８からの入力を、（シフタ１１
７の値）＜（除数）を示す信号が“１”の時にはシフタ
１１７からの入力を選択して出力する。演算ユニットＮ
ｏ．１では、（シフタ１１７の値）＜（除数）を示す信
号が“１”であるため、シフタ１１７からの入力“００
００００００００００１１１０”を演算ユニットＮｏ．
１の結果として次の演算ユニットに与える。ビット生成
器１２１では、（シフタ１１７の値）≧（除数）を示す
信号が“１”の時には“１”を、（シフタ１１７の値）
＜（除数）を示す信号が“１”の時には“０”を演算結
果として出力する。演算ユニットＮｏ．１では、“０”
を出力する。次の演算ユニット１１６を演算ユニットＮ
ｏ．２とすると、演算ユニットＮｏ．２では演算ユニッ
トＮｏ．１からの値“００００００００００００１１１
０”を受け取り、演算ユニットＮｏ．１と同様の処理を
行う。コンパレータ１２０では、シフタ１１７で得られ
る値“０００００００００００１１１００”と除数“０
００００００００００１１００１”を比較し、シフタ１
１７の値が大きいため（シフタ１１７の値）≧（除数）
を示す信号を“１”とする。すると、セレクタ１１９で
は、次の演算ユニットに与える値として、減算器１１８
からの入力“００００００００００００００１１”を選
択して出力し、ビット生成器１２１は演算結果として
“１”を出力する。以下、同様に１５番目の演算ユニッ
トまで繰り返され、その演算結果の最上位ビットに
“１”を付加した値“１０１０００１１１１０１１００
０”が求まる。加算器（２）１１２では、演算を行われ
ずに切り捨てられた１６個目以降の演算ユニット分の誤
差を考慮し、上述の演算ユニットにて得られた“１０１
０００１１１１０１０１１１”の最下位ビットに“１”
を付加する。このようにして得られた１６ビットの二進
数の値“１０１０００１１１１０１１０００”を乗数と
して乗算器１０４に与える。

【００３４】被除数である“１００１１１０１００００
１１００”は、そのまま被乗数として乗算器１０４に入
力される。

【００３５】乗算器１０４では、与えられる乗数“１０
１０００１１１１０１１０００”と被乗数“１００１１
１０１００００１１００”の乗算を行い、３２ビットの
二進数“０１１００１００１０００００１１００１００
１１０００１０００００”が求まる。フィルタ回路
（２）１０５では、乗算器１０４の結果から、小数要因
として逆数演算器１０３から得られるフィルタ値“１０
１００”に従い、下位２０ビットが削除され“０１１０
０１００１０００”、すなわち４０２０４を２５で割っ
た値“１６０８”（小数点以下は切り捨て）が求まる。

【００３６】以上述べたように、本実施例では除数に含
まれる２のべき乗要因が少ない場合に、実施例１におけ
る逆演算器，乗算器及びフィルタ回路（２）を使用し、
しかも、除数に含まれる２のべき乗要因で除数及び被除
数を除算するためのフィルタ回路（１）及び素数分解器
が不要となるため、回路の簡素化が図れる。

【００３７】（実施例３）実施例１及び実施例２では、
除数の逆数を求めたり、乗算結果に含まれる小数要因の
桁数を求めるのに、全て演算回路により構成されている
実施例について説明した。

【００３８】実施例３では、除数の逆数を求めたり、乗
算結果に含まれる小数要因の桁数を求めるのに、演算を
専門に行うマイクロプロセッサーを利用した例について
説明する。

【００３９】図１２に実施例３におけるブロック図を示
す。図において、３０１は除算演算を行うために与えら
れる除数及び被除数から、乗算器１０４に与える乗数及
び被乗数と、乗算器から得られた結果に含まれる小数要
因の桁数を求める演算を専用に行うためのマイクロプロ
セッサーである。マイクロプロセッサー３０１は、ＲＯ
Ｍ３０２に格納されたプログラムに基づいて、図１３に
示すフローチャートの処理を行う。

【００４０】本実施例によれば、マイクロプロセッサー
が、除数の逆数を求めたり、乗算結果に含まれる小数要
因の桁数を求めてくれるため、実施例１及び実施例２に
て使用していたフィルタ回路（１）や素数分解器，逆数
演算器が不要となり、回路の簡素化が図れる。

【００４１】以上説明したように、本実施例によれば、
除算演算を行うに当り、除数に含まれる２のべき乗要因
を計数する手段を設け、前記手段により得られた値に従
い、あらかじめ除数と被除数の除算を実行する手段を持
ち、かつ、除数の逆数を求める手段を設けることによ
り、被除数と除数の除算を乗算器を用いることにより実
現し、更に、乗算結果に含まれる小数要因の桁数を計数
する手段を持つことにより正確に除算結果が求まり、以
上のような簡単な回路構成で任意の除数と被除数に対応
した除算装置を実現することができる。

【００４２】

【発明の効果】以上説明したように本発明によれば、任
意の除数と被除数に対応することができ、更に除算結果
を記憶しておくメモリが不要となるため、演算処理の高
速化が図れる。

【図面の簡単な説明】

【図１】本発明の実施例１における除算装置の構成を示
すブロック図、

【図２】素数分解器の構成例を示すブロック図、

【図３】フィルタ回路（１），（２），（３）の構成例
を示すブロック図

【図４】逆数演算器の構成例を示すブロック図

【図５】実施例１の除算装置にて各ブロック毎に具体例
の処理過程を示した概念図、

【図６】実施例１の除算装置にて各ブロック毎に具体例
の処理過程を示した概念図、

【図７】実施例１の除算装置にて、回路を簡素化した場
合の各ブロック毎に具体例の処理過程を示したデータ処
理図、

【図８】実施例１の除算装置にて、回路を簡素化した場
合の各ブロック毎に具体例の処理過程を示したデータ処
理図、

【図９】実施例２における除算装置の構成を示すブロッ
ク図

【図１０】実施例２の除算装置にて各ブロック毎に具体
例の処理過程を示したデータ処理図、

【図１１】本発明の第２実施例の除算装置にて各ブロッ
ク毎に具体例の処理過程を示したデータ処理図、

【図１２】実施例３における除算装置の構成を示すブロ
ック図である。

【図１３】実施例３における除算装置のマイクロコンピ
ュ−タの動作を示すフローチャート

【図１４】実施例１の演算ユニットにおける処理の概念
図

【図１５】実施例２の演算ユニットに置ける処理の概念
図

【符号の説明】

１０１ フィルタ回路（１） １０２ 素数分解器 １０３ 逆数演算器 １０４ 乗算器 １０５ フィルタ回路（２） １０６ 削除レジスタ １０７ セレクタ １０８ 除算レジスタ １０９ プライオリティエンコーダ（１） １１０ 減算器 １１１ フィルタ回路（３） １１２ 加算器（２） １１３ プライオリティエンコーダ（２） １１４ アジャスタ １１５ 減算器（２） １１６ 演算ユニット １１７ シフタ １１８ 減算器（３） １１９ セレクタ １２０ コンパレータ １２１ ビット生成器 １２２ 加算器（１） ３０１ マイクロプロセッサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 棚橋 淳一 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 森本 はじめ 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 小野 研一郎 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 坂下 達也 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 二進数で与えられる除数と被除数とから
   除算演算を行い、その結果を求める除算装置において、 除数の逆数と有効桁数とを求める手段と、 該手段により得られる除数の逆数と被除数とを乗算演算
   する手段と、 求められた乗算結果から前記有効桁数に基づいて小数要
   因を削除して除算結果を求める手段とを具えたことを特
   徴とする除算装置。
2. 【請求項２】 請求項１記載の除算装置において、 あらかじめ除数に含まれる２のべき乗要因を計数する計
   数手段と、 除数と被除数とから前記計数手段にて得られた２のべき
   乗の指数に相当する下位の桁を削除する手段と、 を具えたことを特徴とする除算装置。
3. 【請求項３】 二進数で与えられる除数と被除数とから
   除算演算を行い、その結果を求める除算方法において、 除数の逆数と有効桁数を求め、 求めた除数の逆数と被除数とを乗算演算し、 得られた乗算結果から有効桁数に基づいて小数要因を削
   除して除算結果を求めることを特徴とする除算方法。