JPH0754493B2 - 同期式デ−タ出力回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同期式データ出力回路に関し、特に、外部回
路とは非同期に処理するプロセッサから外部回路に同期
したデータを出力する同期式データ出力回路に関する。

〔従来の技術〕

従来、複数のチャンネルのデータをマイクロプロセッサ
で処理し、処理された結果を外部回路より与えられる時
分割多重されたチャンネル配列に従って時分割多重し外
部回路に出力する場合、各チャンネルの処理結果を常に
マイクロプロセッサから出力する方式が採られている。

すなわち、外部回路より与えられるチャンネルごとに、
マイクロプロセッサに割り込み信号を送り、割り込み信
号が与えられると、マイクロプロセッサでは前述の割り
込み信号に従い、処理結果を出力する動作が行われる。

〔発明が解決しようとする問題点〕

しかし、上述した従来の方式では、各チャンネルのマイ
クロプロセッサによる処理結果を外部回路より与えられ
る時分割多重されたチャンネル配列に従って外部回路に
出力する場合、各チャンネルの処理結果を常にマイクロ
プロセッサから出力する必要があるために、マイクロプ
ロセッサにおける前記処理結果を出力するのに要する時
間が大きくなるという欠点がある。

本発明の目的は、プロセッサによる処理結果を出力する
のに要する時間を削減できるようにした同期式データ出
力回路を提供することにある。

〔問題点を解決するための手段〕

本発明は、外部回路とは非同期に動作するプロセッサで
複数のチャンネルのデータを処理し、処理された結果を
外部回路からの時分割多重されたチャネル配列に従って
外部回路に出力する同期式データ出力回路であって、 前記プロセッサによる各チャンネルのデータ処理結果を
保持し、前記チャネル配列に従い前記保持されている処
理結果を外部回路に出力するメモリー回路と、 前記プロセッサにより新たなデータ処理を行い、前記メ
モリー回路に保持されている処理結果を新しいデータ処
理結果に変更する場合に、変更しようとするチャンネル
の番号をラッチするチャンネルラッチ回路と、 前記変更しようとするチャンネルの新しいデータ処理結
果をラッチするデータラッチ回路と、 前記チャンネルラッチ回路からのチャンネル番号と外部
回路より与えられるチャンネル番号を比較するチャンネ
ル比較回路と、 前記チャンネルラッチ回路、データラッチ回路、チャン
ネル比較回路をコントロールするタイミング制御手段と
を備えることを特徴としている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

本実施例回路は、複数のチャンネル、例えば３つのチャ
ンネルのデータをマイクロプロセッサ10で処理し、処理
された結果を外部回路70より与えられる時分割多重され
たチャンネル配列に従って外部回路70に出力する回路
で、メモリー回路50を備えると共に、チャンネルラッチ
回路20、データラッチ回路30、チャンネル比較回路40、
及びタイミング発生回路60を有している。

マイクロプロセッサ10は、外部回路70とは非同期に動作
するマイクロプロセッサで、チャンネルラッチ回路20、
データラッチ回路30とはデータバス12によって接続され
ている。メモリー回路50は、データ出力ライン31を介し
てデータラッチ回路30と外部回路70に接続されている。
まだ、外部回路70とはチャンネル番号ライン71を介して
接続されており、これにより外部回路70からチャンネル
番号情報が与えられるようになっている。

このメモリー回路50は、上述のようなマイクロプロセッ
サ10によって処理された各チャンネルの結果をここで保
持し、外部回路70からの時分割多重されたチャンネル配
列に従い、保持されている処理結果を外部回路70に出力
する。

チャンネルラッチ回路20は、メモリー回路50に保持され
ているチャンネルの処理結果を変更する場合、変更しよ
うとするチャンネルの番号をラッチする回路で、そのチ
ャンネル番号情報はデータバス12を通して与えられる。
また、データラッチ回路30は、変更しようとするチャン
ネルの新しいデータ処理結果をラッチする回路であり、
更新に係るデータは、マイクロプロセッサ10からデータ
バス12を介してこのデータラッチ回路30へ出力される。

チャンネル比較回路40は、チャンネルラッチ回路20とチ
ャンネル番号ライン21によって、また外部回路70とチャ
ンネル番号ライン71によって接続されている。このチャ
ンネル比較回路40は、チャンネルラッチ回路20にラッチ
されているチャンネル番号と外部回路70から与えられる
チャンネル番号とを比較する回路であり、チャンネル番
号が一致した場合のチャンネル一致番号は、ライン41を
介してデータラッチ回路30とメモリー回路50に与えられ
るようになっている。

タイミング発生回路60には、マイクロプロセッサ10から
アドレスバス11が接続されていると共にライト信号S13
が与えられるようになっており、また、外部回路70から
はライン72を介して外部同期用信号が供給される。この
タイミング発生回路60はチャンネルラッチ回路20、デー
タラッチ回路30、チャンネル比較回路40をコントロール
する手段を構成しており、チャンネルラッチ回路20へは
ライン61を介してチャンネル番号ラッチ信号が、またデ
ータラッチ回路30へはライン62を介してデータラッチ信
号が、そしてチャンネル比較回路40へはライン63を介し
てチャンネル比較許可信号が出力される。

このように、この同期式データ出力回路は、マイクロプ
ロセッサ10によって処理された各チャンネルの結果を保
持し、外部回路70より与えられる時分割多重されたチャ
ンネル配列に従い、保持されている処理結果を外部回路
70に出力するメモリー回路50と、このメモリー回路50に
保持されている各チャンネルの処理結果を変更する場合
に、変更しようとするチャンネルの番号をラッチするチ
ャンネルラッ回路20と、変更しようとするチャンネルの
新しいデータ処理結果をラッチするデータラッチ回路30
と、チャンネルラッチ回路20にラッチされているチャン
ネル番号と外部回路70より与えられる時分割多重された
チャンネル番号を比較するチャンネル比較回路40と、チ
ャンネルラッチ回路20、データラッチ回路30及びチャン
ネル比較回路40をコントロールするタイミング発生回路
60を有し、外部回路70とは非同期に動作するマイクロプ
ロセッサ10で処理されたデータを、同期化して外部回路
70に出力する。

更に、第２図をも参照し、チャンネル数が３で、その第
１のチャンネル（ch1）についての処理結果を変更する
場合を例に採って、具体的に説明する。

なお、第２図（ａ）〜（ｅ）は、それぞれ、ライン71に
出力されるチャンネル番号情報、データバス12に出力さ
れるデータ、ライン61のチャンネル番号ラッチ信号、ラ
イン21に出力されるチャンネル番号情報、ライン62のデ
ータラッチ信号であり、第２図（ｆ）はデータラッチ回
路30のラッチ内容を示す。また、第２図（ｇ）〜（ｉ）
は、ライン63のチャンネル比較許可信号、ライン41のチ
ャンネル一致信号、出力データを示している。

データ変更がない場合には、メモリー回路50に保持され
ているマイクロプロセッサ10による第１〜第３チャンネ
ル（ch1〜ch3）のデータ処理結果は、外部回路70からラ
イン71を通して与えられる時分割多重されたチャンネル
配列に従い、メモリー回路50からライン31を介して外部
回路70へ出力されている。

今、マイクロプロセッサ10で、現在メモリー回路50に保
持され、外部回路70に出力されているデータを変更しよ
うとする場合、第２図（ｂ）のように変更したいチャン
ネルの番号をデータバス12を通しチャンネルラッチ回路
20に与える。これと同時に、タイミング発生回路60で
は、第２図（ｃ）に示すチャンネル番号ラッチ信号をラ
イン61を介してチャンネルラッチ回路20に出力する。こ
の結果、マイクロプロセッサ10で変更しようとするチャ
ンネル番号がチャンネルラッチ回路20に保持され、チャ
ンネル番号ライン21に出力される〔第２図（ｄ）〕。

また、マイクロプロセッサ10では、第２図（ｂ）に示す
如く、変更しようとするチャンネルの処理結果をデータ
バス12を介してデータラッチ回路30に与える。これと同
時にタイミング発生回路60では、第２図（ｅ）に示すデ
ータラッチ信号をライン62を介してデータラッチ回路30
に出力する。従って、マイクロプロセッサ10が変更しよ
うとするチャンネルの処理結果がデータラッチ回路30に
保持される〔第２図（ｆ）〕。

次に、タイミング発生回路60では、外部回路70からライ
ン72を介して、タイミング発生回路60に与えられる外部
同期用信号に同期した第２図（ｇ）に示すチャンネル比
較許可信号をライン63を介しチャンネル比較回路40に出
力する。

チャンネル比較回路40では、チャンネル比較許可信号を
受け取ると、チャンネルラッチ回路20よりライン21に出
力されているチャンネル番号と、第２図（ａ）に示す外
部回路70からライン71に出力されているチャンネル番号
の比較を行い、チャンネル番号が一致すると、ライン41
を介して第２図（ｈ）に示すチャンネル一致信号を、デ
ータラッチ回路30とメモリー回路50に出力する。

データラッチ回路30では、ライン41よりチャンネル一致
信号を受け取ると、自回路に保持されているデータをラ
イン31を介してメモリー回路50と外部回路70に出力す
る。

メモリー回路50では、ライン41よりチャンネル一致信号
を受け取ると、データラッチ回路30からライン31に出力
されたデータを自回路に書き込む。

上述の動作が終了すると、第２図（ｇ）に示すように、
ライン63のチャンネル比較許可信号が解除される。

次のデータ変更が起きるまで、外部回路70では、ライン
71を介して時分割多重されたチャンネル番号をメモリー
回路50に出力し、メモリー回路50では、この与えられる
チャンネル番号に従い自回路に保持されているマイクロ
プロセッサ10の処理結果をライン31を介し外部回路70に
出力する。

このように、マイクロプロセッサ10による各チャンネル
のデータ処理結果をメモリー回路50に保持し、このメモ
リー回路50により外部回路70からの時分割多重されたチ
ャンネル配列に従って外部回路70に出力することができ
る。

従来の方式では、複数のチャンネルのマイクロプロセッ
サによる処理結果を保持するための外部メモリー回路が
無いため、チャンネルごとにマイクロプロセッサに割り
込み信号を送り、マイクロプロセッサにはこの割り込み
信号に従って処理結果を出力する動作を行うが、第１図
の同期式データ出力回路は、メモリー回路50に保持され
ている各チャンネルのマイクロプロセッサ10によるデー
タ処理結果を更新するときだけ前述のマイクロプロセッ
サ10による出力動作を行えばよく、従来のように、各チ
ャンネルの処理結果を常にマイクロプロセッサから出力
する必要はない。

〔発明の効果〕

以上説明したように、本発明によれば、プロセッサによ
る各チャンネルのデータ処理結果をメモリー回路に保持
し、このメモリー回路より外部回路から与えられる時分
割多重されたチャンネル配列に従って外部回路に出力す
るため、メモリー回路に保持されているチャンネルのプ
ロセッサによるデータ処理結果を更新する場合に、プロ
セッサによる出力動作を行うことでプロセッサによる各
チャンネルの処理結果を出力するのに要する時間を削減
できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の同期式データ出力回路を示
す図、 第２図はその動作タイミングの一例を示す図である。 10……マイクロプロセッサ 11……アドレスバス 12……データバス 20……チャンネルラッチ回路 21,71……チャネル番号ライン 30……データラッチ回路 31……データ出力ライン 40……チャンネル比較回路 41……チャンネル一致信号ライン 50……メモリー回路 60……タイミング発生回路 61……チャンネル番号ラッチ信号ライン 62……データラッチ信号ライン 63……チャンネル比較許可信号ライン 70……外部回路 72……外部同期用信号ライン S13……ライト信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大友 法和 宮城県黒川郡大和町吉岡字雷神２番地 宮 城日本電気株式会社内 (56)参考文献 特開 昭58−151633（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部回路とは非同期に動作するプロセッサ
   で複数のチャンネルのデータを処理し、処理された結果
   を外部回路からの時分割多重されたチャネル配列に従っ
   て外部回路に出力する同期式データ出力回路であって、 前記プロセッサによる各チャンネルのデータ処理結果を
   保持し、前記チャネル配列に従い前記保持されている処
   理結果を外部回路に出力するメモリー回路と、 前記プロセッサにより新たなデータ処理を行い、前記メ
   モリー回路に保持されている処理結果を新しいデータ処
   理結果に変更する場合に、変更しようとするチャンネル
   の番号をラッチするチャンネルラッチ回路と、 前記変更しようとするチャンネルの新しいデータ処理結
   果をラッチするデータラッチ回路と、 前記チャンネルラッチ回路からのチャンネル番号と外部
   回路より与えられるチャンネル番号を比較するチャンネ
   ル比較回路と、 前記チャンネルラッチ回路、データラッチ回路、チャン
   ネル比較回路をコントロールするタイミング制御手段と
   を備えることを特徴とする同期式データ出力回路。