JPS6046461B2 - アクセス要求選択回路 - Google Patents
アクセス要求選択回路Info
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- JPS6046461B2 JPS6046461B2 JP54152086A JP15208679A JPS6046461B2 JP S6046461 B2 JPS6046461 B2 JP S6046461B2 JP 54152086 A JP54152086 A JP 54152086A JP 15208679 A JP15208679 A JP 15208679A JP S6046461 B2 JPS6046461 B2 JP S6046461B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
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Description
【発明の詳細な説明】
本発明は、複数のアクセス要求の中から１つのアクセ
ス要求を選択的に受付けるようにしたアクセス要求選択
回路に関するものである。
ス要求を選択的に受付けるようにしたアクセス要求選択
回路に関するものである。
近年、記憶装置の記憶素子としてダイナミック型ＭＯ
Ｓメモリー素子が広く一般に用いられるようになつてか
ら、小型のデータ処理装置の記憶装置でも、演算処理装
置（ＢＰＵ）からのアクセス要求の他に、メモリ素子内
の情報を保つためのリ フレッシュ動作の要求も処理す
るために、ＢＰＵからアドレスと、リフレッシュアドレ
スとを選択する選択回路を必要としている。
Ｓメモリー素子が広く一般に用いられるようになつてか
ら、小型のデータ処理装置の記憶装置でも、演算処理装
置（ＢＰＵ）からのアクセス要求の他に、メモリ素子内
の情報を保つためのリ フレッシュ動作の要求も処理す
るために、ＢＰＵからアドレスと、リフレッシュアドレ
スとを選択する選択回路を必要としている。
また、大型のデータ処理装置においては、上記の他に、
複数のＢＰＵからのアクセス要求を処理するために、各
ＢＰＵからのアドレス、ストアデータなどの入力信号に
ついて、１つのＢＰＵからの入力信号だけを選択する選
択回路を必要とする。 しかし、このように、複数のア
クセス源からのーアドレスなどの入力信号から、アクセ
ス要求を受付けたアクセス源からの入力信号だけを選ん
で受信するための選択回路を設けた場合に問題となるの
は、記憶装置におけるアクセスタイムの増大である。
複数のＢＰＵからのアクセス要求を処理するために、各
ＢＰＵからのアドレス、ストアデータなどの入力信号に
ついて、１つのＢＰＵからの入力信号だけを選択する選
択回路を必要とする。 しかし、このように、複数のア
クセス源からのーアドレスなどの入力信号から、アクセ
ス要求を受付けたアクセス源からの入力信号だけを選ん
で受信するための選択回路を設けた場合に問題となるの
は、記憶装置におけるアクセスタイムの増大である。
従来、このような記憶装置におけるアクセス源からのア
ドレスなどのアクセス要求に付随した入力信号は、一般
に、アクセス要求を受信したアクセス要求をもとに選択
信号を発生させ、この選択信号で前記選択回路を開くこ
とによつて初めて使用、あるいは受信していた。第１図
は、アクセス源としてＢＰＵとリフレッシュを持つた、
従来の記憶装置における選択回路の一例、第２図はその
タイムチャートである。図中、１はリフレッシュ要求を
同期化する同期化回路、２と３はＮｉゲート、４と５は
レジスタ、６と７はインバータ、８は選択回路、９はア
ドレスレジスタ、１０はＢＰＵからのアクセス要求、１
１は同期化クロック、１２はリフレッシュ要求、１３は
同期化回路１の出力、１４と１５はそれぞれＢＰＵｌリ
フレッシュ選択信号、１６と１７はそれぞれ選択信号１
４，１５の否定信号、１８はＢＰＵからのアドレス、１
９はリフレッシュ・アドレス、２０は選択回路８で選ば
れたアドレス、２１はアドレスレジスタ９の出力を示す
。第１図において、アクセス要求１０の送られてくる時
間は、ＢＰＵがアクセス要求を発行するクロック（図示
せず）によつて、第２図に示した印の時間に限定されて
いる。また、リフレッシュ要求１２は、同期化回路１に
よつてアクセス要求１０と１８０度の位相差をもつよう
に同期化される。すなわち、同期化されたリフレッシュ
要求１３の発生する時間は、第２図に示したΔ印の時間
に限定される。同期化回路１は本実施例では不確定な状
態での要求信号のとり込みを防ぐため２段のフリップフ
ロップから成つており第２図の２番目のΔ印で最初の段
がセットされ３番目のΔ印の時点で２段目がセットされ
て信号１３が発生される。このように、相互に１８０度
の位相で発生するアクセス要求１０とリフレッシュ要求
１３は、それぞれＡＮＤゲート２，３を経てレジスタ４
，５をセットする。
ドレスなどのアクセス要求に付随した入力信号は、一般
に、アクセス要求を受信したアクセス要求をもとに選択
信号を発生させ、この選択信号で前記選択回路を開くこ
とによつて初めて使用、あるいは受信していた。第１図
は、アクセス源としてＢＰＵとリフレッシュを持つた、
従来の記憶装置における選択回路の一例、第２図はその
タイムチャートである。図中、１はリフレッシュ要求を
同期化する同期化回路、２と３はＮｉゲート、４と５は
レジスタ、６と７はインバータ、８は選択回路、９はア
ドレスレジスタ、１０はＢＰＵからのアクセス要求、１
１は同期化クロック、１２はリフレッシュ要求、１３は
同期化回路１の出力、１４と１５はそれぞれＢＰＵｌリ
フレッシュ選択信号、１６と１７はそれぞれ選択信号１
４，１５の否定信号、１８はＢＰＵからのアドレス、１
９はリフレッシュ・アドレス、２０は選択回路８で選ば
れたアドレス、２１はアドレスレジスタ９の出力を示す
。第１図において、アクセス要求１０の送られてくる時
間は、ＢＰＵがアクセス要求を発行するクロック（図示
せず）によつて、第２図に示した印の時間に限定されて
いる。また、リフレッシュ要求１２は、同期化回路１に
よつてアクセス要求１０と１８０度の位相差をもつよう
に同期化される。すなわち、同期化されたリフレッシュ
要求１３の発生する時間は、第２図に示したΔ印の時間
に限定される。同期化回路１は本実施例では不確定な状
態での要求信号のとり込みを防ぐため２段のフリップフ
ロップから成つており第２図の２番目のΔ印で最初の段
がセットされ３番目のΔ印の時点で２段目がセットされ
て信号１３が発生される。このように、相互に１８０度
の位相で発生するアクセス要求１０とリフレッシュ要求
１３は、それぞれＡＮＤゲート２，３を経てレジスタ４
，５をセットする。
しかし、アクセス要求１０と同期化されたリフレッシュ
要求１３は１８０度の位相差をもつものでレジスタ４，
５が同時にセットされることはなく、レジスタ４，５の
うち、要求１０，１３が早くＡＮＤゲート２，３に入力
されたレジスタのみセットされる。第２図は、アクセス
要求１０が早く受けられた場合を示している。このよう
にしてレジスタ４あるいは５がセットされると、前記位
相差を利用して、信号１６，１７によつてそれぞれ、Ａ
ＮＤゲート３，２を閉じ、末だセットされてない他方の
要求１３あるいは１０を禁止する。また、選択信号１４
、あるいは１５によつて選択回路８を開いて、ＢＰＵか
らアドレス１８、あるいはリフレッシュ・アドレス１９
を選択してアドレスレジスタ９にセットする。従つて、
本例の記憶装置においては、第２図に示すように、アク
セス要求１０を受信してから選択信号１４を選択回路８
に入力するまでＢＰＵかのアドレス１８をアドレスレジ
スタ９にセットできないことになる。また、第３図は、
従来の記憶装置における選択回路の別な一例を示す。
要求１３は１８０度の位相差をもつものでレジスタ４，
５が同時にセットされることはなく、レジスタ４，５の
うち、要求１０，１３が早くＡＮＤゲート２，３に入力
されたレジスタのみセットされる。第２図は、アクセス
要求１０が早く受けられた場合を示している。このよう
にしてレジスタ４あるいは５がセットされると、前記位
相差を利用して、信号１６，１７によつてそれぞれ、Ａ
ＮＤゲート３，２を閉じ、末だセットされてない他方の
要求１３あるいは１０を禁止する。また、選択信号１４
、あるいは１５によつて選択回路８を開いて、ＢＰＵか
らアドレス１８、あるいはリフレッシュ・アドレス１９
を選択してアドレスレジスタ９にセットする。従つて、
本例の記憶装置においては、第２図に示すように、アク
セス要求１０を受信してから選択信号１４を選択回路８
に入力するまでＢＰＵかのアドレス１８をアドレスレジ
スタ９にセットできないことになる。また、第３図は、
従来の記憶装置における選択回路の別な一例を示す。
第３図では、アクセス源として２台のＳＣＵを持つた場
合を想定している。ここで、２台のＳＣＵを区別するた
め一方をＳＣＵＡ，．ＳＣＵＢと名付ける。また、ＳＣ
ＵＡとＳＣＵＢから記憶装置に発行されるアクセス要求
は、ＳＣＵＡ，．ＳＣＵＢ内のアクセス制御回路（図示
せず）によつて、同時に発行されないようにＳＣＵＡ．
．ＳＣＵＢ間で順序付けられ、さらに、使用中の記憶装
置に対しては、記憶装置が未使用になるまで、ＳＣＵＡ
．．ＳＣＵＢ内に保留するように制御している場合を想
定している。第４図は、第３図のタイムチャートを示し
ている。図中、４０と４１はそれぞれ、ＳＣＵＡ，．Ｓ
ＣＵＢのアクセス要求を一時保留するレジスタ、４２は
０Ｒゲート、４３はＡＮＤゲート、４４と４５はそれぞ
れ、ＳＣＵべＳＣＵＢからのアクセス要求、４６と４７
はそれぞれ、ＳＣＵＡ．．ＳＣＵ曜択信号、４８と４９
はそれぞれ、ＳＣＵＡ，ＳＣＵＢからのアドレスを示す
。
合を想定している。ここで、２台のＳＣＵを区別するた
め一方をＳＣＵＡ，．ＳＣＵＢと名付ける。また、ＳＣ
ＵＡとＳＣＵＢから記憶装置に発行されるアクセス要求
は、ＳＣＵＡ，．ＳＣＵＢ内のアクセス制御回路（図示
せず）によつて、同時に発行されないようにＳＣＵＡ．
．ＳＣＵＢ間で順序付けられ、さらに、使用中の記憶装
置に対しては、記憶装置が未使用になるまで、ＳＣＵＡ
．．ＳＣＵＢ内に保留するように制御している場合を想
定している。第４図は、第３図のタイムチャートを示し
ている。図中、４０と４１はそれぞれ、ＳＣＵＡ，．Ｓ
ＣＵＢのアクセス要求を一時保留するレジスタ、４２は
０Ｒゲート、４３はＡＮＤゲート、４４と４５はそれぞ
れ、ＳＣＵべＳＣＵＢからのアクセス要求、４６と４７
はそれぞれ、ＳＣＵＡ．．ＳＣＵ曜択信号、４８と４９
はそれぞれ、ＳＣＵＡ，ＳＣＵＢからのアドレスを示す
。
第３図において、ＳＣＵＡアクセス要求４４あるいはＳ
ＣＵＢアクセス要求４５が送られてくると、クロックＴ
２でレジスタ４０，４１にセットされる。もちろんＳＣ
ＵＡとＳＣＵＢは同時にアクセス要求４４と４５を発行
しないように制御しているので、レジスタ４０，４１が
同時にセットされることはなく、レジスタ４０，４１の
うちアクセス要求４４、あるいは４５が発行されたレジ
スタのみセットされる。第４図は、ＳＣＵＡアクセス要
求４４が発行された場合を示している。レジスタ４０あ
るいは４１がセットされると、選択信号４６あるいは４
７によつて選択回路８を開いて、ＳＣＵＡからのアドレ
ス４８、あるいはＳＣ［ＪＢからのアドレス４９を選択
して選択回路出力２０をアドレスレジスタ９に入力する
。またこのとき、選択的信号４６，４７によつて０Ｒゲ
ート４２が開くので、選択回路出力２０はクロックＴ３
でアドレスレジスタ９にセットされる。なお、次にクロ
ックＴ２が出力されると、このときはすでにアクセス要
求４４、あるいは４５が“゜０゛になつているので、選
択信号４６，４７も“゜０゛となり、０Ｒゲート４２は
閉じてアドレスレジスタ９の更新は禁止される。従つて
、本例の記憶装置においては、第４図に示すように、ア
クセス要求４４がレジスタ４０にセットされるクロック
Ｔ２からアドレス４８がアドレスレジスタ９にセットさ
れるクロックＴ３の間、アドレス４８を受信できないこ
とになる。このように、従来の方式では、メモリ要求に
付髄するアドレスなどの入力信号の選択は、メモリ要求
を受信した後に、どちらのメモリ要求を選択したかによ
つて制御している。このため、メモリ要求に付髄するア
ドレスなどの入力信号の取込みが遅れ、アクセスタイム
の増大の原因となつていた。すなわち、第１図の例では
、アクセス要求１０を受信してから選択信号１４を選択
回路８に入力するまでの時間、第３図の例ではＴ２から
Ｔ３の間、アクセスタイムの無駄が生ずる。また、第３
図の例では、ＳＣＵからアクセス要求４４，４５とアド
レス４８，４９とを同位相で転送した場合、選択信号４
６，４７が発生するまでの間、選択回路８が開かず、ア
ドレス４８，４９を受けるための時間が短くなるため、
アドレスレジスタ９への入力２０はアクセス要求４４，
４５よりも幅が狭くなり、ＳＣＵから記憶装置への転送
時のタイミングマージンを全体的に狭めてしまう問題も
あつた。本発明は、複数個のアクセス要求源からのアク
セス要求信号を１つだけ受付けるようにしたアクセス要
求選択回路において、アクセス要求に付髄するアドレス
信号などの入力信号の取込みの遅れを小さくし、結果的
にアクセスタイムを短かくすることを目的とするもので
ある。
ＣＵＢアクセス要求４５が送られてくると、クロックＴ
２でレジスタ４０，４１にセットされる。もちろんＳＣ
ＵＡとＳＣＵＢは同時にアクセス要求４４と４５を発行
しないように制御しているので、レジスタ４０，４１が
同時にセットされることはなく、レジスタ４０，４１の
うちアクセス要求４４、あるいは４５が発行されたレジ
スタのみセットされる。第４図は、ＳＣＵＡアクセス要
求４４が発行された場合を示している。レジスタ４０あ
るいは４１がセットされると、選択信号４６あるいは４
７によつて選択回路８を開いて、ＳＣＵＡからのアドレ
ス４８、あるいはＳＣ［ＪＢからのアドレス４９を選択
して選択回路出力２０をアドレスレジスタ９に入力する
。またこのとき、選択的信号４６，４７によつて０Ｒゲ
ート４２が開くので、選択回路出力２０はクロックＴ３
でアドレスレジスタ９にセットされる。なお、次にクロ
ックＴ２が出力されると、このときはすでにアクセス要
求４４、あるいは４５が“゜０゛になつているので、選
択信号４６，４７も“゜０゛となり、０Ｒゲート４２は
閉じてアドレスレジスタ９の更新は禁止される。従つて
、本例の記憶装置においては、第４図に示すように、ア
クセス要求４４がレジスタ４０にセットされるクロック
Ｔ２からアドレス４８がアドレスレジスタ９にセットさ
れるクロックＴ３の間、アドレス４８を受信できないこ
とになる。このように、従来の方式では、メモリ要求に
付髄するアドレスなどの入力信号の選択は、メモリ要求
を受信した後に、どちらのメモリ要求を選択したかによ
つて制御している。このため、メモリ要求に付髄するア
ドレスなどの入力信号の取込みが遅れ、アクセスタイム
の増大の原因となつていた。すなわち、第１図の例では
、アクセス要求１０を受信してから選択信号１４を選択
回路８に入力するまでの時間、第３図の例ではＴ２から
Ｔ３の間、アクセスタイムの無駄が生ずる。また、第３
図の例では、ＳＣＵからアクセス要求４４，４５とアド
レス４８，４９とを同位相で転送した場合、選択信号４
６，４７が発生するまでの間、選択回路８が開かず、ア
ドレス４８，４９を受けるための時間が短くなるため、
アドレスレジスタ９への入力２０はアクセス要求４４，
４５よりも幅が狭くなり、ＳＣＵから記憶装置への転送
時のタイミングマージンを全体的に狭めてしまう問題も
あつた。本発明は、複数個のアクセス要求源からのアク
セス要求信号を１つだけ受付けるようにしたアクセス要
求選択回路において、アクセス要求に付髄するアドレス
信号などの入力信号の取込みの遅れを小さくし、結果的
にアクセスタイムを短かくすることを目的とするもので
ある。
本発明は、複数のアクセス要求源の各々から発生するア
クセス要求信号の中から１つのアクセス要求信号だけを
選択的に受付けるようにしたアクセス要求選択回路にお
いて、前記複数のアクセス要求源の各々にそれぞれ別々
の周期的な時間帯を割当てる時間帯割当回路と、前記期
間帯において対応するアクセス要求源からアクセス要求
信号が与えられたら当該アクセス要求信号を取込み第１
の信号取込回路であつて前記時間帯割当回路に接続され
ているものと、当該第１信号取込回路で取込まれたアク
セス要求信号を出力したアクセス要求源から前記アクセ
ス要求信号に付髄する信号を前記第１信号取込回路の取
込動作とは独立して取込む第２の信号取込回路であつて
前記時間帯割当回路に接続されているものとを設けたも
のである。
クセス要求信号の中から１つのアクセス要求信号だけを
選択的に受付けるようにしたアクセス要求選択回路にお
いて、前記複数のアクセス要求源の各々にそれぞれ別々
の周期的な時間帯を割当てる時間帯割当回路と、前記期
間帯において対応するアクセス要求源からアクセス要求
信号が与えられたら当該アクセス要求信号を取込み第１
の信号取込回路であつて前記時間帯割当回路に接続され
ているものと、当該第１信号取込回路で取込まれたアク
セス要求信号を出力したアクセス要求源から前記アクセ
ス要求信号に付髄する信号を前記第１信号取込回路の取
込動作とは独立して取込む第２の信号取込回路であつて
前記時間帯割当回路に接続されているものとを設けたも
のである。
第５図は第１図を改良した例、第６図はそのタイムチャ
ートである。図中、２２はＮＯＲ／０Ｒゲート、２３は
遅延回路、２４は排他的論理和ゲート、２５は０Ｒゲー
ト、２６はＡＮＤゲート、２７と２８はそれぞれＢＰＵ
ｌリフレッシュ選択信号、２９はタイミング信号、３０
はタイミング信号２９の禁止信号、３１はアドレスレジ
スタ９トリガ信号である。
ートである。図中、２２はＮＯＲ／０Ｒゲート、２３は
遅延回路、２４は排他的論理和ゲート、２５は０Ｒゲー
ト、２６はＡＮＤゲート、２７と２８はそれぞれＢＰＵ
ｌリフレッシュ選択信号、２９はタイミング信号、３０
はタイミング信号２９の禁止信号、３１はアドレスレジ
スタ９トリガ信号である。
第５図において、アクセス要求１０、あるいは同期化さ
れたリフレッシュ動要求１３が発生してから、信号１６
，１７によつてそれぞれ、ＡＮＤゲート３，２が閉じら
れ、末だセットされていない他方の要求１３あるいは１
０を禁止する動作は第１図と同じである。しかし、第１
図では信号１４あるいは１５によつて選択回路８を開い
ているのに対し、第５図ではアクセス要求１０、リフレ
ッシュ要求１３の発生とは関係なく、クロック１１によ
つてＮＯＲ／０Ｒゲート２２を介して常時発生させてい
る選択信号２７，２８ｔこよつて選択回路８を開く。す
なわち、第６図で示したアクセス要求１０が送られてく
る印の時間には選択信号２７を、同期化されたリフレッ
シュ要求１３が発生するΔ印の時間には選択信号２８を
、クロック１１によつてあらかじめ発生させておく。ま
た、アクセス要求１０あるいはリフレッシュ要求１３の
受信と関係なく選択回路８を介してアクセスアドレス１
８あるいはリフレッシュアドレス１９を受信可能とする
ため、クロック１１を基にしてタイミング信号２９が作
られる。すなわちタイミング信号２９は、クロック１１
とそれを遅延回路２３を通した出力とを排他的論理和ゲ
ート２４に入力して得られ、印、Δ印の双方のタイミン
グで常時ゲート２６を開く。タイミング信号２９のパル
・ス幅は遅延回路２３の遅延時間と等しい。また、アク
セス要求１０あるいはリフレッシュ要求１３を受信した
時、同時に選択回路８を介して受信していたアドレス１
８あるいはリフレッシュ・アドレス１９をアドレスレジ
スタ９に保持するため、信号１４，１５からＮＯＲゲー
ト２５を介してタイミング信号２９の禁止信号３０を発
生させＡＮＤゲート２６を閉じる。そこでいま、第６図
に示したように、アクセス要求１０が選ばれる場合を考
えると、アクセス要求１０が発生したときノＢＰＵの選
択信号２７が゜゜０゛になつているので、選択回路８は
ＢＰＵからのアドレス１８を選択し、選択回路８の出力
２０もアドレス１８が伝つている。そして、アクセス要
求１０がレジスタ４にセットされるのと同時に、選択回
路８の出力２０もトリガ信号３１によつてアドレスＡＮ
Ｄゲート９にセットされる。また、ＡＮＤゲート４がセ
ットされると、信号１４によつてタイミング信号２９の
禁止信号３０が゜゜１゛となつてトリガ信号３１が以降
゜゜０゛となるので、アドレスＡＮＤゲート９の更新が
禁止され、アドレス１８がアドレスＡＮＤゲート９に保
持される。従つて、本例の記憶装置においては、第６図
に示すようにアクセス要求１０と同時に、ＢＰＵからの
アドレス１８をアドレスレジスタ９にセットできる。第
９図は本発明に基づく回路の図、第７図は第９図の回路
に接続される回路の図、第１０図及び第８図はそれぞれ
第９図、第７図のタイムチャートである。第７図、第８
図において、５０はＮＯＲ／０Ｒゲート、５１，５２，
５３はレジスタ、５４はインバータ、５５はクロック、
５６と５７はそれぞれＳＣＵＡ，．ＳＣＵＢ選択信号、
５８は０Ｒゲート４２の出力、５９はトリガ禁止信号、
６０はトリガ信号である。また、第９図、第１０図にお
いて、７０はオシレータ、７１，７４，８１，８４はＡ
ＮＤゲート、７２，７３，７５，８２，８３，８５はレ
ジスタ、７６，８６はクロック、７７と８７はそれぞれ
ＡＮＤゲート７１，８１の出力、７８と８８はそれぞれ
ＳＣＵＡ，ＳＣＵＢのビジー信号である。なお、第７，
９図において、ＴＯ−Ｔ３は第９図の０ＳＣ７０から作
られるクロックで、ＴＯは第８図の５５に示す通りの信
号であり、Ｔ１〜Ｔ３はそれぞれ第８図、１０図の上側
に目盛つたＴ１〜Ｔ３に同期して出力される信号である
。第９図において、ＳＣＵＡ（５ＳＣＵＢはそれぞれ１
８０度の位相差をもつたクロック７６，８６によつてレ
ジスタ７２，８２をセットして、アクセス要求４４，４
５を発行する。すなわち、この１８０度の位相差を利用
して相互にビジー信号７８，８８を交換して他ＳＣＯが
記憶装置を使用中でないことを確認してからアクセス要
求４４，４５を発行する。従つて、ＳＣＵＡとＳＣＵＢ
のアクセス要求４４と４５は、第１０図に示すように、
アクセス要求４４は図中印の時間、アクセス要求４５は
Δ印の時間に発行され、これらは相互に１８０度の位相
差を持つ。また、記憶装置が未使用でアクセス可能な場
合には、レジスタ７２，８２をセットするだけでなく、
ＡＮＤゲート７１，８１の出力７７，８７によつてレジ
スタ７５，８５にアドレスをセットして、記憶装置に送
るアドレス４８，４９を更新する。第１０図では、ＳＣ
ＵＡのアクセス要求４４が発行された場合を示す。第７
図において、アクセス要求４４、あるいは４５が送られ
てきてから、クロックＴ２でレジスタ４０，４１にセッ
トされるまでの動作は第３図と同じである。しかし、第
３図では信号４６あるいは４７によつて選択回路８を開
いているのに対し、第７図ではアクセス要求４４，４５
の発生とは関係なく、第９図のオシレータ７０から送ら
れているクロック５５によつてＮＯＲ／０Ｒゲート５０
、レジスタ５１，５２を介して常時発行している選択信
号５６，５７によつて選択回路８を開く。すなわち、第
８図で示したアクセス要求４４が送られてくる印の時間
には選択信号５６を、アクセス要求４５が送られてくる
Δ印の時間には選択信号５７を、クロック５５によつて
あらかじめ発生させておく。また、信号４０と４１が共
にリセットされているときは、トリガ禁止信号５９を゛
０゛にしてレジスタ４０，４１、アドレスレジスタ９の
トリガ信号６０をクロックＴ２で常時発生させ、アクセ
ス要求４４あるいは４５を受信し、レジスタ４０あるい
は４１がセットされたときか、信号４６，４７によつて
０Ｒゲート４２、信号５３、インバータ５４を介してト
リガ禁止信号を゜“１゛にしてＡＮＤゲート４３を閉じ
、トリガ信号６０を以降゜゜０゛にしてアドレスレジス
タ９の更新を禁止して、アクセス要求４４，４５の受信
と同時に選択回路８を介して受信、アドレスレジスタ９
にセットしていたアドレス４８あるいは４９を保持する
。従つて、本例の記憶装置においては、第８図に示すよ
うにＳＣＵＡのアクセス要求４４と同時にクロックＴ２
で、ＳＣＵＡからのアドレス４８をアドレスレジスタ９
にセットできる。またＳＣＵからアクセス要求４４，４
５とアドレス４８，４９とを同位相で転送しても、選択
信号５６，５７を前もつて発行できるので、第３図のよ
うにアドレス４８，４９がけずられることはなく、転送
時のタイミングマージンも広くなる。なお、実施例では
アクセス要求に付髄して送られる入力としてアドレスの
みを示したが、動作モードの指定信号やストアデータな
どアクセス要求とともに記憶装置に送られてくる入力全
てに対し適用可能である。また、アクセス源が３以上の
場合でも、例えば第１１図のように、各アクセス源から
のアクセス要求に割り当てられるクロックの位相差が１
２０度とする即ち、特間隔で３つの要求を順にスキャン
すれば３アクセス源に対しても適用可能であり、それ以
上の場合も同様である。さらに、アクセス源によつてア
クセス要求受信瀕度に差がある場合には、アクセス要求
のスキャンに周期性さえ持たせれば、例えば第１２図の
ような順位を適用することもできる。第１２図ではアク
セス要求Ａが２回につきアクセス要求Ｂ，Ｃがそれぞれ
１ずつ発生される。以上のように、本発明によれば、複
数のメモリ要求源の各々から発生するメモリ要求の中か
ら、メモリ要求に付髄するアドレスなどの入力信号の取
込み遅れを小さくしたうえで１つだけ選択的に受付けら
れるようになり、記憶装置のアクセスタイムを短かくす
ることができる。
れたリフレッシュ動要求１３が発生してから、信号１６
，１７によつてそれぞれ、ＡＮＤゲート３，２が閉じら
れ、末だセットされていない他方の要求１３あるいは１
０を禁止する動作は第１図と同じである。しかし、第１
図では信号１４あるいは１５によつて選択回路８を開い
ているのに対し、第５図ではアクセス要求１０、リフレ
ッシュ要求１３の発生とは関係なく、クロック１１によ
つてＮＯＲ／０Ｒゲート２２を介して常時発生させてい
る選択信号２７，２８ｔこよつて選択回路８を開く。す
なわち、第６図で示したアクセス要求１０が送られてく
る印の時間には選択信号２７を、同期化されたリフレッ
シュ要求１３が発生するΔ印の時間には選択信号２８を
、クロック１１によつてあらかじめ発生させておく。ま
た、アクセス要求１０あるいはリフレッシュ要求１３の
受信と関係なく選択回路８を介してアクセスアドレス１
８あるいはリフレッシュアドレス１９を受信可能とする
ため、クロック１１を基にしてタイミング信号２９が作
られる。すなわちタイミング信号２９は、クロック１１
とそれを遅延回路２３を通した出力とを排他的論理和ゲ
ート２４に入力して得られ、印、Δ印の双方のタイミン
グで常時ゲート２６を開く。タイミング信号２９のパル
・ス幅は遅延回路２３の遅延時間と等しい。また、アク
セス要求１０あるいはリフレッシュ要求１３を受信した
時、同時に選択回路８を介して受信していたアドレス１
８あるいはリフレッシュ・アドレス１９をアドレスレジ
スタ９に保持するため、信号１４，１５からＮＯＲゲー
ト２５を介してタイミング信号２９の禁止信号３０を発
生させＡＮＤゲート２６を閉じる。そこでいま、第６図
に示したように、アクセス要求１０が選ばれる場合を考
えると、アクセス要求１０が発生したときノＢＰＵの選
択信号２７が゜゜０゛になつているので、選択回路８は
ＢＰＵからのアドレス１８を選択し、選択回路８の出力
２０もアドレス１８が伝つている。そして、アクセス要
求１０がレジスタ４にセットされるのと同時に、選択回
路８の出力２０もトリガ信号３１によつてアドレスＡＮ
Ｄゲート９にセットされる。また、ＡＮＤゲート４がセ
ットされると、信号１４によつてタイミング信号２９の
禁止信号３０が゜゜１゛となつてトリガ信号３１が以降
゜゜０゛となるので、アドレスＡＮＤゲート９の更新が
禁止され、アドレス１８がアドレスＡＮＤゲート９に保
持される。従つて、本例の記憶装置においては、第６図
に示すようにアクセス要求１０と同時に、ＢＰＵからの
アドレス１８をアドレスレジスタ９にセットできる。第
９図は本発明に基づく回路の図、第７図は第９図の回路
に接続される回路の図、第１０図及び第８図はそれぞれ
第９図、第７図のタイムチャートである。第７図、第８
図において、５０はＮＯＲ／０Ｒゲート、５１，５２，
５３はレジスタ、５４はインバータ、５５はクロック、
５６と５７はそれぞれＳＣＵＡ，．ＳＣＵＢ選択信号、
５８は０Ｒゲート４２の出力、５９はトリガ禁止信号、
６０はトリガ信号である。また、第９図、第１０図にお
いて、７０はオシレータ、７１，７４，８１，８４はＡ
ＮＤゲート、７２，７３，７５，８２，８３，８５はレ
ジスタ、７６，８６はクロック、７７と８７はそれぞれ
ＡＮＤゲート７１，８１の出力、７８と８８はそれぞれ
ＳＣＵＡ，ＳＣＵＢのビジー信号である。なお、第７，
９図において、ＴＯ−Ｔ３は第９図の０ＳＣ７０から作
られるクロックで、ＴＯは第８図の５５に示す通りの信
号であり、Ｔ１〜Ｔ３はそれぞれ第８図、１０図の上側
に目盛つたＴ１〜Ｔ３に同期して出力される信号である
。第９図において、ＳＣＵＡ（５ＳＣＵＢはそれぞれ１
８０度の位相差をもつたクロック７６，８６によつてレ
ジスタ７２，８２をセットして、アクセス要求４４，４
５を発行する。すなわち、この１８０度の位相差を利用
して相互にビジー信号７８，８８を交換して他ＳＣＯが
記憶装置を使用中でないことを確認してからアクセス要
求４４，４５を発行する。従つて、ＳＣＵＡとＳＣＵＢ
のアクセス要求４４と４５は、第１０図に示すように、
アクセス要求４４は図中印の時間、アクセス要求４５は
Δ印の時間に発行され、これらは相互に１８０度の位相
差を持つ。また、記憶装置が未使用でアクセス可能な場
合には、レジスタ７２，８２をセットするだけでなく、
ＡＮＤゲート７１，８１の出力７７，８７によつてレジ
スタ７５，８５にアドレスをセットして、記憶装置に送
るアドレス４８，４９を更新する。第１０図では、ＳＣ
ＵＡのアクセス要求４４が発行された場合を示す。第７
図において、アクセス要求４４、あるいは４５が送られ
てきてから、クロックＴ２でレジスタ４０，４１にセッ
トされるまでの動作は第３図と同じである。しかし、第
３図では信号４６あるいは４７によつて選択回路８を開
いているのに対し、第７図ではアクセス要求４４，４５
の発生とは関係なく、第９図のオシレータ７０から送ら
れているクロック５５によつてＮＯＲ／０Ｒゲート５０
、レジスタ５１，５２を介して常時発行している選択信
号５６，５７によつて選択回路８を開く。すなわち、第
８図で示したアクセス要求４４が送られてくる印の時間
には選択信号５６を、アクセス要求４５が送られてくる
Δ印の時間には選択信号５７を、クロック５５によつて
あらかじめ発生させておく。また、信号４０と４１が共
にリセットされているときは、トリガ禁止信号５９を゛
０゛にしてレジスタ４０，４１、アドレスレジスタ９の
トリガ信号６０をクロックＴ２で常時発生させ、アクセ
ス要求４４あるいは４５を受信し、レジスタ４０あるい
は４１がセットされたときか、信号４６，４７によつて
０Ｒゲート４２、信号５３、インバータ５４を介してト
リガ禁止信号を゜“１゛にしてＡＮＤゲート４３を閉じ
、トリガ信号６０を以降゜゜０゛にしてアドレスレジス
タ９の更新を禁止して、アクセス要求４４，４５の受信
と同時に選択回路８を介して受信、アドレスレジスタ９
にセットしていたアドレス４８あるいは４９を保持する
。従つて、本例の記憶装置においては、第８図に示すよ
うにＳＣＵＡのアクセス要求４４と同時にクロックＴ２
で、ＳＣＵＡからのアドレス４８をアドレスレジスタ９
にセットできる。またＳＣＵからアクセス要求４４，４
５とアドレス４８，４９とを同位相で転送しても、選択
信号５６，５７を前もつて発行できるので、第３図のよ
うにアドレス４８，４９がけずられることはなく、転送
時のタイミングマージンも広くなる。なお、実施例では
アクセス要求に付髄して送られる入力としてアドレスの
みを示したが、動作モードの指定信号やストアデータな
どアクセス要求とともに記憶装置に送られてくる入力全
てに対し適用可能である。また、アクセス源が３以上の
場合でも、例えば第１１図のように、各アクセス源から
のアクセス要求に割り当てられるクロックの位相差が１
２０度とする即ち、特間隔で３つの要求を順にスキャン
すれば３アクセス源に対しても適用可能であり、それ以
上の場合も同様である。さらに、アクセス源によつてア
クセス要求受信瀕度に差がある場合には、アクセス要求
のスキャンに周期性さえ持たせれば、例えば第１２図の
ような順位を適用することもできる。第１２図ではアク
セス要求Ａが２回につきアクセス要求Ｂ，Ｃがそれぞれ
１ずつ発生される。以上のように、本発明によれば、複
数のメモリ要求源の各々から発生するメモリ要求の中か
ら、メモリ要求に付髄するアドレスなどの入力信号の取
込み遅れを小さくしたうえで１つだけ選択的に受付けら
れるようになり、記憶装置のアクセスタイムを短かくす
ることができる。
第１図：従来の記憶装置の例を示す図、第２図：第１図
のタイムチャート、第３図：従来の記憶装置の別な例を
示す図、第４図：第３図のタイムチャート、第５図：第
１図の改良例を示す図、第６図：第５図のタイムチャー
ト、第７図：第９図の回路に接続される回路の図、第８
図：第７図のタイムチャート、第９図：本発明に基づく
回路の図、第１０図：第９図のタイムチャート、第１１
図：本発明のアクセス発行順位の例を示す図、第１２図
：本発明のアクセス発行順位の別な例を示す図、１・・
・・・同期化回路、２・・・・・・ＡＮＤゲート、３・
・・・・・ＡＮＤゲート、４・・・・・ルジスタ、５・
・・・・ルジスタ、６・・・・・・インバータ、７・・
・・・・インバータ、８・・・・・・選択回路、９・・
・・・アドレスレジスタ、１０・・ＢＰＵアクセス要求
、１１・・・・・同期化クロック、１２・・・・・リフ
レッシュ要求、１３・・・・同期化回路１出力、１４・
・・・・・レジスタ４出力、１５・・・・・ルジスタ５
出力、１６・・・・・・レジスタ４出力否定信号、１７
・・・・・・レジスタ５出力否定信号、１８・・・ＢＰ
Ｕアドレス、１９・・・・・・リフレッシュ●アドレス
、２０・・・・・選択回路８出力、２１・ ・・アドレ
スレジスタ９出力、２２・・・・・・ＮＯＲ／０Ｒゲー
ト、２３・・・・・・遅延回路、２４・・・・・・排他
的論理和ゲート、２５・・・・・・ＮＯＲゲート、２６
・・・・・・ＡＮＤゲート、２７・・・・・・ＢＰＵ選
択信号、２８・・・・・・リフレッシュ選択信号、２９
・・・・タイミング、３０・・・・・タイミング２９禁
止信号、３１・・・・・アドレスレジスタ９トリガ信号
。
のタイムチャート、第３図：従来の記憶装置の別な例を
示す図、第４図：第３図のタイムチャート、第５図：第
１図の改良例を示す図、第６図：第５図のタイムチャー
ト、第７図：第９図の回路に接続される回路の図、第８
図：第７図のタイムチャート、第９図：本発明に基づく
回路の図、第１０図：第９図のタイムチャート、第１１
図：本発明のアクセス発行順位の例を示す図、第１２図
：本発明のアクセス発行順位の別な例を示す図、１・・
・・・同期化回路、２・・・・・・ＡＮＤゲート、３・
・・・・・ＡＮＤゲート、４・・・・・ルジスタ、５・
・・・・ルジスタ、６・・・・・・インバータ、７・・
・・・・インバータ、８・・・・・・選択回路、９・・
・・・アドレスレジスタ、１０・・ＢＰＵアクセス要求
、１１・・・・・同期化クロック、１２・・・・・リフ
レッシュ要求、１３・・・・同期化回路１出力、１４・
・・・・・レジスタ４出力、１５・・・・・ルジスタ５
出力、１６・・・・・・レジスタ４出力否定信号、１７
・・・・・・レジスタ５出力否定信号、１８・・・ＢＰ
Ｕアドレス、１９・・・・・・リフレッシュ●アドレス
、２０・・・・・選択回路８出力、２１・ ・・アドレ
スレジスタ９出力、２２・・・・・・ＮＯＲ／０Ｒゲー
ト、２３・・・・・・遅延回路、２４・・・・・・排他
的論理和ゲート、２５・・・・・・ＮＯＲゲート、２６
・・・・・・ＡＮＤゲート、２７・・・・・・ＢＰＵ選
択信号、２８・・・・・・リフレッシュ選択信号、２９
・・・・タイミング、３０・・・・・タイミング２９禁
止信号、３１・・・・・アドレスレジスタ９トリガ信号
。
Claims (1)
- １ 複数のアクセス要求源の各々から発生するアクセス
要求信号の中から１つのアクセス要求信号だけを選択的
に受付けるようにしたアクセス要求選択回路において、
前記複数のアクセス要求源の各々にそれぞれ別々の周期
的な時間帯を割当てる時間帯割当回路と、前記時間帯に
おいて対応するアクセス要求源からアクセス要求信号が
与えられた当該アクセス要求信号を取込む第１の信号取
込回路であつて前記時間帯割当回路に接続されているも
のと、前記時間帯において対応するアクセス要求源から
前記アクセス要求信号に付髄するアドレス信号が与えら
れたら当該アドレス信号を取込む第２の信号取込回路で
あつて前記時間帯割当回路に接続されているものを有し
、前記第１及び第２信号取込回路はそれぞれ前記アクセ
ス要求信号、前記アドレス信号を並行して取込むことを
特徴とするアクセス要求選択回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54152086A JPS6046461B2 (ja) | 1979-11-26 | 1979-11-26 | アクセス要求選択回路 |
| US06/210,172 US4459688A (en) | 1979-11-26 | 1980-11-25 | Access request selecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54152086A JPS6046461B2 (ja) | 1979-11-26 | 1979-11-26 | アクセス要求選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5674762A JPS5674762A (en) | 1981-06-20 |
| JPS6046461B2 true JPS6046461B2 (ja) | 1985-10-16 |
Family
ID=15532733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54152086A Expired JPS6046461B2 (ja) | 1979-11-26 | 1979-11-26 | アクセス要求選択回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4459688A (ja) |
| JP (1) | JPS6046461B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8430004D0 (en) * | 1984-11-28 | 1985-01-09 | Plessey Co Plc | Microprocessor interface device |
| US5471607A (en) * | 1993-04-22 | 1995-11-28 | Analog Devices, Inc. | Multi-phase multi-access pipeline memory system |
| US20030168368A1 (en) * | 2002-01-31 | 2003-09-11 | Terrell Michael A. | Roll product shipping, storage, and display carton |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810129A (en) * | 1972-10-19 | 1974-05-07 | Ibm | Memory system restoration |
-
1979
- 1979-11-26 JP JP54152086A patent/JPS6046461B2/ja not_active Expired
-
1980
- 1980-11-25 US US06/210,172 patent/US4459688A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5674762A (en) | 1981-06-20 |
| US4459688A (en) | 1984-07-10 |
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