JPH0754825B2 - 部分的誘電体分離半導体装置 - Google Patents

部分的誘電体分離半導体装置

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JPH0754825B2
JPH0754825B2 JP62500062A JP50006287A JPH0754825B2 JP H0754825 B2 JPH0754825 B2 JP H0754825B2 JP 62500062 A JP62500062 A JP 62500062A JP 50006287 A JP50006287 A JP 50006287A JP H0754825 B2 JPH0754825 B2 JP H0754825B2
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Description

【発明の詳細な説明】 発明の背景 技術分野 本発明は一般的には半導体装置（device）の構造および
その製造方法に関し、特に部分的誘電体分離（dielectr
ically isolated）セルフアライン半導体装置の構造お
よびその製造方法に関する。
背景技術 半導体装置が小型になり、かつより密集して共通基板上
にパック（pack）されるにつれて、接合分離領域に関連
した寄生漏れ電流および寄生容量が装置および回路性能
にますます悪影響を及ぼすことになった。したがって、
誘電体分離装置に対する大きな要求がある。
従来技術においては、誘電体分離（DIC）装置は、まず
単結晶半導体基板の上面にメッシュ形パターンの溝をエ
ッチング（etching）してその溝の間に単結晶材料のア
イランド（island）を残し、その溝および露出アイラン
ドを誘電体層で被覆し、その誘電体層を厚い多結晶層で
被覆し、さらに単結晶基板を研摩して単結晶材料のアイ
ランドを露出することによって製造された。これによっ
て、各単結晶アイランドが多結晶マトリックスに埋込ま
れた誘電体領域に囲まれた構造が提供された。そして、
個々の装置は個々の単結晶半導体アイランド内に製造で
きた。この装置は低密度集積回路、特にラジエーション
・ハードニングされた（radiation hardened）集積回路
を製造する上では満足できるものであるが、高密度大規
模集積回路には適していないことがわかった。
より最近では、誘電体分離回路は、単結晶基板を取り、
基板表面のずっと下にインプラントされた酸素分布のピ
ークを置くのに十分なエネルギで非常に高い線量（dos
e）の酸素を一面に覆うように（blanket）インプラント
（implant）することによって準備された。インプラン
トされた酸素は薄い埋込み誘電体層を形成する。インプ
ラントされた基板は、その表面とインプラント誘電体層
の間の単結晶半導体領域内の構造的損傷をできるだけ遠
くにアニール（anneal）するように加熱される。
この方法によって高密度回路が製造できるようになった
が、いくつかの重大な欠点が生じた。たとえば、埋込み
絶縁性層（insulating layer）を形成するために必要な
非常に高いインプラント線量のために上にある単結晶領
域にかなりの結晶欠陥が生じる。アニールの後でも、転
移密度はかなり高い。これらの転移によって、装置、回
路性能を低下させる望ましくない寄生漏れ電流が生じ
る。また、MOS装置が埋込み誘電体領域上の単結晶層内
に形成される場合は、従来の埋込み誘電体領域はコンタ
クトの下だけでなくゲート、チャンネル領域の下にも延
びるから、個々の装置にバックゲート・バイアス・コン
タクトを備えるのが極めて困難である。これによって装
置性能を変えるためにボディ効果を用いることが困難ま
たは不可能となる。
こうして、誘電体分離装置を製造する改良された手段、
方法に対する要求が増大している。したがって本発明の
目的は、誘電対分離領域が装置の端子またはコンタクト
部には延びるが能動領域の下には延びない誘電体分離装
置の改良された構造およびそれを製造する方法を提供す
ることである。
本発明の別の目的は、インプラントされた誘電体分離領
域はソースおよびドレイン領域の下には延びるチャンネ
ル領域の下には延びない誘電体分離MOS装置の改良され
た構造、およびそれを製造する方法を提供することであ
る。
本発明の他の目的は、ゲート領域下のインプラント損傷
を避けながら、セルフアラインのソース、ドレインおよ
びゲート領域を与える誘電体分離装置の改良された構造
およびそれを製造する方法を提供することである。
本発明のさらに他の目的は、共通のボディ・コンタクト
が導電性基板を介してMOSチャンネル領域に維持できる
誘電体分離MOS装置の改良された構造およびそれを製造
する方法を提供することである。
本発明のさらに他の目的は、ゲート誘電体および／また
はチャンネル領域が埋込み誘電体分離装置の形成中に直
接インプラント損傷から保護される誘電体分離MOS装置
の改良された構造およびそれを製造する方法を提供する
ことである。
発明の概要 前記および他の目的ならびに利点は、第１表面を有する
単結晶半導体基板、その第１表面の一部上の第１絶縁誘
電体領域（たとえばゲート絶縁体）、第１誘電体領域上
の導電体（たとえば、ゲート電極）、基板内で第１表面
の下で第１の所定距離だけ延び第１の誘電体領域の両側
にある第１、第２の単結晶半導体領域（たとえば、ソー
ス、ドレイン領域）、基板内で第１、第２の単結晶半導
体領域の下にありかつ第１誘電体領域の下にはほとんど
延びない第２の絶縁誘電体領域（たとえば、埋込み絶縁
分離領域）、および基板内で第１表面から第２の誘電体
領域へ延び、第１の誘電体領域から第１、第２の単結晶
半導体領域によって横方向に分離された第３の誘電体領
域（たとえば、横方向分離壁）を備えた本発明によって
達成される。
また、本発明によって、第１表面を有する単結晶半導体
基板を用意すること、第１表面上またはその上方に、第
１の所定の厚さを有しかつ基板の第１領域を覆うが基板
の第２領域を覆わないゲート導電体を形成すること、お
よび基板の第２領域の第１区域に酸素または窒素を約１
×1018イオン/cm2、望ましくは1.7×1018イオン/cm2を
越える線量までインプラントして第２の領域に埋込み誘
電体層を形成することを含み、そのインプラントエネル
ギはイオンが基板に第２の所定深さまで貫通するがゲー
ト導電体を通って基板の第１領域に貫通しない程度のも
のである、半導体装置（たとえば、電界効果トランジス
タ）の製造方法が提供される。第１の表面から埋込み誘
電体層へ延びる横方向絶縁分離壁を形成する工程を含ま
せることが望ましい。これらの横方向絶縁分離壁は埋込
み誘導体層の形成の前から後に形成できる。
本発明の詳細は以下の図面および説明により完全に記載
されている。
図面の簡単な説明 第１図から第４図、第4A図および第５図から第11図は、
本発明による半導体装置の一部の、異なった製造段階、
および異なった実施例の簡単化された概略断面図を示
す。
図面の詳細な説明 説明の目的で、ここでの装置構造および方法は、シリコ
ン酸化物、窒化シリコン誘電体層およびポリシリコン層
を用いたシリコンを基本とした半導体装置の場合につい
て説明する。しかし、当業者は、説明する構造、方法は
他の半導体基板、他の誘電体材料および他の多結晶半導
体層に適用できること、説明する例は理解を助けるため
に提供されたにすぎないのであって、それに限定する趣
旨ではないこと、さらに他の材料も利用できることが理
解できるであろう。
第１図から第11図において、特に断らなければ、誘電体
層、領域はハッチングで示され、多結晶半導体領域は点
描され、単結晶領域、金属層およびマスク層は無地で示
されている。矢印は、たとえば、反応性イオン・エッチ
ングまたはイオン・ミリング（ion millng）のような従
来のインプランテーションおよび／または衝撃エッチン
グ法を示すのに用いられる。マスキング、エッチングお
よびドーピングは技術的に周知の多の手段で実施できる
ことが当業者に理解できるであろう。
第１図から第４図、第4A図および第５図から第11図は、
異なった製造段階の、異なった実施例による本発明の半
導体装置の一部を簡単化された概略断面図で示す。本発
明の装置および方法は順に図面を参照することによって
最もよく理解されるだろう。
第１図において、装置部９はたとえば単結晶シリコンの
基板10からなり、その上には、誘導体層11および12が備
えられている。誘電体層11は、シリコン基板に対して
は、二酸化シリコンでできているのがよい。層11の厚さ
は0.01〜0.08μの範囲が有用である。しかし、それより
大きいか小さい厚さのものを用いることもできる。層12
は0.05〜0.3μの範囲の厚さの窒化シリコンでできてい
るのが望ましい。層12は後の工程で基板10の酸化を局所
的に制御するのに用いられるから、酸素マイグレーショ
ン（移動）を妨害することが重要である。層12はこの酸
化マスキング機能を与えるが基本10を汚染しないものな
らどんな材料でもよい。
層12は任意の好都合な材料のマスク層13（第２図）でカ
バーされる。ホトレジストが典型的な例である。層13
は、穴15が層12、11に連続的にそこを通してエッチされ
る第２図に示された開口を与え、基板10の表面の部分
（portion）を局所的に露出するようパターン形成され
る。層12、11のエッチする手段は技術的にも公知のもの
である。次に、たとえば、矢印14によって示された反応
性イオン・エッチングによって溝15がエッチされる。次
に、溝15は第３図に示されるように、誘導体領域16で充
満される。各誘電体領域16は横方向分離壁として働く。
これは基板10の酸化によって好都合に達成できるが、技
術的に周知の他の手段を用いてもよい。分離壁16が酸化
によって形成される場合は、層12は酸化マスクとして働
き基板10の全体的な酸化を防止する（第３図参照）。誘
電体分離壁16の表面が誘電体層11の表面とほぼ同じレベ
ルになるように溝が充満されるのが望ましいが、これは
不可欠なものではない。
次に分離壁16および誘電体層11は、第４図で示されるよ
うな厚さ60の導電体層17で被覆される。層17はたとえば
多結晶シリコンでできているのが望ましいが、他の導電
材料を用いてもよい。次に説明するように、装置部９の
領域11aはMOSFETのゲート誘電体として好都合に働く。
誘電体層11の厚さ８はゲート絶縁体に対して所望の厚さ
となるように選択されるが、これは不可欠なものではな
い。
第4A図に示した別の実施例に示されるように、緑（edg
e）11bの間の層11の中央部を層17を披着する前に基板10
からはぎ取り、分離壁16の間の中央領域11b−11bに任意
の所望の厚さ７の新しい誘電体層11cを形成してもよ
い。誘電体層部11cは基板10の酸化または任意の他の都
合のよい方法によって形成でき、任意の所望の材料でで
きていてよい。誘電体11の中央部をはぎ取り、新しい誘
電体層11cを形成する手段は技術的に周知のものであり
慣用的なものである。また、第１図から第４図の層11は
省略して層12を直接基板上に配置してもよい。層11と類
似した酸化物または他の誘電体層が他の目的で基板10上
に必要な場合は、層11cと同時に形成できる。しかし、
誘電体層11cは不可欠なものではなく、省略できる。JFE
T、MESFET、およびバイポーラ・トランジスタが誘電体
領域11cのような絶縁体を必要としない装置の例であ
る。第５図から第11図に関するプロセスの説明の残りの
ために、第４図に示された構造を用いるものとする。当
業者は他の構造も同様に用いることができることが理解
できるであろう。
マスク層（図示せず）を層17上に形成して、露出された
部分17aaを残しながら部分17aを被覆または保護する。
次に、部分17aaは除去され、部分17aはほとんど侵害さ
れないで残される、（第５図）。部分17aを侵害しない
まま部分17aaを除くマスク、エッチ法技術的に周知のも
のであり慣用的なものである。部分17a上にほぼ垂直な
側壁を与えるマスク、エッチンウ法を用いるのが望まし
い。反応性イオン・エッチングおよびイオン・ミリング
はほぼ垂直な側壁を形成する方法の例であるが、他の方
法を用いてもよい。
部分17aaの除去に続けて、残りの部分17aおよび基板10
上の誘電体層11の露出表面30は、たとえば、酸素、窒素
またはその混合物のイオン18で、埋込み誘電体層または
領域19を形成するのに十分な線量までインプラントされ
る。インプラント・エネルギは、基板10の表面10f下を
深さ40で埋込み誘電体層19を配置するのに十分な程度で
なければならない。約１×1018イオン/cm2を越える酸
素、窒素またはその化合物の線量が埋込み誘電体領域19
を形成するのに必要である。1.7〜2.2×1018イオン/cm2
の範囲の線量に望ましい。また、約80KeVを越えるエネ
ルギが有用であり、通常は150KeVが有用である。もっと
高いエネルギを用いてもよい。誘電体層11を通して酸素
／窒素インプラントを実施するのがよい。
その線量およびエネルギは、周知の手段を用いて、厚さ
40を有する基板10の部分10bからｃが埋込み誘電体層19
と基板10の表面10fの間に位置するように選択される。
表面酸化物11を通してシリコン基板10にインプラントさ
れた酸素（0+）に対して、インプラント領域または層19
の中心までの範囲41は150KeVで約0.37μである。この距
離は酸化物11をカバーする約0.025μの厚さ50を含む。
線量が上述したレベルを越えて増加すると埋込み誘電体
層19の厚さ51が増加する。インプラント・エネルギが増
加すると、露出表面30からのインプラント誘電体層19の
中心までの距離41が増加する。
インプラント埋込み誘電体層19およびその上にある単結
晶領域10bから10cの質は酸素または窒素インプランテー
ションの後、構造体をアニールすることによって改善さ
れる。アニールすると、酸素または窒素インプラントの
結果として埋込み誘電体層19上の単結晶領域10bからｃ
に生じたインプラント損傷のいくらかは除かれ、また埋
込み誘電体層19が高密度にされる。一般に、いくらかの
インプラント損傷または転移が常に領域10bからｃに残
る。
約1000℃を越える温度でのアニールが望ましく、特に11
00℃を越える温度が望ましく、さらに約1150℃を越える
温度がより望ましい。アニール時間は温度に反比例し、
温度が高くなれば、所定のアニール効果を得るのに必要
な時間は短くてよい。たとえば、1150℃では１〜４時間
のアニール時間がよい。しかし、当業者は、これより長
いまたは短い時間をこれより低いまたは高い温度ととも
に用いることが理解できるであろう。たとえば、約1400
℃で２〜３分のアニールは1100〜1150℃での１〜２時間
のアニールとほぼ同じ効果をもつ。しかし、高温度長時
間のアニールでは、インプラント酸素または窒素は表面
に拡散しやすく、埋込み誘電体層は薄くなることがあ
る。したがって、約30〜60分以上の時間に対する約1400
℃の温度は望ましくない。酸素／窒素インプラントのア
ニールは不活性環境下、たとえばアルゴン下、で実施す
るのがよい。小量の酸素を加えて、酸素／窒素インプラ
ントの間の分散によって腐食された層11の任意の部分の
再成長を簡単に促進できる。
局部導電度が変化するドーパントを基板10にインプラン
トする前に上記アニール工程を実施するのが望ましい。
ドーピングの前い酸素／窒素インプラント損傷をアニー
ルすると、酸素／窒素アニール工程でのドーパントの再
分布が避けられる。しかし、これは不可欠なものではな
い。
イオン18に対しては一面に覆うインプラントを用いるの
が望ましい。一面に覆うイプントが用いられるときは埋
込み誘電体層19が基板10内に形成されると同時に埋込み
誘電体ゾーン17cが領域17aに形成される（第５図参
照）。本発明の目的は、誘電体部11aの下の領域10eおよ
び導電体部分17a内のインプラント損傷を避けることで
あるから、導電体領域17aの厚さ61は導電体17の材料の
インプラント深さ24より大きくなければならない。第５
図に示されるように、導電体部分17a内にインプラント
・イオン18によって形成された誘電体ゾーン17cは高感
度の誘電体領域11aから距離43だけ離れた位置にある。
領域17aの上部区域17bはかなりのインプラント損傷を受
けるけれども、下部区域17dは下にある領域11aおよび10
eをそれらがほとんど直接のインプラント損傷を受けな
いように保護する。
基板10では、領域10bからｃは埋込み誘電体層19の形成
の間にかなりのインプラント損傷を受ける。しかし、基
板10の領域10eはイオン18からのインプラント損傷をほ
とんど受けないだろう。これは、領域10eが酸素／窒素
インプラントの間に導電体区域17aによって保護される
からである。誘電体領域19cおよびインプラント損傷を
受けた領域10cの境界10dは、第５図から第11図に図示さ
れるように、部分17aの縁部の下に幾分延びることがあ
る。これは一部は散乱効果による。しかし、このわずか
な侵入は、領域19cの端部が部分17aの下で実際上の装置
寸法に合致する程度ではなく、領域10eは酸素／窒素イ
ンプラント損傷を受けないままで、また下にある基板10
aに直接結合されたままで残る。
次に、領域17aの部分17bは除去するのがよい。部分17b
は直接エッチング、すなわち部分17bに直接作用するエ
ッチング装置を用いたエッチングによって除去でき、ま
た、領域17cに作用するエッチング装置を用いたリフト
−オフ法によっても除去できる。ディップ（dip）・エ
ッチングが望ましい。酸素／窒素インプラント領域17c
をアニールする前は、領域17cは多孔性で、たとえば同
じ材料、たとえば二酸化シリコン、でできていても誘電
体層11よりは速くエッチされる。こうして、リフト−オ
フ・エッチングはマスク工程なしに、また必要ならばマ
スクを用いてよいけれども、実施できる。
第６図に示されるように、次に、開口21−21を有するマ
スク20は、技術的に公知の従来手段を用いて基板10上の
層11に塗布される。たとえば、矢印22によって示される
反応性イオンエッチングのような従来のエッチング法を
用いて、縁部11e−11eの間の酸化物層11の部分11dが除
去される。誘電体領域17cが適当な位置に残っている場
合はそれも同時に除去される。これによって、導電体領
域17aの部分17dおよびその部分17dの両側の基板10の部
分10cの表面10fが露出される。
次に、部分10cおよび17dは、たとえば、矢印23によって
示されるイオン・インプランテーションによって丁度よ
い具合にドープされる（第７図）。その基板は残りのド
ーパント・インプラント損傷をアニールしそのドーパン
トを活性化するために加熱される。これによって、通
常、領域10c内のドーパントの横方向移動が生じるの
で、基板10の材料とドーパント・イオンによって形成さ
れるPN接合は、導電体領域17aの残りの部分17dの下の位
置10gに位置する（第７図）。誘電体層11の部分11dはイ
オン23による領域10cのインプラント・ドーピングの間
に適所に残してもよい。
第７図に示された装置は好都合にMOSトランジスタの型
式を有している。領域10cはソース、ドレインを形成
し、部分17dはゲート誘電体として働く部分11aをもった
ゲートを形成する。第７図から、ソース−ドレイン領域
10cは基板10から誘電体領域19cによって隔離され、横方
向誘電体分離壁16によって部分10bから隔離される。基
板10の部分10bは同様に、埋込み誘電体層19の誘電体部
分19bによって基板10の共通領域10aから隔離される。
MOS装置のチャンネルは領域10eの接合10gの間に置かれ
る。したがって、基板10の部分10aはチャンネルに対す
るボディまたはバックゲートの接触を形成する。当業者
には容易に理解できるように、ソース−ドレイン領域10
cの下に誘電体分離領域19cおよび領域10cの両側に横方
向に向いている誘電体分離壁16を備えることによって、
MOS装置に関連した寄生漏れ電流および寄生容量が大き
く減少される。これによって、改善された装置および回
路性能が得られる。ソース−ドレイン領域10cは、別の
マスクまたはアライメントの工程がなくともゲート領域
17dと自動的にセルフアラインすることは明らかであろ
う。また、部分17dおよび領域10cは、その間にアライメ
ントを形成する必要がないから、最小の解像可能寸法を
用いることがてきる。これによって、非常に高いパック
密度および大きく改良された回路性能が得られる。
第８図から第11図は本発明の装置構造および製造方法の
別の実施例を示す。特に断りがなければ、第８図から第
10図は第５図から第７図と同様のもので、同じ参照番号
は同じ領域または部分を示すものとする。第８図は、開
口24aを有する厚いマスク層24がイオン18をインプラン
トする前に基板10上の層11に配置されている点において
第５図と異なっている。マスク24はイオン18が基板10に
到達するのを防ぐに十分な厚さでなければならない。開
口24a−24aを有するマスク24は、誘電体分離壁16の横方
向の限度内の任意の位置に配置できるから、ウェーハ上
に事前に存在する像と正確に整列（アライン）する必要
はない。マスク24の目的は、イオン18が誘電体分離壁16
の横方向の外側に埋込み誘電体領域19bを形成するのを
防ぐことである（第５図参照）。これはまた基板10の任
意の他の部分をイオン18から保護するのに用いられる。
マスク24は、酸化物、窒化物、ポリシリコンまたは他の
高融点材料のような高温度材料で都合よく形成すること
ができる。高温度材料が望ましいのは、酸素／窒素イン
プラントの間に発生した高温、たとえば300〜800℃、に
耐えることができるからである。
第９図は、側壁誘電体領域17eが導電体領域17aの部分17
dの両側に形成されていることを除けば第６図と同じで
ある。これは酸化またはその他の技術的に周知の手段に
よって都合よく達成される。側壁誘電体領域17eが形成
された後、マスク層20が塗布され、第６図および第７図
に関して前述したと同じ態様で製造過程が進行する。第
10図は第７図と同様のもので、誘電体側壁17eが部分17d
の側面にあるときの形状を示す。第10図はまた、マスク
20がイオン23による領域10cおよび17dのドーピングの間
にそのまま残される他の任意実施例を示す。この工程に
おけるマスク20の目的は、誘電体分離壁16の横方向にお
ける外側の基板10の部分10bにイオン23がドープするの
を防ぐことである。
部分10cおよび17dのインプラント・ドーピングに続い
て、マスク20は除去され、基板10はドーパント・イオン
23を活性化し、全ての残りのドーピング・インプラント
損傷をアニールするために加熱される。前述したよう
に、これによって、ドープ領域10cと基板10の間に形成
されたPN接合が横方向の内側へ位置10gまでの移動す
る。第７図の装置の場合と同様に、第10図の装置はMOS
トランジスタを好都合に形成する。
第11図はソース・コンタクト26a、ドレイン・コンタク
ト26bおよびゲート・コンタクト26cを有するコンタクト
導電体26が第10図の構造に付加されたときの構造を示
す。第11図の構造は部分10cがソースおよびドレイン
で、部分17dがゲートであるMOSトランジスタを好都合に
形成する。このMOSトランジスタのチャンネル領域は基
板10の部分10eにおける誘電体領域11aの下に形成され
る。誘電体層19の下の基板10の部分10aは上述のように
して形成されたMOSトランジスタに対する一般ボディ効
果またはバックゲート・コンタクトを与える。第５図か
ら第７図の装置に関して説明したように、部分17aは、
能動装置動作が生じる領域10eを、埋込み誘電体層19を
形成し、領域10cをドープするのに用いられるイオン18
およびイオン23による損傷から保護する。これは大きな
利点であり、装置動作を大きく改善する。
発明された装置構造および方法は、酸素および／または
窒素で形成された埋込み誘電体層を用いてシリコン基板
上に形成されたMOS装置について説明したけれども、当
業者は、他の材料を用いることができること、他の型式
の装置をシリコンや他の半導体材料に形成できることを
理解できるだろう。本発明の装置構造および製造方法
は、装置の能動領域、たとえばMOSFETのチャンネル領
域、バイポーラトランジスタまたはサイリスタのベース
またはコレクタのブロッキング領域、またはダイオード
の空乏領域が、装置の非能動領域を共通の基板から隔離
する埋込み誘電体層を形成するのに必要な高線量、高エ
ネルギ・インプラントの間に保護されることが望まれる
場合に特に有用である。装置の能動領域が共通基板に接
触したままの場合でも、それに結合したコンタクト領域
の隔離によって装置の漏れ電流および寄生容量が大きく
減少され、全体の性能が改良される。従来技術の一面に
覆うインプラント構造およびその製造方法に比較した本
発明の装置および方法の大きな利点は、能動装置動作が
材料の欠陥に特に敏感なCCD、DRAMおよび他の装置に用
いられた場合の安定性である。
酸素／窒素インプラントからシールドされた装置の能動
領域において、本発明の装置構造および方法によって構
造欠陥が減少され、酸素ドナー補償が減少または除去さ
れ、移動度、小数キャリア寿命が改良され、チャンネル
−オフ電流が減少され、寄生のラッチ−アップ問題が減
少され、ソフト−エラー電荷混乱（upset）が減少さ
れ、薄酸化物無欠性が改良されることは当業者に明らか
であろう。従来の一面に覆う分離構造に対する大きな利
点は、イオン化放射に対する高い耐性が装置の高感度領
域における欠陥の数を増大させないで達成できることで
ある。ここで教示された原理は、たとえばこれに限定さ
れないがゲルマニウムおよびIII−Ｖ化合物材料のよう
な他の半導体材料にも適用されることを当業者は理解で
きるであろう。したがって、以下の請求の範囲における
これらすべての変形を含むものである。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｘ (72)発明者 バ−ナム・マリ− イ− アメリカ合衆国 アリゾナ州 85007、フ ェニックス、ウェスト・ヴァ−ノン 712

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第１表面を有する単結晶半導体基板を用意
    すること、 前記表面において、第１の所定の厚さを有し、前記基板
    の第１領域を覆うが、前記基板の第２領域を覆わない導
    電体を形成すること、 前記基板の前記第２領域の第１区域および前記導電体
    に、酸素または窒素を、約１×1018イオン/cm2を越える
    線量まで、前記基板に第１の所定深さまで貫通し、かつ
    前記導電体に前記第１の厚さより少ない第２の所定の深
    さまで貫通するに十分なエネルギでインプラントするこ
    と、 前記インプラントされた酸素または窒素を反応させて、
    前記第２領域に前記第１の深さで第１の埋込み誘電体を
    形成しかつ前記導電体に前記第２の深さで第２の埋込み
    誘電体を形成するために、前記基板および前記導電体を
    加熱すること、 前記第２の誘電体と前記第２の誘電体の下の前記導電体
    の第２区域とを残すため、前記第２の埋込み誘電体の上
    の前記導電体の第１区域をエッチングすること、並び
    に、 その後、前記第２の埋込み誘電体をエッチングすること
    を具備する半導体装置を製造する方法。
  2. 【請求項２】酸素または窒素をインプラントしてさらに
    加熱し前記第１および第２の埋込み誘電体を形成する前
    記工程の後に、前記基板の前記第２領域の区域を導電度
    が変化するドーパントでドープすること をさらに含む請求の範囲第１項に記載の方法。
  3. 【請求項３】前記ドーピング工程の前に、前記基板の前
    記第２領域の他の区域に誘電体分離壁を形成し、前記表
    面から前記基板の前記第１の埋込み誘電体へと延ばすこ
    と をさらに含む請求の範囲第２項に記載の方法。
  4. 【請求項４】前記加熱する工程は、約1000℃を越える温
    度で加熱することを含む請求の範囲第１項に記載の方
    法。
  5. 【請求項５】前記導電体の下の前記表面上に誘電体領域
    を形成することをさらに含む請求の範囲第１項に記載の
    方法。
  6. 【請求項６】主表面を有する単結晶半導体基板を用意す
    ること、 該表面上に酸化抵抗マスク層を形成すること、 該マスク層をパターン形成して前記基板の第１区域を露
    出すること、 前記基板の前記第１区域を除去した溝を形成すること、 第１の深さを有する分離壁を形成するため、該溝を誘電
    体で少なくとも部分的に充填すること、 前記表面および前記充填溝上で、前記導電体層内の所定
    の酸素または窒素インプラント貫通深さである第２の深
    さを越える第１の厚さを有する導電体層を形成するこ
    と、 前記分離壁の２つの間に配置された前記導電体層の第２
    の区域の背後に残る前記導電体層の第１区域を除去する
    こと、 前記基板内において前記第１の深さより小さいか同じで
    ある第３の深さまで、また前記導電体層の前記第２の深
    さまで貫通するに十分なエネルギで、前記基板および前
    記導電層と反応させることによって誘電体領域を形成す
    るのに十分な線量まで酸素または窒素を前記基板および
    前記導電体層にインプラントすること、 前記基板および前記導電層に前記酸素または窒素を反応
    させて、前記導電層の前記第２区域に前記第２の深さで
    配置される第１の埋込み誘電体領域を形成しかつ前記基
    板内に前記第３の深さで配置される第２の埋込み誘電体
    領域を形成するために、加熱すること、並びに、 前記第１の埋込み誘電体領域の上の前記導電層と前記第
    １の埋込み誘電体領域とをエッチングすること を具備するソース、ドレイン、ゲート領域を有する一部
    分離MOSトランジスタを製造する方法。
  7. 【請求項７】酸素または窒素をインプラントする前記工
    程の後に、前記導電層の前記第２区域および前記基板の
    部分へ導電度が変化するドーパントをインプラントする
    ことをさらに含む請求の範囲第６項に記載の方法。
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