JPS6080276A - 半導体素子の形成方法 - Google Patents
半導体素子の形成方法Info
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- JPS6080276A JPS6080276A JP59122160A JP12216084A JPS6080276A JP S6080276 A JPS6080276 A JP S6080276A JP 59122160 A JP59122160 A JP 59122160A JP 12216084 A JP12216084 A JP 12216084A JP S6080276 A JPS6080276 A JP S6080276A
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- H10W20/01—Manufacture or treatment
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- H10D10/441—Vertical BJTs having an emitter-base junction ending at a main surface of the body and a base-collector junction ending at a lateral surface of the body
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- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
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- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、集積半導体素子の形成方法に係り、更に具体
的に云えば、溝により分離されたバイポーラ・トランジ
スタの形成方法に係る。
的に云えば、溝により分離されたバイポーラ・トランジ
スタの形成方法に係る。
［従来技術］
集積半導体回路に於ける、例えばトランジスタの如き、
素子を分離するための、ポリイミドの如き、絶縁材で充
填された溝は、他の知られている分離技術よりも著しく
改善された素子密度を与えることが知られている。
素子を分離するための、ポリイミドの如き、絶縁材で充
填された溝は、他の知られている分離技術よりも著しく
改善された素子密度を与えることが知られている。
Ｉ Ｂ Ｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ Ｂｕｌｌｅｔｉｎ、第２４巻、第１１Ａ号、１９８
２年４月、第５４５８頁乃至５４５９頁は、絶縁材で充
填された溝の側壁と境を接しているエミッタを有するＮ
ＰＮトランジスタについて開示している。ＩＢＭＴｅｃ
ｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉ
ｎ、第２３巻、第１１号、１９８１年４月、第４９１７
頁乃至第４９１９頁は二酸化シリコン及び窒化シリコン
で溝を充填することを示しており、その窒化シリコンの
部分は反応性イオン・エツチング（ＲＩＥ）技術によっ
て除去されている。Ｉ Ｂ Ｍ ＴｅｃｈｎｉｃａｌＤ
ｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、第１７巻、第
１０号、１９７５年３月、第２８９３頁乃至第２８９４
頁は、７字型の溝をポリイミドで充填することを開示し
ている。
ｅ Ｂｕｌｌｅｔｉｎ、第２４巻、第１１Ａ号、１９８
２年４月、第５４５８頁乃至５４５９頁は、絶縁材で充
填された溝の側壁と境を接しているエミッタを有するＮ
ＰＮトランジスタについて開示している。ＩＢＭＴｅｃ
ｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉ
ｎ、第２３巻、第１１号、１９８１年４月、第４９１７
頁乃至第４９１９頁は二酸化シリコン及び窒化シリコン
で溝を充填することを示しており、その窒化シリコンの
部分は反応性イオン・エツチング（ＲＩＥ）技術によっ
て除去されている。Ｉ Ｂ Ｍ ＴｅｃｈｎｉｃａｌＤ
ｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、第１７巻、第
１０号、１９７５年３月、第２８９３頁乃至第２８９４
頁は、７字型の溝をポリイミドで充填することを開示し
ている。
米国特許第３３８５７２９号明細書は、初めに二酸化シ
リコン層で被覆され、次に窒化シリコン層で被覆された
側壁を有する分離溝について開示しており、米国特許第
４２４２１５６号明細書は。
リコン層で被覆され、次に窒化シリコン層で被覆された
側壁を有する分離溝について開示しており、米国特許第
４２４２１５６号明細書は。
酸化物の破壊を防ぐために、側壁上の二酸化シリコン層
上に窒化シリコン層を形成することについて開示してい
る。
上に窒化シリコン層を形成することについて開示してい
る。
米国特許第４０４８６４９号明細書は、二酸化シリコン
層で被覆され、更にその上に窒化シリコン層が形成され
ている、Ｖ字型の溝と境を接している、トランジスタの
ベースを示しており、米国特許第４１７４２５２号明細
書は、側壁上に於て、酸素をドープされた多結晶シリコ
ンの層及び該層上に形成された窒化シリコン層により保
護されており、エミッタの上面の中央部に接点開花が形
成されている、トランジスタのエミッタについて開示し
ている。
層で被覆され、更にその上に窒化シリコン層が形成され
ている、Ｖ字型の溝と境を接している、トランジスタの
ベースを示しており、米国特許第４１７４２５２号明細
書は、側壁上に於て、酸素をドープされた多結晶シリコ
ンの層及び該層上に形成された窒化シリコン層により保
護されており、エミッタの上面の中央部に接点開花が形
成されている、トランジスタのエミッタについて開示し
ている。
米国特許第４１１０７７９号明細書は、二酸化シリコン
領域と境を接しており、エミッタ接点が該二酸化シリコ
ン領域と重なっている、トランジスタのエミッタを示し
ている。
領域と境を接しており、エミッタ接点が該二酸化シリコ
ン領域と重なっている、トランジスタのエミッタを示し
ている。
［発明が解決しようとする問題点］
本発明の目的は、基板の表面の近傍に配置されたＰＮ接
合に於て短絡を生ぜしぬない電気接点を有する、極めて
小さい半導体素子を半導体基板中に形成するための改良
された方法を提供することである。
合に於て短絡を生ぜしぬない電気接点を有する、極めて
小さい半導体素子を半導体基板中に形成するための改良
された方法を提供することである。
［問題点を解決するための手段］
本発明の方法は、−導電型の半導体層の表面上に第１絶
縁層を形成し、上記第１絶縁層中に開孔を形成し、上記
半導体層の表面の下にＰＮ接合を設けるために、上記開
孔を経て上記半導体層の表面に反対導電型の拡散領域を
形成し、上記開孔及び上記ＰＮ接合を通る所定の面に沿
って配置された側壁を有する溝を上記半導体層中に形成
し、上記溝の側壁−にに、上記第１絶縁層上に、そして
上記拡散領域上の上記開花部に第２絶縁層を形成し、上
記開孔部から全ての上記第２絶縁層が除去される迄、上
記第２絶縁層を実質的に上記所定の面の方向にのみエツ
チングすることを含む、半導体素子の形成方法を提供す
る。上記開孔内に於ける上記拡散領域の清浄な表面上に
接点が形成される。
縁層を形成し、上記第１絶縁層中に開孔を形成し、上記
半導体層の表面の下にＰＮ接合を設けるために、上記開
孔を経て上記半導体層の表面に反対導電型の拡散領域を
形成し、上記開孔及び上記ＰＮ接合を通る所定の面に沿
って配置された側壁を有する溝を上記半導体層中に形成
し、上記溝の側壁−にに、上記第１絶縁層上に、そして
上記拡散領域上の上記開花部に第２絶縁層を形成し、上
記開孔部から全ての上記第２絶縁層が除去される迄、上
記第２絶縁層を実質的に上記所定の面の方向にのみエツ
チングすることを含む、半導体素子の形成方法を提供す
る。上記開孔内に於ける上記拡散領域の清浄な表面上に
接点が形成される。
本発明の方法の一好実施例に於ては、第１絶縁層及び第
２絶縁層の各々は、半導体層上に成長された二酸化シリ
コン層と、該二酸化シリコン層上に付着された窒化シリ
コン層とを含むことができる、二重絶縁層である。
２絶縁層の各々は、半導体層上に成長された二酸化シリ
コン層と、該二酸化シリコン層上に付着された窒化シリ
コン層とを含むことができる、二重絶縁層である。
［実施例］
第２図は、本発明の方法の一実施例に従って溝により分
離されたトランジスタが形成される、初期の段階に於け
る構造体を示す断面図である。その構造体は、好ましく
はシリコンより成るＰ型半導体基板１ｏ、及び好ましく
は砒素を用いて任意の周知の方法により形成されたＮ“
型サブコレクタ拡散領域１２を含む。上記基板１０上に
、周知のＮ−型エピタキシャル層１４が成長され、該エ
ピタキシャル層１４の表面とサブコレクタ拡散領域１２
との間に、好ましくは燐を用いて、Ｎ＋型導通領域１６
が形成される。Ｐ型ベース領域１８が、硼素の拡散又は
注入を用いて、上記Ｎ＋型導通領域１６から離隔して、
上記エピタキシャル層１４の表面に形成される。上記領
域１６及び１８は、厚さ約３０００人の二酸化シリコン
層２０がエピタキシャル層１４の表面上に成長されそし
て適当な開孔が該層２０中に形成された後に形成され、
それから再酸化が施される。ベース領域１８上に於ける
酸化物の成長速度は、Ｎ＋型導通領域１６上に於ける成
長速度よりも遅いので、二酸化シリコン層２０は、ベー
ス領域１８上に厚さ約２０００人のより薄い部分２０′
を有している。より薄い部分２０′を含む二酸化シリコ
ン層２０上に、略８５０人の厚さを有する窒化シリコン
Ｎ２２が付着される。
離されたトランジスタが形成される、初期の段階に於け
る構造体を示す断面図である。その構造体は、好ましく
はシリコンより成るＰ型半導体基板１ｏ、及び好ましく
は砒素を用いて任意の周知の方法により形成されたＮ“
型サブコレクタ拡散領域１２を含む。上記基板１０上に
、周知のＮ−型エピタキシャル層１４が成長され、該エ
ピタキシャル層１４の表面とサブコレクタ拡散領域１２
との間に、好ましくは燐を用いて、Ｎ＋型導通領域１６
が形成される。Ｐ型ベース領域１８が、硼素の拡散又は
注入を用いて、上記Ｎ＋型導通領域１６から離隔して、
上記エピタキシャル層１４の表面に形成される。上記領
域１６及び１８は、厚さ約３０００人の二酸化シリコン
層２０がエピタキシャル層１４の表面上に成長されそし
て適当な開孔が該層２０中に形成された後に形成され、
それから再酸化が施される。ベース領域１８上に於ける
酸化物の成長速度は、Ｎ＋型導通領域１６上に於ける成
長速度よりも遅いので、二酸化シリコン層２０は、ベー
ス領域１８上に厚さ約２０００人のより薄い部分２０′
を有している。より薄い部分２０′を含む二酸化シリコ
ン層２０上に、略８５０人の厚さを有する窒化シリコン
Ｎ２２が付着される。
第３図に於て、任意の周知の砒素拡散技術により、ベー
ス領域１８中にＮ＋型エミッタ領域２８を形成しそして
導通領域１６のためのＮ＋型接点領域３０を形成するた
めに、開孔２４及び２６が二酸化シリコン層２０及び２
０′並びに窒化シリコン層２２中に形成される。厚さ６
０００人の二酸化シリコン層３２が、窒化シリコン層２
２上並びに開孔２４及び２６中に熱分解により付着され
る。
ス領域１８中にＮ＋型エミッタ領域２８を形成しそして
導通領域１６のためのＮ＋型接点領域３０を形成するた
めに、開孔２４及び２６が二酸化シリコン層２０及び２
０′並びに窒化シリコン層２２中に形成される。厚さ６
０００人の二酸化シリコン層３２が、窒化シリコン層２
２上並びに開孔２４及び２６中に熱分解により付着され
る。
第４図に於て、適切にパターン化されたフォトレジスト
・マスク（図示せず）及び周知のＲＩＥ技術を用いて、
エピタキシャル層１４及びＮ＋型サブコレクタ領域１２
を経てＰ型基板１０中に延びる溝３４及び３６が形成さ
れる。厚さ６０００人の二酸化シリコン層３２、厚さ８
５０人の窒化シリコン層２２、並びに厚さ３０００人及
び２０００人の二酸化シリコン層２０及び２０′の各々
をエツチングするために、四弗化炭素ガスＣＣＦ４）を
用いて、第１のＲＩＥ工程が行われる。それから、フォ
トレジストが除かれ、そしてエピタキシャル層１４及び
サブコレクタ領域１２を経て基板１０中に延びる、深さ
略４．５乃至５．０μｍの溝３４及び３６をエツチング
するために、炭素−塩素−弗素（ＣＣＱ２Ｆ２）及び酸
素ガスを用いて、エピタキシャル層１４の表面に垂直な
方向に、第２のＲＩＥ工程が行われる。この第２のエツ
チング工程中、二酸化シリコン層３２は、他の全ての領
域を保護するマスク材料として用いられて、厚さが略１
５００人に減少する。
・マスク（図示せず）及び周知のＲＩＥ技術を用いて、
エピタキシャル層１４及びＮ＋型サブコレクタ領域１２
を経てＰ型基板１０中に延びる溝３４及び３６が形成さ
れる。厚さ６０００人の二酸化シリコン層３２、厚さ８
５０人の窒化シリコン層２２、並びに厚さ３０００人及
び２０００人の二酸化シリコン層２０及び２０′の各々
をエツチングするために、四弗化炭素ガスＣＣＦ４）を
用いて、第１のＲＩＥ工程が行われる。それから、フォ
トレジストが除かれ、そしてエピタキシャル層１４及び
サブコレクタ領域１２を経て基板１０中に延びる、深さ
略４．５乃至５．０μｍの溝３４及び３６をエツチング
するために、炭素−塩素−弗素（ＣＣＱ２Ｆ２）及び酸
素ガスを用いて、エピタキシャル層１４の表面に垂直な
方向に、第２のＲＩＥ工程が行われる。この第２のエツ
チング工程中、二酸化シリコン層３２は、他の全ての領
域を保護するマスク材料として用いられて、厚さが略１
５００人に減少する。
溝３４及び３６を適切に清浄化した後、厚さ略２５０人
の薄い二酸化シリコン層が、溝３４及び３６の側壁及び
底面に成長される。硼素イオンをエピタキシャル層１４
の表面に垂直に約７．５ＫｅＶのエネルギ及び５ Ｘ
１０”／ｃｒＫの注入量で注入することにより、溝３４
及び３６の底面に各々チャネル阻止領域３８及び４０が
形成される。ピ型チャネル阻止領域３８及び４０が形成
された後、厚さ１５００人の二酸化シリコン層４２が溝
３４及び３６の側壁及び底面上、及び第４図に示されて
いる組合わされた二酸化シリコン層３２′を形成する残
された二酸化シリコン層３２上に、熱分解により付着さ
れる。厚さ５００人の窒化シリコン層４４が、溝３４及
び３６内の二酸化シリコン層４２上及び二酸化シリコン
層り２′上に付着される。
の薄い二酸化シリコン層が、溝３４及び３６の側壁及び
底面に成長される。硼素イオンをエピタキシャル層１４
の表面に垂直に約７．５ＫｅＶのエネルギ及び５ Ｘ
１０”／ｃｒＫの注入量で注入することにより、溝３４
及び３６の底面に各々チャネル阻止領域３８及び４０が
形成される。ピ型チャネル阻止領域３８及び４０が形成
された後、厚さ１５００人の二酸化シリコン層４２が溝
３４及び３６の側壁及び底面上、及び第４図に示されて
いる組合わされた二酸化シリコン層３２′を形成する残
された二酸化シリコン層３２上に、熱分解により付着さ
れる。厚さ５００人の窒化シリコン層４４が、溝３４及
び３６内の二酸化シリコン層４２上及び二酸化シリコン
層り２′上に付着される。
周知の回転被覆技術を用いて、溝３４及び３６が好まし
くはポリイミドである絶縁材４６で充填され、熱的に硬
化された後に、余分なポリイミド４６が１周知のエツチ
ング・バック技術により、少くとも窒化シリコン層４４
の表面迄除かれる。
くはポリイミドである絶縁材４６で充填され、熱的に硬
化された後に、余分なポリイミド４６が１周知のエツチ
ング・バック技術により、少くとも窒化シリコン層４４
の表面迄除かれる。
第１図に於て、エミッタ領域２８上及び導通領域１６の
接点領域３０上に開孔４８及び５０を限定゛するために
、遮蔽マスク及びフォトレジスト層（図示せず）が用い
られる。酸素を用いて３０００人のポリイミド４６にＲ
ＩＥを施し、四弗化炭素を用いて５００人の窒化シリコ
ン層４４及び１０００人の二酸化シリコン層３２′にＲ
ＩＥを施すことにより、開孔４８及び５０が形成される
。
接点領域３０上に開孔４８及び５０を限定゛するために
、遮蔽マスク及びフォトレジスト層（図示せず）が用い
られる。酸素を用いて３０００人のポリイミド４６にＲ
ＩＥを施し、四弗化炭素を用いて５００人の窒化シリコ
ン層４４及び１０００人の二酸化シリコン層３２′にＲ
ＩＥを施すことにより、開孔４８及び５０が形成される
。
好ましくは７対１の比率の緩衝された弗化水素酸による
湿式エツチングを用いて、残りの厚さの二酸化シリコン
層３２′が除かれる。又は、窒化シリコン或はシリコン
を殆ど除去せずに、二酸化シリコンを除去することがで
きる、他の極めて選択的なエツチング技術を用いること
もできる。次に、フ第１・レジス１一層が、好ましくは
加熱されたｎ−メチル・ピロリドンを用いて剥離される
。開孔４８は、エミッタ領域２８の上に形成され、又溝
３４内の二酸化シリコン層４２及び窒化シリコン層４４
の端部並びにポリイミド４６の上に形成されることに留
意されたい。開孔４８内の窒化シリコン層４４を除くた
めにＲＩＥが用いられるので、エミッタ領域２８の上の
窒化シリコンは全て除かれるが、溝３４内に配置されて
いる窒化シリコンＷＩ４４は殆ど又は全く除去されない
。従って、エミッタ領域２８の上に残されている二酸化
シリコン層３２′を全て除去するために湿式エツチング
が用いられた場合でも、ＰＮ接合５２を保護するように
、窒化シリコン層４４が溝３４内に残され。
湿式エツチングを用いて、残りの厚さの二酸化シリコン
層３２′が除かれる。又は、窒化シリコン或はシリコン
を殆ど除去せずに、二酸化シリコンを除去することがで
きる、他の極めて選択的なエツチング技術を用いること
もできる。次に、フ第１・レジス１一層が、好ましくは
加熱されたｎ−メチル・ピロリドンを用いて剥離される
。開孔４８は、エミッタ領域２８の上に形成され、又溝
３４内の二酸化シリコン層４２及び窒化シリコン層４４
の端部並びにポリイミド４６の上に形成されることに留
意されたい。開孔４８内の窒化シリコン層４４を除くた
めにＲＩＥが用いられるので、エミッタ領域２８の上の
窒化シリコンは全て除かれるが、溝３４内に配置されて
いる窒化シリコンＷＩ４４は殆ど又は全く除去されない
。従って、エミッタ領域２８の上に残されている二酸化
シリコン層３２′を全て除去するために湿式エツチング
が用いられた場合でも、ＰＮ接合５２を保護するように
、窒化シリコン層４４が溝３４内に残され。
ていることが理解されよう。更に、ＰＮ接合５２は、第
１図に示されている、エミッタ領域２８上に形成されて
いるエミッタ接点金属５４により短絡されずに、エピタ
キシャル層１４の表面に極めて近接して配置されること
が理解されよう。第１図に示されているコレクタ／導通
舞域接点金属５６は、導通領域１６の接点領域３０に接
触して形成される。接点金属５４及び５６は、銅及びシ
リコンをドーピングされたアルミニウムより成ることが
できる。
１図に示されている、エミッタ領域２８上に形成されて
いるエミッタ接点金属５４により短絡されずに、エピタ
キシャル層１４の表面に極めて近接して配置されること
が理解されよう。第１図に示されているコレクタ／導通
舞域接点金属５６は、導通領域１６の接点領域３０に接
触して形成される。接点金属５４及び５６は、銅及びシ
リコンをドーピングされたアルミニウムより成ることが
できる。
ベース領域１８の接点のための開孔５８を限定するため
に、もう１つのマスク及びフォトレジスト層が用いられ
る。開孔５８は、四弗化炭素ガスを用いて、厚さ５００
人の窒化シリコン層４４、略３０００人の二酸化シリコ
ン層３２’ 、８５０人の窒化シリコン層２２、及び約
２０００人の二酸化シリコン層２０′にＲＩＥを施すこ
とによって形成される。それから、フォトレジスト層が
加熱されたｎ−メチル・ピロリドンを用いて剥離される
。開孔５８内を適切に清浄化した後、この場合も好まし
くは銅及びシリコンでドーピングされたアルミニウムよ
り成る、ベース接点金属６０がベース領域１８上に形成
される。
に、もう１つのマスク及びフォトレジスト層が用いられ
る。開孔５８は、四弗化炭素ガスを用いて、厚さ５００
人の窒化シリコン層４４、略３０００人の二酸化シリコ
ン層３２’ 、８５０人の窒化シリコン層２２、及び約
２０００人の二酸化シリコン層２０′にＲＩＥを施すこ
とによって形成される。それから、フォトレジスト層が
加熱されたｎ−メチル・ピロリドンを用いて剥離される
。開孔５８内を適切に清浄化した後、この場合も好まし
くは銅及びシリコンでドーピングされたアルミニウムよ
り成る、ベース接点金属６０がベース領域１８上に形成
される。
接点金属５４．５６及び６０が形成された後。
所望の第２レベルの金属が付着されるように形成された
開孔６４の如き適切な開孔を有する、ポリイミド層の如
き適当な表面安定化層６２を構造体上に付着することが
できる。
開孔６４の如き適切な開孔を有する、ポリイミド層の如
き適当な表面安定化層６２を構造体上に付着することが
できる。
以上に於ては、本発明の方法をバイポーラ・トランジス
タに関して述べたが、本発明の方法は、溝により分離さ
れており、その溝の側壁と境を接する浅いＰＮ接合を有
している、例えば、ダイオード又はＦＥＴの如き、他の
素子を形成するためにも用いられることを理解されたい
。更に、本発明の方法の実施に於て、本明細書に開示さ
れたもの以外の材料及び導電型を用いることもできる。
タに関して述べたが、本発明の方法は、溝により分離さ
れており、その溝の側壁と境を接する浅いＰＮ接合を有
している、例えば、ダイオード又はＦＥＴの如き、他の
素子を形成するためにも用いられることを理解されたい
。更に、本発明の方法の実施に於て、本明細書に開示さ
れたもの以外の材料及び導電型を用いることもできる。
上述の如く、本発明の方法は、ＰＮ接合を形成している
エミッタ領域の如き半導体領域の１つと自己整合されて
いる接点金属に近接して配置されたＰＮ接合を有する、
極めて小さい、信頼性を有する分離された素子を実現す
る。
エミッタ領域の如き半導体領域の１つと自己整合されて
いる接点金属に近接して配置されたＰＮ接合を有する、
極めて小さい、信頼性を有する分離された素子を実現す
る。
又、本発明の方法は、接点開孔を除く半導体構造体の全
ての表面を安定化する、連続的な窒化シリコン層４４を
設けて、イオンによる汚染からの保護を改善し、又溝の
側壁の絶縁を用いている本発明の方法は、熱分解により
付着される二酸化シリコン層４２が形成される前に溝の
側壁上に熱成長された、最小の厚さ即ち２５０人の二酸
化シリコン層によって、境を接するベース領域に於ける
硼素ドーパントの空乏化を除く手段を与える。この方法
は、側壁に於て、コレクタ領域への電気的漏洩を生じる
ことなく、境を接するＮＰＮトランジスタのエミッタ領
域の形成を可能にする。
ての表面を安定化する、連続的な窒化シリコン層４４を
設けて、イオンによる汚染からの保護を改善し、又溝の
側壁の絶縁を用いている本発明の方法は、熱分解により
付着される二酸化シリコン層４２が形成される前に溝の
側壁上に熱成長された、最小の厚さ即ち２５０人の二酸
化シリコン層によって、境を接するベース領域に於ける
硼素ドーパントの空乏化を除く手段を与える。この方法
は、側壁に於て、コレクタ領域への電気的漏洩を生じる
ことなく、境を接するＮＰＮトランジスタのエミッタ領
域の形成を可能にする。
［発明の効果］
本発明の方法によれば、基板の表面の近傍に配置された
ＰＮ接合に於て短絡を生ぜしぬない電気接点を有する、
極めて小さい半導体素子を半導体基板中に形成するため
の改良された方法が得られる。
ＰＮ接合に於て短絡を生ぜしぬない電気接点を有する、
極めて小さい半導体素子を半導体基板中に形成するため
の改良された方法が得られる。
第１図乃至第４図は本発明の方法の一実施例に従って溝
により分離されたバイポーラ・トランジスタが形成され
ている種々の段階に於ける構造体を示す断面図である。 １０・・・・半導体基板、１２・・・・サブコレクタ拡
散領域、１４・・・・エピタキシャル層、１６・・・・
導通領域、１８・・・・ベース領域、２０．３２．４２
・・・・二酸化シリコン層、２０’・・・・二酸化シリ
コン層２０のより薄い部分、２２．４４・・・・窒化シ
リコン層、２４．２６，４８．５ｏ、５８．６４・・・
・開孔、２８・・・・エミッタ領域、３ｏ・・・・導通
領域１６の接点領域、３２′・・・・組合された二酸化
シリコンｆｆ （３２＋４２）、３４．３６・・・・溝
、３８．４０・・・・チャネル阻止領域、４６・°・・
絶縁材（ポＩＪ−（ミド）、５２・・・・ＰＮ接合、５
４・自・エミッタ接点金属、５６・・・−コレクタ／導
通領域接点金属、６０・・・・ベース接点金属、６２・
・・・表面安定化層。 手続補正書（肱） 昭和５９年１０月 を日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特許願 第１２２１６，０号２、発明の名
称 半導体素子の形成方法 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 昭和５９年 ９月２５日 ６、補正の対象 （１）明細書の発明の詳細な説明の欄 ７、補正の内容 （１）明細書第２頁第１５行目にｒよりＭＴｅｃｈｎｉ
ｃａｌ Ｄｉｓｃｌｏｓｕｒｅ ［１ｕｌＬｅｔｉｎＪ
とあるのを、［アイビーエム・テクニカル・ディスク
ロージャ・プリテン（Ｉ Ｂ Ｍ Ｔｅｃｈｎｉｃａｌ
Ｉ）ｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ） Ｊと訂
正する。 （２）明細書第２頁第２０行目にｒＩＢＭＴｅｃｈｎｉ
ｃａｌ Ｄｉｓｃｌｏｓｕｒｅ ＢｕｌｌｅｔｉｎＪ
とあるのを。 「アイビーエム・テクニカル・ディスクロージャ・プリ
テン」と訂正する。 （３）明細書第３頁第５〜６行目にｒＩＢＭＴｅｃｈｎ
ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ ＢｕｌｌｅｔｉｎＪ
とあるのを、「アイビーエム・テクニカル・ディスクロ
ージャ・プリテン」と□訂正する。
により分離されたバイポーラ・トランジスタが形成され
ている種々の段階に於ける構造体を示す断面図である。 １０・・・・半導体基板、１２・・・・サブコレクタ拡
散領域、１４・・・・エピタキシャル層、１６・・・・
導通領域、１８・・・・ベース領域、２０．３２．４２
・・・・二酸化シリコン層、２０’・・・・二酸化シリ
コン層２０のより薄い部分、２２．４４・・・・窒化シ
リコン層、２４．２６，４８．５ｏ、５８．６４・・・
・開孔、２８・・・・エミッタ領域、３ｏ・・・・導通
領域１６の接点領域、３２′・・・・組合された二酸化
シリコンｆｆ （３２＋４２）、３４．３６・・・・溝
、３８．４０・・・・チャネル阻止領域、４６・°・・
絶縁材（ポＩＪ−（ミド）、５２・・・・ＰＮ接合、５
４・自・エミッタ接点金属、５６・・・−コレクタ／導
通領域接点金属、６０・・・・ベース接点金属、６２・
・・・表面安定化層。 手続補正書（肱） 昭和５９年１０月 を日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特許願 第１２２１６，０号２、発明の名
称 半導体素子の形成方法 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 昭和５９年 ９月２５日 ６、補正の対象 （１）明細書の発明の詳細な説明の欄 ７、補正の内容 （１）明細書第２頁第１５行目にｒよりＭＴｅｃｈｎｉ
ｃａｌ Ｄｉｓｃｌｏｓｕｒｅ ［１ｕｌＬｅｔｉｎＪ
とあるのを、［アイビーエム・テクニカル・ディスク
ロージャ・プリテン（Ｉ Ｂ Ｍ Ｔｅｃｈｎｉｃａｌ
Ｉ）ｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ） Ｊと訂
正する。 （２）明細書第２頁第２０行目にｒＩＢＭＴｅｃｈｎｉ
ｃａｌ Ｄｉｓｃｌｏｓｕｒｅ ＢｕｌｌｅｔｉｎＪ
とあるのを。 「アイビーエム・テクニカル・ディスクロージャ・プリ
テン」と訂正する。 （３）明細書第３頁第５〜６行目にｒＩＢＭＴｅｃｈｎ
ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ ＢｕｌｌｅｔｉｎＪ
とあるのを、「アイビーエム・テクニカル・ディスクロ
ージャ・プリテン」と□訂正する。
Claims (2)
- （１）−導電型の半導体層の表面上に第１絶縁層を形成
し、 上記第１絶縁層中に開孔を形成し、 上記半導体層の表面の下にＰＮ接合を設けるために、上
記開孔を経て上記半導体層の表面に反対導電型の拡散領
域を形成し、 上記開孔及び上記ＰＮ接合を通る所定の面に沿って配置
された側壁を有する溝を上記半導体層中に形成し、 上記溝の側壁上に、上記第１絶縁層上に、そして上記拡
散領域上の上記開孔部に第２絶縁層を形成し、 上記開孔部から全ての上記第２絶縁層が除去される迄、
上記第２絶縁層を実質的に上記所定の面の方向にのみエ
ツチングすることを含む、半導体素子の形成方法。 - （２）第１及び第２絶縁層の各々が、二酸化シリコンと
窒化シリコンとを含む二重絶縁層である。特許請求の範
囲第（１）項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US539193 | 1983-10-05 | ||
| US06/539,193 US4519128A (en) | 1983-10-05 | 1983-10-05 | Method of making a trench isolated device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080276A true JPS6080276A (ja) | 1985-05-08 |
| JP2539777B2 JP2539777B2 (ja) | 1996-10-02 |
Family
ID=24150194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59122160A Expired - Lifetime JP2539777B2 (ja) | 1983-10-05 | 1984-06-15 | 半導体素子の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4519128A (ja) |
| EP (1) | EP0139165B1 (ja) |
| JP (1) | JP2539777B2 (ja) |
| DE (1) | DE3482681D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6449261A (en) * | 1987-08-19 | 1989-02-23 | Sony Corp | Manufacture of bipolar transistor |
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1983
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-
1984
- 1984-06-15 JP JP59122160A patent/JP2539777B2/ja not_active Expired - Lifetime
- 1984-08-23 EP EP84110055A patent/EP0139165B1/en not_active Expired
- 1984-08-23 DE DE8484110055T patent/DE3482681D1/de not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2539777B2 (ja) | 1996-10-02 |
| EP0139165A3 (en) | 1987-10-07 |
| DE3482681D1 (de) | 1990-08-16 |
| EP0139165A2 (en) | 1985-05-02 |
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