JPH0754903B2 - ３相ｐｌｌ回路 - Google Patents
３相ｐｌｌ回路Info
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- JPH0754903B2 JPH0754903B2 JP60074790A JP7479085A JPH0754903B2 JP H0754903 B2 JPH0754903 B2 JP H0754903B2 JP 60074790 A JP60074790 A JP 60074790A JP 7479085 A JP7479085 A JP 7479085A JP H0754903 B2 JPH0754903 B2 JP H0754903B2
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- signal
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 この発明は３相PLL回路に関する。
B.発明の概要 この発明は３相PLL回路において、 ３個の位相比較器の出力信号を各々ローパスフイルタを
介して位相差電圧信号に変換し、これら電圧信号を２個
のアンプで比較増幅して各々２個の電圧制御発振器に入
力させ、これら発振器の出力信号と入力信号とを位相比
較器で比較させたことにより、 120゜の位相差と240゜の位相差の出力を同時に得ること
ができるようにしたものである。
介して位相差電圧信号に変換し、これら電圧信号を２個
のアンプで比較増幅して各々２個の電圧制御発振器に入
力させ、これら発振器の出力信号と入力信号とを位相比
較器で比較させたことにより、 120゜の位相差と240゜の位相差の出力を同時に得ること
ができるようにしたものである。
C.従来の技術 PLL回路は第11図に示すように、位相比較器1,ローパス
フイルタ2,増幅器３および電圧制御発振器４（以下VCO
と称す）から構成される。位相比較器１は入力信号f in
とVCO4の出力信号f outとの位相差を比較するものであ
る。この位相比較器１の位相差出力電圧は、ローパスフ
イルタ２で平滑化され、増幅器３で増幅されてVCO4に入
力される。この入力信号はVCO4の制御電圧として働き、
VCO4の出力信号f outの周波数を入力信号f inの周波数
に自動的に周波数制御するものである。
フイルタ2,増幅器３および電圧制御発振器４（以下VCO
と称す）から構成される。位相比較器１は入力信号f in
とVCO4の出力信号f outとの位相差を比較するものであ
る。この位相比較器１の位相差出力電圧は、ローパスフ
イルタ２で平滑化され、増幅器３で増幅されてVCO4に入
力される。この入力信号はVCO4の制御電圧として働き、
VCO4の出力信号f outの周波数を入力信号f inの周波数
に自動的に周波数制御するものである。
上記のように構成されたPLL回路では第12図に示すよう
に、入力信号電圧f in（図ａ）とVCO4の出力電圧信号f
out（図ｂ）が位相比較器１に与えられると、その出力
には図ｃのような誤差信号波形が出力される。この信号
はローパスフイルタ２により図ｄに示す位相差信号に変
換され、増幅器３で増幅（図ｅ）される。
に、入力信号電圧f in（図ａ）とVCO4の出力電圧信号f
out（図ｂ）が位相比較器１に与えられると、その出力
には図ｃのような誤差信号波形が出力される。この信号
はローパスフイルタ２により図ｄに示す位相差信号に変
換され、増幅器３で増幅（図ｅ）される。
D.発明が解決しようとする問題点 このように従来のPLL回路では入力信号に対してVCO4の
出力信号は90゜の位相差をもつ出力を送出する。このた
め、従来のPLL回路では入力信号に対しては90゜以外の
位相差をもつた出力信号を得ることができなかつた。
出力信号は90゜の位相差をもつ出力を送出する。このた
め、従来のPLL回路では入力信号に対しては90゜以外の
位相差をもつた出力信号を得ることができなかつた。
E.問題点を解決するための手段 第１発明は３個の位相比較器とローパスフイルタを設
け、これらローパスフイルタの出力を２個のアンプで比
較してそれぞれ各別に２個のVCOに入力させ、VCOの両出
力の位相比較を前記位相比較器の１個で行い、他の位相
比較器では入力信号f1と各VCOの出力信号f2,f3とを各別
に比較するようにしたものである。
け、これらローパスフイルタの出力を２個のアンプで比
較してそれぞれ各別に２個のVCOに入力させ、VCOの両出
力の位相比較を前記位相比較器の１個で行い、他の位相
比較器では入力信号f1と各VCOの出力信号f2,f3とを各別
に比較するようにしたものである。
第２発明は前記出力信号f2,f3を整相器に入力させて整
相させるようにしたものである。
相させるようにしたものである。
F.作 用 入力信号f1と、出力信号f2,f3は位相比較器で比較さ
れ、これら比較器の出力にf2−f1,f3−f2およびf3−f1
の出力信号を得る。これら出力信号はローパスフイルタ
に入力され、出力に所定の位相差電圧信号12,23お
よび31を得る。これら電圧信号のうち23を２個のア
ンプの一方のプラスおよびマイナス入力に与え、前記
12,31をアンプの他方のマイナスおよびプラス入力に
与えて増幅する。これらアンプの出力23−12と31
−12の出力信号をVCOに入力させ、その出力に120゜と
240゜の位相差を持つた出力を送出する。
れ、これら比較器の出力にf2−f1,f3−f2およびf3−f1
の出力信号を得る。これら出力信号はローパスフイルタ
に入力され、出力に所定の位相差電圧信号12,23お
よび31を得る。これら電圧信号のうち23を２個のア
ンプの一方のプラスおよびマイナス入力に与え、前記
12,31をアンプの他方のマイナスおよびプラス入力に
与えて増幅する。これらアンプの出力23−12と31
−12の出力信号をVCOに入力させ、その出力に120゜と
240゜の位相差を持つた出力を送出する。
第２発明は上記のように得られた出力信号を整相器に入
力させて出力に整相出力を得るようにしたものである。
力させて出力に整相出力を得るようにしたものである。
G.実施例 まず、この発明の原理を第２図ａ〜ｄを参照して述べ
る。第２図ａにおいて、次式（１），（２）式が成立す
る入力信号f1を与えると、出力信号f2,f3という120゜ず
つ離れた３相交流を得ることができる。
る。第２図ａにおいて、次式（１），（２）式が成立す
る入力信号f1を与えると、出力信号f2,f3という120゜ず
つ離れた３相交流を得ることができる。
f2≒f1＋（23−12）・Ｋ ………（１） f3≒f1＋（31−23）・Ｋ ………（２） 但し、12,23,31はf1,f2,f3間の位相角、Ｋは定数
である。
である。
いま、出力信号f2が第２図ｂの破線で示すf21のように
ずれたときの12を60゜とする。すると23−12＝18
0゜−60゜＝120゜となり、（１）式よりf2はf1＋120Kと
増加する。するとf21は第２図ｃに示すように時計方向
に修正する力が生じ、第２図ｄに示す定常状態に戻る。
このとき、12＝23＝31＝120゜となり、（１），
（２）式よりf2＝f1,f3＝ｆとなる。
ずれたときの12を60゜とする。すると23−12＝18
0゜−60゜＝120゜となり、（１）式よりf2はf1＋120Kと
増加する。するとf21は第２図ｃに示すように時計方向
に修正する力が生じ、第２図ｄに示す定常状態に戻る。
このとき、12＝23＝31＝120゜となり、（１），
（２）式よりf2＝f1,f3＝ｆとなる。
上記した原理に基づいて得られた実施例を次に示す。
第１図はこの発明の第１実施例を示すブロツク図で、図
において、PC1〜PC3は乗算器から構成される第１〜第３
位相比較器で、これら第1,第３位相比較器PC1,PC3の第
１入力には入力信号f1が供給され、それらの第２入力に
はVCO1とVCO2の出力信号f2,f3が供給される。また第２
位相比較器PC2の第1,第２入力にはVCO1とVCO2の出力信
号f2,f3が供給される。各PC1〜PC3の出力信号f2−f1,f3
−f2,f3−f1はそれぞれ第１〜第３ローパスフイルタLPF
1〜LPF3に入力され、そのLPF1〜LPF3の出力に出力信号
（位相差電圧）12,23,31を得る。LPF1の出力信号
は第１アンプOP1のマイナス入力端に供給され、LPF2の
出力信号は第１アンプOP1のプラス入力端と第２アンプO
P2のマイナス入力端に供給される。また、LPF3の出力信
号は第２アンプOP2のプラス入力端に供給される。両ア
ンプOP1,OP2の出力信号23−12,31−12はVCO1と
VCO2にそれぞれ入力される。
において、PC1〜PC3は乗算器から構成される第１〜第３
位相比較器で、これら第1,第３位相比較器PC1,PC3の第
１入力には入力信号f1が供給され、それらの第２入力に
はVCO1とVCO2の出力信号f2,f3が供給される。また第２
位相比較器PC2の第1,第２入力にはVCO1とVCO2の出力信
号f2,f3が供給される。各PC1〜PC3の出力信号f2−f1,f3
−f2,f3−f1はそれぞれ第１〜第３ローパスフイルタLPF
1〜LPF3に入力され、そのLPF1〜LPF3の出力に出力信号
（位相差電圧）12,23,31を得る。LPF1の出力信号
は第１アンプOP1のマイナス入力端に供給され、LPF2の
出力信号は第１アンプOP1のプラス入力端と第２アンプO
P2のマイナス入力端に供給される。また、LPF3の出力信
号は第２アンプOP2のプラス入力端に供給される。両ア
ンプOP1,OP2の出力信号23−12,31−12はVCO1と
VCO2にそれぞれ入力される。
次に上記実施例の動作を述べる。
第３図は３相PLL回路のタイムチヤートで、入力信号f1
に対し、第1,第2VCO1,VCO2の出力信号f2・f3がロツクさ
れるまでの各過程の電圧波形を示す。すなわち、入力信
号f1（第３図ａ）に対し、第1VCO1の出力信号f2が第３
図ｂのように位相が60゜,70゜,80゜とずれた後に入力信
号f1より120゜ずれた位置にくる。すると第１アンプOP1
の出力は零によりこの状態でロツクされる。一方、第2V
CO2の出力信号f3は入力信号f1に対して300゜,310゜…と
ずれた後に入力信号f1より240゜遅れた位置でロツクさ
れる。なお、図中第１位相比較器PC1、第２位相比較器P
C2および第３位相比較器PC3の各出力信号は、位相比較
器が乗算器から構成されるので、各電圧信号はf1×f2、
f2×f3およびf1×f3となるから第３図（ｄ）、（ｅ）お
よび（ｆ）に示す波形となる。また第１・第２・第３ロ
ーパスフイルタ、LPF1,LPF2,LPF3の各出力信号12・
23・31は第３図g,h,iに示す出力変動となり、さらに
第１アンプOP1,第２アンプOP2の各出力信号23−12,
31−23は第３図j,kに示す出力変動となる。
に対し、第1,第2VCO1,VCO2の出力信号f2・f3がロツクさ
れるまでの各過程の電圧波形を示す。すなわち、入力信
号f1（第３図ａ）に対し、第1VCO1の出力信号f2が第３
図ｂのように位相が60゜,70゜,80゜とずれた後に入力信
号f1より120゜ずれた位置にくる。すると第１アンプOP1
の出力は零によりこの状態でロツクされる。一方、第2V
CO2の出力信号f3は入力信号f1に対して300゜,310゜…と
ずれた後に入力信号f1より240゜遅れた位置でロツクさ
れる。なお、図中第１位相比較器PC1、第２位相比較器P
C2および第３位相比較器PC3の各出力信号は、位相比較
器が乗算器から構成されるので、各電圧信号はf1×f2、
f2×f3およびf1×f3となるから第３図（ｄ）、（ｅ）お
よび（ｆ）に示す波形となる。また第１・第２・第３ロ
ーパスフイルタ、LPF1,LPF2,LPF3の各出力信号12・
23・31は第３図g,h,iに示す出力変動となり、さらに
第１アンプOP1,第２アンプOP2の各出力信号23−12,
31−23は第３図j,kに示す出力変動となる。
いま、第1VCO1の出力信号f2について注目すると、第１
アンプOP1の出力信号は第３図ｊに示す如く、負のレベ
ルとなる。この負のレベルの出力信号23−12は第１
図に示す第1VCO1に入力されるので、この出力信号f2の
周波数は低下し、入力信号f1により120゜位相がずれ
る。この時点で第１アンプOP1の出力は零となり、この
状態でロツクされる。
アンプOP1の出力信号は第３図ｊに示す如く、負のレベ
ルとなる。この負のレベルの出力信号23−12は第１
図に示す第1VCO1に入力されるので、この出力信号f2の
周波数は低下し、入力信号f1により120゜位相がずれ
る。この時点で第１アンプOP1の出力は零となり、この
状態でロツクされる。
同様に第2VCO2の出力信号f3については、第２アンプOP2
の出力信号が第３図ｋのように、正レベルなので、第２
図に示す第2VCO2の出力信号f2の周波数は上昇し、入力
信号f1より240゜おくれた位置でロツクされる。
の出力信号が第３図ｋのように、正レベルなので、第２
図に示す第2VCO2の出力信号f2の周波数は上昇し、入力
信号f1より240゜おくれた位置でロツクされる。
上記のように第２図に示した回路に入力信号f1が入力さ
れると、３相交流となるための出力信号f2・f3を発生さ
せることができる。なお、第４図は第1VCO1の出力信号f
2と第１アンプOP1の出力信号23−12との関係を位相
差で示したものである。
れると、３相交流となるための出力信号f2・f3を発生さ
せることができる。なお、第４図は第1VCO1の出力信号f
2と第１アンプOP1の出力信号23−12との関係を位相
差で示したものである。
次に、この発明の第２実施例を説明する。
第１実施例の３相PLL回路では、第５図に示すように出
力信号f2,f3に正相領域と逆相領域が存在するので好ま
しくないことがある。例えば第６図に示すように逆相領
域は安定度の悪い状態であり、通常はより安定な正相状
態になる。上記の状態の変化を示したのが第７図であ
る。ここでこの第７図に示すように、出力信号f2に注目
すると、例えばａ時点では信号f1に対し逆相となつてい
るが、ｂ時点で第1VCO1の出力信号f2が変動すると位相
が進み、ｃ時点では正相となる。このように逆相でも平
衡しているが、多少でもVCOが変動すると直ちに正相に
なる。
力信号f2,f3に正相領域と逆相領域が存在するので好ま
しくないことがある。例えば第６図に示すように逆相領
域は安定度の悪い状態であり、通常はより安定な正相状
態になる。上記の状態の変化を示したのが第７図であ
る。ここでこの第７図に示すように、出力信号f2に注目
すると、例えばａ時点では信号f1に対し逆相となつてい
るが、ｂ時点で第1VCO1の出力信号f2が変動すると位相
が進み、ｃ時点では正相となる。このように逆相でも平
衡しているが、多少でもVCOが変動すると直ちに正相に
なる。
第２実施例は第１実施例で形成された３相PLL回路の出
力信号を正相に保持させる３相PLL回路の付加整相回路
である。第８図はその原理的構成を示すブロツク図であ
る。同図において、29は第１実施例の３相PLL、30は整
相回路である。位相比較器31には３相PLLの出力信号f2
とf3とが入力され、この何れの信号の位相が進んでいる
かを判別し、出力信号f3が出力信号f2より位相が進んで
いると判別されたときには、マルチプレクサ32に切替信
号を送出する。マルチプレクサ32は上記切替信号によつ
て、出力信号f2,f3を切替え、その出力に整相出力信号f
32,f33を送出する。
力信号を正相に保持させる３相PLL回路の付加整相回路
である。第８図はその原理的構成を示すブロツク図であ
る。同図において、29は第１実施例の３相PLL、30は整
相回路である。位相比較器31には３相PLLの出力信号f2
とf3とが入力され、この何れの信号の位相が進んでいる
かを判別し、出力信号f3が出力信号f2より位相が進んで
いると判別されたときには、マルチプレクサ32に切替信
号を送出する。マルチプレクサ32は上記切替信号によつ
て、出力信号f2,f3を切替え、その出力に整相出力信号f
32,f33を送出する。
第９図は３相整相器の具体的回路の１例を示す。同図に
おいて、位相比較器31は３個のフリツプフロツプFF31a
〜FF31cとアンド回路AND31e,31fから構成され、出力信
号f2はFF31aのセツト端子ＳとFF31bのクロツク端子CLK
に供給される。また出力信号f3はFF31aのクロツク端子C
LKとFF31bのセツト端子Ｓに供給される。FF31aの出力
信号はFF31cのセツト端子SETに、FF31bの出力信号はF
F31cのクリア端子CLRにそれぞれ与えられる。上記FF31c
の出力Ｑ信号とFF31bの出力信号とはアンド回路AND31
aに、上記FF31aの出力信号と上記FF31cの出力信号
はアンド回路AND31bにそれぞれ入力させる。マルチプレ
クサ32は、アンド回路40および41の各出力信号を入力す
るオア回路42から成るマルチプレクサMUX32aと、アンド
回路43および44の各手力信号を入力するオア回路45から
なるマルチプレクサMUX32bとから構成される。アンド回
路40,43の入力端子に、デイレイ回路34bを介して出力信
号f2が入力され、またアンド回路41,44の第１入力端子
にはデイレイ回路34cを介して出力信号f3が入力され
る。位相比較器31のアンド回路31aおよび31bの各出力信
号は夫々アンド回路41,43の第２入力端子およびアンド
回路40,44の第２入力端子に与えられる。さらに出力信
号f1はデイレイ回路34aを介して出力信号f31となり、オ
ア回路42,45の各出力信号はf32,f33となる。上記デイレ
イ回路34a,34b,34cはクロツクの切替えが生じたとき、
マルチプレクサが動作するまでには時間がかかるため、
クロツクを遅らせ先に切替えを終らせるためのものであ
る。このデイレイ回路34a,34b,34cは切替時に生じるス
パイクノイズを除去するためである。
おいて、位相比較器31は３個のフリツプフロツプFF31a
〜FF31cとアンド回路AND31e,31fから構成され、出力信
号f2はFF31aのセツト端子ＳとFF31bのクロツク端子CLK
に供給される。また出力信号f3はFF31aのクロツク端子C
LKとFF31bのセツト端子Ｓに供給される。FF31aの出力
信号はFF31cのセツト端子SETに、FF31bの出力信号はF
F31cのクリア端子CLRにそれぞれ与えられる。上記FF31c
の出力Ｑ信号とFF31bの出力信号とはアンド回路AND31
aに、上記FF31aの出力信号と上記FF31cの出力信号
はアンド回路AND31bにそれぞれ入力させる。マルチプレ
クサ32は、アンド回路40および41の各出力信号を入力す
るオア回路42から成るマルチプレクサMUX32aと、アンド
回路43および44の各手力信号を入力するオア回路45から
なるマルチプレクサMUX32bとから構成される。アンド回
路40,43の入力端子に、デイレイ回路34bを介して出力信
号f2が入力され、またアンド回路41,44の第１入力端子
にはデイレイ回路34cを介して出力信号f3が入力され
る。位相比較器31のアンド回路31aおよび31bの各出力信
号は夫々アンド回路41,43の第２入力端子およびアンド
回路40,44の第２入力端子に与えられる。さらに出力信
号f1はデイレイ回路34aを介して出力信号f31となり、オ
ア回路42,45の各出力信号はf32,f33となる。上記デイレ
イ回路34a,34b,34cはクロツクの切替えが生じたとき、
マルチプレクサが動作するまでには時間がかかるため、
クロツクを遅らせ先に切替えを終らせるためのものであ
る。このデイレイ回路34a,34b,34cは切替時に生じるス
パイクノイズを除去するためである。
第10図は第２実施例のタイムチヤートで、このタイムチ
ヤートは３相PLL回路29の出力信号f2が出力信号f3より
遅れている場合でも、進んでいる場合でも、位相整相器
30により出力信号f32,f33が逆転することはなくなる。
ヤートは３相PLL回路29の出力信号f2が出力信号f3より
遅れている場合でも、進んでいる場合でも、位相整相器
30により出力信号f32,f33が逆転することはなくなる。
H.発明の効果 以上述べたように、この発明によれば120゜と240゜との
位相差を同時に得ることができる。
位相差を同時に得ることができる。
第１図はこの発明の第１実施例の構成を示すブロツク
図、第２図はこの発明の原理を述べる説明図、第３図は
３相PLLのタイムチヤート、第４図は入力信号f1と、第1
VCO1の出力信号f2と、第１アンプ出力信号23−12と
の関係を位相差で示す説明図、第５図は３相PLL信号の
正相と逆相との対比用タイムチヤート、第６図は３相PL
L回路の正相と逆相との関係を示す特性図、第７図は３
相PLL回路の逆相から正相へ復帰する場合の各過程のタ
イムチヤート、第８図はこの発明の第２実施例を示す構
成図、第９図は第８図の具体的な構成を示すブロツク
図、第10図は３相整相器のタイムチヤート、第11図は従
来のPLL回路構成のブロツク図、第12図は従来のPLL回路
の各過程のタイムチヤートである。 f1……入力信号、f2・f3……出力信号、PC1,PC2,PC3…
…第1,第2,第３位相比較器、LPF1,LPF2,LPF3……第1,第
2,第３ローパスフイルタ、OP1,OP2……第1,第２アン
プ、VCO1,VCO2……第1,第２電圧制御発振器、29……３
相PLL回路、30……整相回路、31……位相比較器、32…
…マルチプレクサ、FF31a,FF31b,FF31c……フリツプ・
フロツプ、AND31a,AND31b……アンド回路、MUX32a,MUX3
2b……マルチプレクサ、34a,34b,34c……デイレイ回
路。
図、第２図はこの発明の原理を述べる説明図、第３図は
３相PLLのタイムチヤート、第４図は入力信号f1と、第1
VCO1の出力信号f2と、第１アンプ出力信号23−12と
の関係を位相差で示す説明図、第５図は３相PLL信号の
正相と逆相との対比用タイムチヤート、第６図は３相PL
L回路の正相と逆相との関係を示す特性図、第７図は３
相PLL回路の逆相から正相へ復帰する場合の各過程のタ
イムチヤート、第８図はこの発明の第２実施例を示す構
成図、第９図は第８図の具体的な構成を示すブロツク
図、第10図は３相整相器のタイムチヤート、第11図は従
来のPLL回路構成のブロツク図、第12図は従来のPLL回路
の各過程のタイムチヤートである。 f1……入力信号、f2・f3……出力信号、PC1,PC2,PC3…
…第1,第2,第３位相比較器、LPF1,LPF2,LPF3……第1,第
2,第３ローパスフイルタ、OP1,OP2……第1,第２アン
プ、VCO1,VCO2……第1,第２電圧制御発振器、29……３
相PLL回路、30……整相回路、31……位相比較器、32…
…マルチプレクサ、FF31a,FF31b,FF31c……フリツプ・
フロツプ、AND31a,AND31b……アンド回路、MUX32a,MUX3
2b……マルチプレクサ、34a,34b,34c……デイレイ回
路。
Claims (2)
- 【請求項１】第１、第２および第３位相比較器と、これ
ら位相比較器に対応して設けられ、これら比較器の出力
信号を各別に位相差電圧信号に変換する第１、第２およ
び第３ローパスフイルタと、これらローパスフイルタの
うち第１ローパスフイルタの出力信号をマイナス入力端
に、第２ローパスフイルタの出力信号をプラス入力端に
入力される第１アンプと、前記ローパスフイルタのうち
第２ローパスフイルタの出力信号をマイナス入力端に、
第３ローパスフイルタの出力信号をプラス入力端に入力
される第２アンプと、前記第１アンプの出力信号が入力
され、その信号により制御される発振出力信号を送出す
る第１電圧制御発振器と、前記第２アンプの出力信号が
入力され、その信号により制御される発振出力信号を送
出する第２電圧制御発振器とを備え、前記第１、第３位
相比較器に入力信号（f1）と第１、第２電圧制御発振器
の発信出力信号（f2），（f3）とを各別に与え、かつ第
２位相比較器には第１、第２電圧制御発振器の発信出力
信号（f2），（f3）を与えるようにしたことを特徴とす
る３相PLL回路 - 【請求項２】第１、第２および第３位相比較器と、これ
ら位相比較器に対応して設けられ、これら比較器の出力
信号を各別に位相差電圧信号に変換する第１、第２およ
び第３ローパスフイルタと、これらローパスフイルタの
うち第１ローパスフイルタの出力信号をマイナス入力端
に、第２ローパスフイルタの出力信号をプラス入力端に
入力される第１アンプと、前記ローパスフイルタのうち
第２ローパスフイルタの出力信号をマイナス入力端に、
第３ローパスフイルタの出力信号をプラス入力端に入力
される第２アンプと、前記第１アンプの出力信号が入力
され、その信号により制御される発振出力信号を送出す
る第１電圧制御発振器と、前記第２アンプの出力信号が
入力され、その信号により制御される発振出力信号を送
出する第２電圧制御発振器とを備え、前記第１、第３位
相比較器に入力信号（f1）と第１、第２電圧制御発振器
の発振出力信号（f2），（f3）とを各別に与え、かつ第
２位相比較器には第１、第２電圧制御発振器の発振出力
信号（f2），（f3）を与え、前記発振出力信号（f2）と
（f3）の位相を比較する第４位相比較器と、前記発振出
力信号（f2）と（f3）が与えられるマルチプレクサとを
設け、第４位相比較器の出力によりマルチプレクサを切
替制御して発振出力信号（f2）と（f3）が逆相にならな
いようにしたことを特徴とする３相PLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074790A JPH0754903B2 (ja) | 1985-04-09 | 1985-04-09 | ３相ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074790A JPH0754903B2 (ja) | 1985-04-09 | 1985-04-09 | ３相ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61236361A JPS61236361A (ja) | 1986-10-21 |
| JPH0754903B2 true JPH0754903B2 (ja) | 1995-06-07 |
Family
ID=13557438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074790A Expired - Lifetime JPH0754903B2 (ja) | 1985-04-09 | 1985-04-09 | ３相ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754903B2 (ja) |
-
1985
- 1985-04-09 JP JP60074790A patent/JPH0754903B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61236361A (ja) | 1986-10-21 |
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