JPH075703Y2 - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JPH075703Y2 JPH075703Y2 JP6426888U JP6426888U JPH075703Y2 JP H075703 Y2 JPH075703 Y2 JP H075703Y2 JP 6426888 U JP6426888 U JP 6426888U JP 6426888 U JP6426888 U JP 6426888U JP H075703 Y2 JPH075703 Y2 JP H075703Y2
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- JP
- Japan
- Prior art keywords
- output
- frequency
- signal
- comparator
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】 イ．「考案の目的」 〔産業上の利用分野〕 本考案は、主として周波数シンセサイザに使用するPLL
（phase locked loop）方式の信号発生回路であって、
出力信号の周波数分解能と応答時間の改善に関するもの
である。
（phase locked loop）方式の信号発生回路であって、
出力信号の周波数分解能と応答時間の改善に関するもの
である。
第３図にPLL方式の従来の信号発生回路を示す。VCO（vo
ltage controlled oscillator:電圧制御発振器）１は、
加えられた制御信号s4によって周波数がある範囲で連続
的に変化する発振回路である。このVCO1は印加された制
御信号s4の電圧に対応した或る周波数で発振している。
そしてVCO1の出力信号s1を分周器２でＮ分周して信号s2
を作り、この信号s2を位相検出器３の一方の入力端子へ
加えている。
ltage controlled oscillator:電圧制御発振器）１は、
加えられた制御信号s4によって周波数がある範囲で連続
的に変化する発振回路である。このVCO1は印加された制
御信号s4の電圧に対応した或る周波数で発振している。
そしてVCO1の出力信号s1を分周器２でＮ分周して信号s2
を作り、この信号s2を位相検出器３の一方の入力端子へ
加えている。
このような状態で基準周波数信号（以下基準信号と言
う）srが位相検出器３の他端に加えられると、信号s2の
周波数と基準信号srの周波数差、あるいは位相差に応じ
て誤差電圧信号s3が生じる。ループフィルタ３はこの誤
差電圧信号s3を積分し、その結果得た或る電圧の制御信
号s4をVCO1へ帰還する。
う）srが位相検出器３の他端に加えられると、信号s2の
周波数と基準信号srの周波数差、あるいは位相差に応じ
て誤差電圧信号s3が生じる。ループフィルタ３はこの誤
差電圧信号s3を積分し、その結果得た或る電圧の制御信
号s4をVCO1へ帰還する。
ここで、VCO1が周波数ａを出力するには制御信号s4＝
Ea（ｖ）、また、周波数ｂを出力するには制御信号s4
＝Eb（ｖ）とすることが必要とする。
Ea（ｖ）、また、周波数ｂを出力するには制御信号s4
＝Eb（ｖ）とすることが必要とする。
今、VCO1が周波数ｂで安定に発振している場合、これ
を周波数ａに変更するには設定信号（図示せず）を分
周器２に加え、分周比ＮをNb→Naとする。
を周波数ａに変更するには設定信号（図示せず）を分
周器２に加え、分周比ＮをNb→Naとする。
分周比をNb→Naへ変更したことにより、信号s2の位相が
直ちに変化し、従って位相検出器３の誤差電圧信号s3は
0vから或る値（例えばδｖ）へ変化する。ループフィル
タ４はこのδｖを積分するので、制御信号s4＝（Eb＋
Δ）→Eaと変化する。その結果、VCO1の周波数もｂ→
ａへ変化する。このようにVCO1の周波数がａとなる
と、信号srとs2の位相が一致して（同一の周波数とな
る）、再び誤差電圧信号s3＝0vとなって、PLLがロック
し、系が安定する。従って、 ｒ＝82＝85/Na …（１） となる。ここで、ｒは基準信号srの周波数、82は信
号s2の周波数、85は信号s1の周波数である。このよう
に分周器２に加える設定信号により、所望もの周波数を
VCO1から取出すことができる。
直ちに変化し、従って位相検出器３の誤差電圧信号s3は
0vから或る値（例えばδｖ）へ変化する。ループフィル
タ４はこのδｖを積分するので、制御信号s4＝（Eb＋
Δ）→Eaと変化する。その結果、VCO1の周波数もｂ→
ａへ変化する。このようにVCO1の周波数がａとなる
と、信号srとs2の位相が一致して（同一の周波数とな
る）、再び誤差電圧信号s3＝0vとなって、PLLがロック
し、系が安定する。従って、 ｒ＝82＝85/Na …（１） となる。ここで、ｒは基準信号srの周波数、82は信
号s2の周波数、85は信号s1の周波数である。このよう
に分周器２に加える設定信号により、所望もの周波数を
VCO1から取出すことができる。
しかし、上記のような手段は次の問題点を有している。
本明細書で述べるような信号発生回路を備えた周波数シ
ンセサイザにおいては、信号発生回路から高い分解能の
周波数信号を取出す必要性がある。ここで（１）式より
出力周波数85は、85 ＝Ｎ・ｒであるから（Ｎは分周比）、分解能を向
上させるには、基準周波数ｒを低い周波数にすれば良
いことになる。
ンセサイザにおいては、信号発生回路から高い分解能の
周波数信号を取出す必要性がある。ここで（１）式より
出力周波数85は、85 ＝Ｎ・ｒであるから（Ｎは分周比）、分解能を向
上させるには、基準周波数ｒを低い周波数にすれば良
いことになる。
一方、PLL回路を用いた信号発生回路は、ループフィル
タ４の時間遅れ要素を持っているため、設定信号により
分周器２の分周比Ｎを変化させてから所望の周波数の信
号をVCO1が出力するまでかなりの時間遅れが生じる。出
願人の実験によると、周波数が切換るのに基準信号srの
周期（Ts＝1/ｒ）の数10倍の時間がかかった。
タ４の時間遅れ要素を持っているため、設定信号により
分周器２の分周比Ｎを変化させてから所望の周波数の信
号をVCO1が出力するまでかなりの時間遅れが生じる。出
願人の実験によると、周波数が切換るのに基準信号srの
周期（Ts＝1/ｒ）の数10倍の時間がかかった。
従って、高分解能の周波数を得るために基準信号srの周
波数ｒを低い値にすれば（その周期Tsは大きくな
る）、出力の周波数85を切換える際に、大きくなった
周期の数10倍の切換時間を要するので、応答性が非常に
悪くなる問題点がある。また基準周波数ｒを逓倍にす
れば応答性は悪化しないが、一般の逓倍回路には出力周
波数の同調回路があり、これを可変とすることは非常に
面倒である。
波数ｒを低い値にすれば（その周期Tsは大きくな
る）、出力の周波数85を切換える際に、大きくなった
周期の数10倍の切換時間を要するので、応答性が非常に
悪くなる問題点がある。また基準周波数ｒを逓倍にす
れば応答性は悪化しないが、一般の逓倍回路には出力周
波数の同調回路があり、これを可変とすることは非常に
面倒である。
本考案は、上記のような問題点を解決するためになされ
るもので、応答性がよく、高分解能の周波数信号を出力
することができる信号発生回路を実現することを目的と
する。
るもので、応答性がよく、高分解能の周波数信号を出力
することができる信号発生回路を実現することを目的と
する。
ロ．「考案の構成」 〔問題点を解決するための手段〕 本考案に係る信号発生回路は、VCOと、このVCOの出力信
号に同期して値が周波数設定入力に対応した一定ステッ
プで順次増加する累算部と、基準信号により一定周期で
リセットされるランプ波発生器と、このランプ波発生器
の出力と前記累算部の出力とを比較する比較器と、この
比較器出力と前記VCO出力との位相差を検出する位相検
出器と、この位相検出器の出力を積分して前記VCOに出
力するループフィルタとを備え、周波数設定入力に対応
して基準信号の周波数を逓倍した周波数信号を出力する
ように構成した事を特徴とする。
号に同期して値が周波数設定入力に対応した一定ステッ
プで順次増加する累算部と、基準信号により一定周期で
リセットされるランプ波発生器と、このランプ波発生器
の出力と前記累算部の出力とを比較する比較器と、この
比較器出力と前記VCO出力との位相差を検出する位相検
出器と、この位相検出器の出力を積分して前記VCOに出
力するループフィルタとを備え、周波数設定入力に対応
して基準信号の周波数を逓倍した周波数信号を出力する
ように構成した事を特徴とする。
周波数設定値によりランプ波発生器の最大出力値に達す
るまでに要する累算器のステップ数が変るので、基準周
波数より高い周波数で変化させることができる。
るまでに要する累算器のステップ数が変るので、基準周
波数より高い周波数で変化させることができる。
以下、図面を用いて本考案を詳しく説明する。
第１図は、本考案に係る信号発生回路の一実施例を示し
た図である。同図において、11は第３図の１と同様のVC
O、15は周波数設定信号を入力する設定レジスタ、16は
設定レジスタ15の出力s15を一方の入力とする加算器、1
7は加算器16の出力s16を入力して保持しその出力s17が
加算器16の他の入力となるレジスタ、25は加算器16およ
びレジスタ17からなる累算器、18は累算器25の出力s17
をDA変換するDA変換器、19は定電流源、20は定電流源19
の一端がその反転入力端子に接続する演算増幅器、Ｃは
その両端が演算増幅器20の反転入力端子および出力端子
に接続するキャパシタ、21は同じくスイッチ、26は演算
増幅器20,キャパシタＣおよびスイッチ21からなりラン
プ波発生器を構成する積分器、22は積分器26の出力s20
を入力して保持し、その出力s22がDA変換器18のリファ
レンス入力となるサンプル・ホールド回路、23はDA変換
器18の出力s18をその反転入力としランプ発生器26の出
力s20をその非反転入力とする比較器、13は比較器23の
出力s23を一方の入力としVCO11の出力s11を他方の入力
とする第３図の３と同様な位相検出器、14は位相検出器
13の出力s13を積分するループフィルタ、24はループフ
ィルタ14の出力とプリチューン電圧とを加算し出力s24
がVCO11の制御電圧入力となる加算器である。
た図である。同図において、11は第３図の１と同様のVC
O、15は周波数設定信号を入力する設定レジスタ、16は
設定レジスタ15の出力s15を一方の入力とする加算器、1
7は加算器16の出力s16を入力して保持しその出力s17が
加算器16の他の入力となるレジスタ、25は加算器16およ
びレジスタ17からなる累算器、18は累算器25の出力s17
をDA変換するDA変換器、19は定電流源、20は定電流源19
の一端がその反転入力端子に接続する演算増幅器、Ｃは
その両端が演算増幅器20の反転入力端子および出力端子
に接続するキャパシタ、21は同じくスイッチ、26は演算
増幅器20,キャパシタＣおよびスイッチ21からなりラン
プ波発生器を構成する積分器、22は積分器26の出力s20
を入力して保持し、その出力s22がDA変換器18のリファ
レンス入力となるサンプル・ホールド回路、23はDA変換
器18の出力s18をその反転入力としランプ発生器26の出
力s20をその非反転入力とする比較器、13は比較器23の
出力s23を一方の入力としVCO11の出力s11を他方の入力
とする第３図の３と同様な位相検出器、14は位相検出器
13の出力s13を積分するループフィルタ、24はループフ
ィルタ14の出力とプリチューン電圧とを加算し出力s24
がVCO11の制御電圧入力となる加算器である。
上記のような構成の装置の動作を第２図のタイムチャー
トを用いて説明する。ここでは周波数逓倍比Nmが10の場
合、すなわち出力周波数foが fo＝Nmｒ＝10ｒ …（２） の場合を示す。設定レジスタ15には1/Nm＝0.1がデータ
として保持される。またDA変換器18のデータ入力が1.0
のとき、出力s18はリファレンス入力s22と等しくなる。
さらにVCO11の出力周波数は誤ロックを防ぐため、あら
かじめプリチューン電圧によりほぼ目的の周波数に合せ
られている。以下動作手順を示す。
トを用いて説明する。ここでは周波数逓倍比Nmが10の場
合、すなわち出力周波数foが fo＝Nmｒ＝10ｒ …（２） の場合を示す。設定レジスタ15には1/Nm＝0.1がデータ
として保持される。またDA変換器18のデータ入力が1.0
のとき、出力s18はリファレンス入力s22と等しくなる。
さらにVCO11の出力周波数は誤ロックを防ぐため、あら
かじめプリチューン電圧によりほぼ目的の周波数に合せ
られている。以下動作手順を示す。
基準信号srの立上がりにより、レジスタ17の内容がク
リアされる。同時に積分器26はスイッチ21でリセットさ
れ、直ちにランプ波形が立上がってゆく。すると比較器
23の入力は非反転側が大きいので、直ちに立上がる。
リアされる。同時に積分器26はスイッチ21でリセットさ
れ、直ちにランプ波形が立上がってゆく。すると比較器
23の入力は非反転側が大きいので、直ちに立上がる。
VCO11の出力の立下がりのタイミングでレジスタ17の
内容が変化する。ここで 新レジスタ値＝旧レジスタ値＋設定レジスタ値（ここで
は0.1） …（３） である。その結果比較器23の出力s23が立下がる。
内容が変化する。ここで 新レジスタ値＝旧レジスタ値＋設定レジスタ値（ここで
は0.1） …（３） である。その結果比較器23の出力s23が立下がる。
次に積分器26により再び比較器23の非反転入力側が大
きくなり、比較器出力s23が立上がる。
きくなり、比較器出力s23が立上がる。
次にVCO11出力s11の立下がりでレジスタ17の内容が更
新される（0.2となる）。以下同様な動作を繰返す。
新される（0.2となる）。以下同様な動作を繰返す。
レジスタ17の内容が更新され、1.0となる。
積分器出力が1.0に対応する値となり、比較出力s23が
立上がる。ほぼ同時に基準信号srも立上がり、このタイ
ミングでサンプル・ホールド回路22がサンプルした基準
信号srの１周期分のランプ波ピーク値がDA変換器18のリ
ファレンス入力となる。以下同様の動作を繰返す。
立上がる。ほぼ同時に基準信号srも立上がり、このタイ
ミングでサンプル・ホールド回路22がサンプルした基準
信号srの１周期分のランプ波ピーク値がDA変換器18のリ
ファレンス入力となる。以下同様の動作を繰返す。
比較器23の出力s23は基準信号srに基づくタイミングで
出力され、上記の具体例では基準信号srの周期Ts＝1/
ｒを10等分したものと等しくなる。したがってこの信号
s23とVCO11出力s13とを位相比較し、ループフィルタ14,
加算器24を介してVCO11に帰還して、PLLを形成すること
により、VCO出力s11として基準信号srと同期しかつ逓倍
された周波数信号を得ることがができる。
出力され、上記の具体例では基準信号srの周期Ts＝1/
ｒを10等分したものと等しくなる。したがってこの信号
s23とVCO11出力s13とを位相比較し、ループフィルタ14,
加算器24を介してVCO11に帰還して、PLLを形成すること
により、VCO出力s11として基準信号srと同期しかつ逓倍
された周波数信号を得ることがができる。
この様な構成の信号発生回路によれば、基準信号の周波
数を逓倍しているので、位相検出器の入力周波数が高
く、応答が早い。
数を逓倍しているので、位相検出器の入力周波数が高
く、応答が早い。
また逓倍数は任意であるので、希望の任意の周波数を設
定できる。
定できる。
なお上記の実施例において、第１図のVCO11の出力を分
周器を介して位相検出器13やレジスタ17に加えてもよ
い。Ｍ分周器を用いる場合、出力周波数foは fo＝MNmｒ …（４） となる。
周器を介して位相検出器13やレジスタ17に加えてもよ
い。Ｍ分周器を用いる場合、出力周波数foは fo＝MNmｒ …（４） となる。
また上記の実施例において、ディジタル出力のランプ発
生器を使用しその出力と累算器25の出力とをデジタル比
較器で比較すれば、DA変換器を省略できる。
生器を使用しその出力と累算器25の出力とをデジタル比
較器で比較すれば、DA変換器を省略できる。
ハ．「本考案の効果」 以上述べたように、本考案によれば、応答性がよく、高
分解能の周波数信号を出力することができるPLL方式の
信号発生回路を簡単な構成で実現することができる。
分解能の周波数信号を出力することができるPLL方式の
信号発生回路を簡単な構成で実現することができる。
第１図は本考案に係る信号発生回路の一実施例を示した
図、第２図は第１図装置の動作を示すタイムチャート、
第３図はPLL方式の従来の信号発生回路を示した図であ
る。 11……VCO、13……位相検出器、14……ループフィル
タ、23……比較器、25……累算器、26……ランプ波発生
器、sr……基準信号、sf……周波数設定入力。
図、第２図は第１図装置の動作を示すタイムチャート、
第３図はPLL方式の従来の信号発生回路を示した図であ
る。 11……VCO、13……位相検出器、14……ループフィル
タ、23……比較器、25……累算器、26……ランプ波発生
器、sr……基準信号、sf……周波数設定入力。
Claims (1)
- 【請求項１】電圧制御発振器と、 この電圧制御発振器の出力信号に同期して値が周波数設
定入力に対応した一定ステップで順次増加する累算器
と、 基準信号により一定周期でリセットされるランプ波発生
器と、 このランプ波発生器の出力と前記累算部の出力とを比較
する比較器と、 この比較器出力と前記電圧制御発振器出力との位相差を
検出する位相検出器と、 この位相検出器の出力を積分して前記電圧制御発振器に
出力するループフィルタとを備え、 周波数設定入力に対応して基準信号の周波数を逓倍した
周波数信号を出力するように構成した事を特徴とする信
号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6426888U JPH075703Y2 (ja) | 1988-05-16 | 1988-05-16 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6426888U JPH075703Y2 (ja) | 1988-05-16 | 1988-05-16 | 信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01167731U JPH01167731U (ja) | 1989-11-27 |
| JPH075703Y2 true JPH075703Y2 (ja) | 1995-02-08 |
Family
ID=31289742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6426888U Expired - Lifetime JPH075703Y2 (ja) | 1988-05-16 | 1988-05-16 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH075703Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2549431B2 (ja) * | 1989-02-28 | 1996-10-30 | 富士通株式会社 | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
| JP4593261B2 (ja) * | 2004-12-17 | 2010-12-08 | セイコーＮｐｃ株式会社 | 周波数シンセサイザ及びその基準信号位相設定方法 |
-
1988
- 1988-05-16 JP JP6426888U patent/JPH075703Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01167731U (ja) | 1989-11-27 |
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