JPH0757068A

JPH0757068A - 半導体メモリカード

Info

Publication number: JPH0757068A
Application number: JP5228126A
Authority: JP
Inventors: Hirohisa Shishikura; 博久宍倉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-08-20
Filing date: 1993-08-20
Publication date: 1995-03-03

Abstract

(57)【要約】【目的】不揮発性及びアクセスの高速性を兼ね備えた
安価なカードとする。【構成】安価な擬似ＳＲＡＭ２と、不揮発性メモリの
一種であるＲＯＭ３とを搭載する。ホスト装置は、デコ
ーダ回路８を介して擬似ＳＲＡＭ２及びＲＯＭ３をアク
セスする。このデコーダ回路８によりアクセス対象とな
るアドレスに応じて擬似ＳＲＡＭ２又はＲＯＭ３を任意
にアクセスすることができる。この場合、ホスト装置
は、擬似ＳＲＡＭ２に割り当てられたアドレスの領域を
ワーキングメモリエリアとして使用し、この領域を高速
にアクセスし、データ処理速度を高速化する。また、Ｒ
ＯＭ３に割り当てられた領域を例えばプログラムや字体
フォント等を格納する領域として使用し、記憶内容の不
揮発性を保障する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ等の電子
機器に付属的に接続してメモリとして使用される半導体
メモリカードに関するものである。

【０００２】

【従来の技術】従来、半導体集積回路の技術の進歩に伴
ない、コンピュータ等の電子機器のデータ格納手段やＩ
Ｄカード等として使用される半導体メモリカードが普及
しつつある。このような半導体メモリカードについて
は、例えば、縦８５．６mm、横５４．０mm、厚さ３．３
mmの小型形状の中に形成するガイドライン（「ＩＣメモ
リカードガイドライン」、社団法人日本電子工業振興
協会）が提案されている。また、３．３mmより厚い仕様
の提案もある。このようなガイドラインに基づいて、さ
まざまな仕様の半導体メモリカードが提案されている。

【０００３】具体化されている半導体メモリカードに
は、ＳＲＡＭを搭載するＳＲＡＭカード、マスクＲＯＭ
を搭載するマスクＲＯＭカード、ＥＰＲＯＭを搭載する
ＥＰＲＯＭカード、ＯＴＰ（ワンタイム・プログラマブ
ル）ＲＯＭを搭載するＯＴＰＲＯＭカード、フラッシュ
メモリを搭載するフラッシュメモリ・カード等がある。
これらの半導体メモリカードには、それぞれに長所と短
所がある。

【０００４】例えば、マスクＲＯＭカードは、比較的ビ
ット当りの価格が安いという長所がある反面、読み出し
専用であって書き込みができない。また、ＳＲＡＭカー
ドは、任意に書き込みができる長所がある反面、ビット
当りの価格が高い。ＥＰＲＯＭカードは、書き込みが可
能であり、ビット当りの価格もＳＲＡＭカードよりは安
いが、書換えをする前にメモリセル部分に紫外線を照射
して以前のデータを消去しなければならない欠点があ
り、かつ書き込み（プログラミングという）には高い電
圧が必要である。ＯＴＰＲＯＭカードは、紫外線による
消去ができないものであり、一旦書き込みをしてしまう
と書き直しができない。フラッシュメモリカードは、ビ
ット当りの価格が安く書換えが可能という長所を有する
が、一括消去方式であるため、１ビットだけを書換える
場合でも、１個のフラッシュメモリの全ビットを消去
し、再書き込みをしなければならない。従って、書換え
に手間と時間がかかる。また、ＳＲＡＭは電源ＯＦＦで
書き込んだ内容が揮発してしまう。従って、上位のシス
テムから抜き取られてシステム側からの電源供給が途絶
えてもデータを保持し続ける必要がある場合には、ＳＲ
ＡＭカード内に電池を搭載しなければならない。

【０００５】一方、ＤＲＡＭを搭載するＤＲＡＭカード
は、比較的にビット当りの価格が安く、かつ任意に読み
書きできる長所があるが、実開平３−１１６４５９号に
開示されているように、アドレスを指定するのに、ＲＡ
Ｓ（ロウ・アドレス・ストローブ）信号とＣＡＳ（コラ
ム・アドレス・ストローブ）信号という２つのタイミン
グ信号が必要である。従って、アクセス手順が煩雑であ
り、アクセス時間がかかる。また、ＤＲＡＭは、電源電
圧が印加されている状態であっても、頻繁にリフレッシ
ュを行なわないとメモリ内容が消失してしまう。また、
上述のガイドラインでは、上述した様々な種類の半導体
メモリカードの端子配置と端子形状がすべて共通になる
ように標準化している。このため、物理的なインタフェ
ースに関する限り、ホスト装置のカード用の１つのスロ
ットに対して、様々な種類の半導体メモリカードが挿入
され、使用され得る。

【０００６】個々のメモリカードは、搭載するメモリデ
バイスやあるいはメモリカード内での特有な条件設定に
よって使われ方が異なるので、多くの場合そのカードの
属性をホスト装置に知らせる必要がある。それがカード
属性情報と呼ばれるものである。上述したガイドライン
には、カード属性情報に関する規定が詳細に述べられて
いる。カード属性情報には、様々な属性を記載すること
が可能であり、これらのカード属性情報はタプルと呼ば
れる項目単位ごとに記載される。これらのカード属性情
報は、アトリビュートメモリに格納され、コモンメモリ
と区別される。上述した文献で規格化されているメモリ
カードのインタフェース信号は、１６ビットデータバ
ス、アドレス及びカードイネーブル信号ＣＥ１、ＣＥ
２、出力イネーブル信号ＯＥ、ライトイネーブル信号Ｗ
Ｅ、それに属性メモリ空間セレクト信号ＲＥＧ等であ
る。ＲＥＧがＨレベルのとき、コモンメモリに対するア
クセスが行なわれ、他方ＲＥＧがＬレベルのとき、アト
リビュートメモリに対するアクセスが行なわれる。

【０００７】

【発明が解決しようとする課題】ところで、上述のよう
な半導体メモリカードは、プログラムや字体フォント等
のデータ格納手段として用いられる場合がある。このよ
うな場合には、半導体メモリカードは電源電圧が与えら
れなくなっても情報を保持するようにしなければならな
い。つまり、不揮発性の半導体メモリカードでなければ
ならない。また、上述のような半導体メモリカードは、
上位のシステムのワーキングメモリとして用いられる場
合がある。このような場合には、半導体メモリカードは
上位のシステムに挿入されている処理動作の間、頻繁に
かつ高速に書き込み及び読み出しを行なうことができな
ければならない。

【０００８】しかしながら、これらの２つの要求を同時
に満足するような安価なメモリデバイスは、現状では存
在しない。特開昭６１−１６０１８５号及び特開平１−
１２８１１０号公報に開示されているように、電池を内
蔵してホストシステムからの電源が遮断されたとき、バ
ックアップするように構成されたＳＲＡＭカードは、上
述したメモリ内容の不揮発性とアクセスの高速性の２つ
の条件を同時に満たすが、ビット当りの価格が高いとい
う問題があった。

【０００９】また、上述したカード属性情報を持つメモ
リカードにおいては、コモンメモリの他に、そのカード
属性情報を格納するための専用のアトリビュートメモリ
が必要になるので、カード属性情報の性質に応じてその
専用のアトリビュートメモリを変更しなければならない
という問題があった。例えば、固定的なカード属性を持
つＳＲＡＭカードであれば、コモンメモリであるＳＲＡ
Ｍの他にアトリビュートメモリとしてＲＯＭが必要にな
る。また、変更可能なカード属性を持つＲＯＭカードを
実現するには、コモンメモリであるＲＯＭの他にアトリ
ビュートメモリとしてＥＥＰＲＯＭを持たせることが必
要になる。本発明は、上述した問題点を解決するために
なされたもので、不揮発性とアクセスの高速性の２つの
要求を同時に満たすとともに、カード属性情報の格納場
所を変更可能とした安価な半導体メモリカードを提供す
ることを目的とするものである。

【００１０】

【課題を解決するための手段】第１の発明の半導体メモ
リカードは、ＳＲＡＭと同様のアクセス方法によりアク
セス可能な１又は２以上の擬似ＳＲＡＭと、電源の供給
がなくても記憶内容を保持することが可能な不揮発性メ
モリと、ホスト装置の出力するアドレスに応じて前記擬
似ＳＲＡＭ及び不揮発性メモリのいずれかをアクセス可
能とするイネーブル信号を出力するデコーダ回路とから
成ることを特徴とするものである。

【００１１】第２の発明の半導体メモリカードは、デー
タを格納する１又は２以上のコモンメモリと、当該コモ
ンメモリの種類等を示す属性情報を格納する１又は２以
上のアトリビュートメモリと、当該アトリビュートメモ
リ及び前記コモンメモリに接続されるデータバスを切換
えるデータバス切換回路と、前記アトリビュートメモリ
及び前記コモンメモリのいずれかを選択するチップセレ
クト回路と、当該チップセレクト回路の選択状態を設定
する基板上設定部とから成ることを特徴とするものであ
る。

【００１２】

【作用】第１の発明の半導体メモリカードにおいては、
安価な擬似ＳＲＡＭと、不揮発性メモリとを搭載してい
る。ホスト装置は、この半導体メモリカード内のデコー
ダ回路を介してこれらメモリをアクセスする。これによ
り、そのアクセス対象となるアドレスに応じて擬似ＳＲ
ＡＭ又は不揮発性メモリをアクセスすることができる。
ホスト装置は、擬似ＳＲＡＭに割り当てられたアドレス
の領域をワーキングメモリエリアとして使用し、不揮発
性メモリに割り当てられた領域を例えばプログラムや字
体フォント等を格納する領域として使用する。

【００１３】第２の発明の半導体メモリカードにおいて
は、基板上設定部の設定を変えることにより、チップセ
レクト回路が選択するメモリチップを変更し、アトリビ
ュートメモリに格納すべき属性情報をコモンメモリに格
納することができる。これにより、例えば、コモンメモ
リがＲＯＭの場合の半導体メモリカードを次のように使
用することができる。即ち、属性情報をＲＯＭから成る
コモンメモリに格納することにより、アトリビュートメ
モリが不要な半導体メモリカードとすることができる。
また、属性情報をＥＥＰＲＯＭから成るアトリビュート
メモリに格納することにより、変更可能なカード属性を
持つ半導体メモリカードとすることができる。

【００１４】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。（第１の発明）図１は、第１の発明の半導体メモリカー
ドの第１の実施例を示す。図１において、下位アドレス
１は１９ビットあり、各ビットをＡ１８〜Ａ０とする。
この下位アドレス１は、擬似ＳＲＡＭ２のアドレス入力
端子及びＲＯＭ３のアドレス入力端子に入力されてい
る。擬似ＳＲＡＭ２は、ＤＲＡＭと同様の構成である
が、ＳＲＡＭと同様のアクセスを行なえるＲＡＭであ
る。即ち、実開平３−１１６４５９号に開示されている
ようなＲＡＳ信号及びＣＡＳ信号によるアクセス手順を
とる必要がなく、１回のタイミングでアドレスを入力し
てアクセスすることができる。また、ＲＯＭ３は、周知
のように、読み出し専用の半導体メモリである。

【００１５】また、データバス４は８ビットあり、各ビ
ットをＤ７〜Ｄ０とする。このデータバス４は、擬似Ｓ
ＲＡＭ２のデータ入出力端子及びＲＯＭ３のデータ出力
端子に接続されている。出力イネーブル信号５は、デー
タバス４に対して、擬似ＳＲＡＭ２の出力やＲＯＭ３の
出力を許可するための信号である。即ち、出力イネーブ
ル信号５は、擬似ＳＲＡＭ２の出力イネーブル端子及び
ＲＯＭ３の出力イネーブル端子に接続されている。ライ
トイネーブル信号６は、擬似ＳＲＡＭ２に書き込みを行
なうか否かを制御するための信号であり、擬似ＳＲＡＭ
２のライトイネーブル端子に入力されている。

【００１６】カードイネーブル信号７は、メモリカード
の動作を可能にするための信号であり、デコーダ回路８
の第１の入力端子に入力されている。上位アドレスＡ１
９は、デコーダ回路８の第２の入力端子に入力されてい
る。デコーダ回路８は、最も単純なデコーダ回路であ
り、Ａ１９がＬレベルのとき、擬似ＳＲＡＭ２に対する
書き込みあるいは読み出し動作を許可し、逆に、Ａ１９
がＨレベルのとき、ＲＯＭ３に対する読み出し動作を許
可するように動作する。即ち、デコーダ回路８の第１の
出力信号１０は、擬似ＳＲＡＭ２のチップイネーブル端
子に接続される一方、デコーダ回路８の第２の出力信号
１１はＲＯＭ３のチップイネーブル端子に入力されてい
る。

【００１７】図２は、デコーダ回路８の動作を説明する
ための真理値表である。ここでは、各信号がＬアクティ
ブの場合を例示する。まず、カードイネーブル信号７が
Ｈレベルの場合には、上位アドレスＡ１９に関係なく、
出力信号１０、１１は、Ｈレベルになるので、擬似ＳＲ
ＡＭ２及びＲＯＭ３は、ともに非アクティブになり、書
き込みも読み出しも不可能である。次に、カードイネー
ブル信号７がＬレベルであると、上位アドレスＡ１９に
よって選択される一方のメモリデバイスだけがアクティ
ブになる。

【００１８】図３は、図１の動作を補足的に説明するた
めのメモリマップ図である。図１においては、全体とし
て、Ａ１９〜Ａ０の２０ビットのアドレスで１Ｍバイト
のメモリ空間をアクセスできる。このアドレスを１６進
数で表わすと、“00000h”〜“FFFFFh”である。このう
ち、Ａ１９がＬレベルの範囲は、“00000h”〜“7FFFF
h”の５１２Ｋバイトに対応する。図１の実施例では、
図３に示すように擬似ＳＲＡＭがこの範囲に割り当てら
れる。Ａ１９がＨレベルの範囲は、“80000h”〜“FFFF
Fh”の５１２Ｋバイトに対応する。図１の実施例では、
図３に示すようにＲＯＭがこの範囲に割り当てられてい
る。上位システムから図１に示すようなメモリカードを
アクセスする場合、プログラム、辞書、文字フォント等
固定的な情報をＲＯＭ３に格納し、ワーキングメモリ等
の頻繁にかつ高速に読み書きする必要がある領域に擬似
ＳＲＡＭを割り当てるように構成する。

【００１９】次に、上述した図２により、擬似ＳＲＡＭ
の動作と機能を説明する。擬似ＳＲＡＭは、自動的にリ
フレッシュを行なうリフレッシュモードを有している。
図２に示すように、チップイネーブル端子ＣＥにＨレベ
ル、出力イネーブル端子ＯＥにＬレベルを与えると、リ
フレッシュ動作を実行する。チップイネーブル端子ＣＥ
にＬレベルを与えると、通常のメモリアクセスの動作で
あって、出力イネーブル端子ＯＥがＬレベルならメモリ
読み出し動作、ライトイネーブル端子ＷＥがＬレベルな
らメモリ書き込み動作を行なう。

【００２０】擬似ＳＲＡＭは、通常のメモリアクセス時
にＳＲＡＭと同様な簡便なタイミングでかつ高速に読み
書きすることができる。しかも、単位メモリ容量当りの
チップサイズがＳＲＡＭに比べて数分の１と小さく、価
格がＳＲＡＭの１／４程度で済む。あるいは、工業レベ
ルで実現できるチップサイズを基準にして比較した場
合、約４倍程度のメモリ容量を実現できる。前述のよう
に、図１に例示したようなメモリカードで、プログラ
ム、辞書、文字フォント等の固定的な情報をＲＯＭ３に
格納し、ワーキングメモリエリア等に擬似ＳＲＡＭ２を
割り当てるように構成すれば、固定的な情報は不揮発で
保持される一方、頻繁にかつ高速に読み書きする必要が
ある一時的な記憶情報の領域もメモリカードの中に確保
される。

【００２１】図４は、第１の発明に係る第２の実施例を
示す。図４において、下位アドレス２１は１９ビットあ
り、図１と同様に各ビットをＡ１８〜Ａ０とする。この
下位アドレス２１は、擬似ＳＲＡＭ２２のアドレス入力
端子及び２個のＲＯＭ２３−１、２３−２のアドレス入
力端子に入力されている。また、データバス２４は８ビ
ットあり、各ビットをＤ７〜Ｄ０とする。このデータバ
ス２４は、擬似ＳＲＡＭ２２のデータ入出力端子及び２
個のＲＯＭ２３−１、２３−２のデータ出力端子に接続
されている。

【００２２】出力イネーブル信号ＯＥは、データバス２
４に対して、擬似ＳＲＡＭ２２の出力や２個のＲＯＭ２
３−１、２３−２の出力を許可するための信号である。
即ち、出力イネーブル信号ＯＥは、擬似ＳＲＡＭ２２の
出力イネーブル端子及び２個のＲＯＭ２３−１、２３−
２の出力イネーブル端子ＯＥに接続されている。ライト
イネーブル信号ＷＥは、擬似ＳＲＡＭ２２に書き込みを
行なうか否かを制御するための信号であり、擬似ＳＲＡ
Ｍ２２のライトイネーブル端子ＷＥに入力されている。
カードイネーブル信号ＣＥは、メモリカードの動作を可
能にするための信号であり、デコーダ回路２８の第１の
入力端子に入力されている。

【００２３】上位アドレスＡ１９、Ａ２０は、デコーダ
回路２８の第２及び第３の入力端子に入力されている。
デコーダ回路２８は、第１の実施例におけるデコーダ回
路８よりもやや複雑な構成となっており、Ａ２０、Ａ１
９がともにＬレベルのとき、擬似ＳＲＡＭ２２に対する
書き込みあるいは読み出し動作を許可し、Ａ２０がＬレ
ベルでＡ１９がＨレベルのとき、ＲＯＭ２３−１に対す
る読み出し動作を許可し、Ａ２０がＨレベルでＡ１９が
Ｌレベルのとき、ＲＯＭ２３−２に対する読み出し動作
を許可するように動作する。

【００２４】即ち、デコーダ回路２８の第１の出力信号
３０は、擬似ＳＲＡＭ２２のチップイネーブル端子ＣＥ
に接続される一方、デコーダ回路２８の第２の出力信号
３１−１はＲＯＭ２３−１のチップイネーブル端子ＣＥ
に入力され、デコーダ回路２８の第３の出力信号３１−
２はＲＯＭ２３−２のチップイネーブル端子ＣＥに入力
されている。これにより、デコーダ回路２８は、２ビッ
トのアドレスＡ１９、Ａ２０をデコードする。

【００２５】図５は、デコーダ回路２８の動作を説明す
るための真理値表である。ここでも、各信号がＬアクテ
ィブの場合を例示する。まず、カードイネーブル信号Ｃ
ＥがＨレベルの場合には、上位アドレスＡ２０、Ａ１９
に関係なく、出力信号３０、３１−１及び３１−２は、
Ｈレベルになるので、擬似ＳＲＡＭ２２及びＲＯＭ２３
−１、２３−２は、ともに非アクティブになり、書き込
みも読み出しも不可能である。次に、カードイネーブル
信号ＣＥがＬレベルであると、上位アドレスＡ２０、Ａ
１９によって選択される一方のメモリデバイスだけがア
クティブになる。

【００２６】図６は、図４の動作を補足的に説明するた
めのメモリマップ図である。図４においては、図６に示
すように全体として、Ａ２０〜Ａ０の２１ビットのアド
レスで１．５Ｍバイトのメモリ空間をアクセスできる。
このアドレスを１６進数で表わすと、“000000h ”〜
“17FFFFh ”である。このうち、Ａ２０、Ａ１９がとも
にＬレベルの範囲は、“000000h ”〜“07FFFFh ”の５
１２Ｋバイトに対応する。図４の実施例では、図６に示
すように擬似ＳＲＡＭがこの範囲に割り当てられる。Ａ
２０がＬレベルで、Ａ１９がＨレベルの範囲は、“0800
00h ”〜“0FFFFFh ”の５１２Ｋバイトに対応する。図
４の実施例では、図６に示すようにＲＯＭ２３−１がこ
の範囲に割り当てられている。Ａ２０がＨレベルで、Ａ
１９がＬレベルの範囲は、“100000h ”〜“17FFFFh ”
の５１２Ｋバイトに対応する。図４の実施例では、図６
に示すようにＲＯＭ２３−２がこの範囲に割り当てられ
ている。

【００２７】第２の実施例によって、そのメモリカード
に搭載される複数種類のメモリデバイスのそれぞれの搭
載数が、必要とする全体としてのメモリ容量に応じて、
複数個である場合も許容されることが了解できる。この
第２の実施例では、単に、擬似ＳＲＡＭが１個で、ＲＯ
Ｍが２個の場合について例示しているに過ぎないが、擬
似ＳＲＡＭの方の数を増やした場合、あるいは、それら
の数が３個以上の場合についても、容易に発展させて考
えることができることはもちろんである。

【００２８】図７は、第１の発明に係る第３の実施例の
回路図である。図７において、下位アドレス４１は１９
ビットあり、図１と同様に各ビットをＡ１８〜Ａ０とす
る。この下位アドレス４１は、擬似ＳＲＡＭ４２のアド
レス入力端子及びＲＯＭ４３のアドレス入力端子に入力
されている。また、データバス４４は８ビットあり、各
ビットをＤ７〜Ｄ０とする。このデータバス４４は、擬
似ＳＲＡＭ４２のデータ入出力端子及びＲＯＭ４３のデ
ータ出力端子に接続されている。

【００２９】出力イネーブル信号ＯＥは、データバス４
４に対して、擬似ＳＲＡＭ４２の出力やＲＯＭ４３の出
力を許可するための信号である。即ち、出力イネーブル
信号ＯＥは、擬似ＳＲＡＭ４２の出力イネーブル端子及
びＲＯＭ４３の出力イネーブル端子に接続されている。
ライトイネーブル信号ＷＥは、擬似ＳＲＡＭ４２に書き
込みを行なうか否かを制御するための信号であり、擬似
ＳＲＡＭ４２のライトイネーブル端子に入力されてい
る。カードイネーブル信号ＣＥは、メモリカードの動作
を可能にするための信号であり、デコーダ回路４８の第
１の入力端子に入力されている。

【００３０】上位アドレスＡ１９、Ａ２０は、デコーダ
回路４８の第２及び第３の入力端子に入力されている。
デコーダ回路４８は、第１の実施例におけるデコーダ回
路８よりもやや複雑な構成となっており、Ａ２０、Ａ１
９がともにＬレベルのとき、擬似ＳＲＡＭ４２に対する
書き込みあるいは読み出し動作を許可し、Ａ２０がＨレ
ベルでＡ１９がＬレベルのとき又はＡ２０がＨレベルで
Ａ１９がＨレベルのとき、ＲＯＭ４３に対する読み出し
動作を許可するように動作する。即ち、デコーダ回路４
８の第１の出力信号５０は、擬似ＳＲＡＭ４２のチップ
イネーブル端子に接続される一方、デコーダ回路４８の
第２の出力信号５１はＲＯＭ４３のチップイネーブル端
子に入力されている。これにより、デコーダ回路４８
は、２ビットのアドレス信号Ａ１９、Ａ２０をデコード
する。

【００３１】図８は、デコーダ回路４８の動作を説明す
るための真理値表である。ここでも、各信号がＬアクテ
ィブの場合を例示する。まず、カードイネーブル信号Ｃ
ＥがＨレベルの場合には、上位アドレスＡ２０、Ａ１９
に関係なく、出力信号５０、５１は、Ｈレベルになるの
で、擬似ＳＲＡＭ４２及びＲＯＭ４３は、ともに非アク
ティブになり、書き込みも読み出しも不可能である。次
に、カードイネーブル信号ＣＥがＬレベルであると、上
位アドレスＡ２０、Ａ１９によって選択されるメモリデ
バイスだけがアクティブになる。

【００３２】図９は、図７の動作を補足的に説明するた
めのメモリマップ図である。図７においては、全体とし
て、Ａ２０〜Ａ０の２１ビットのアドレスで２Ｍバイト
のメモリ空間をアクセスできる。ただし、このうち、５
１２Ｋバイトは空白である。このうち、Ａ２０、Ａ１９
がともにＬレベルの範囲は１６進数で表わすと、“0000
00h ”〜“07FFFFh ”の５１２Ｋバイトに対応する。図
７の実施例では、図９に示すように擬似ＳＲＡＭがこの
範囲に割り当てられる。Ａ２０がＬレベルで、Ａ１９が
Ｈレベルの範囲は、“080000h ”〜“0FFFFFh ”の５１
２Ｋバイトに対応する。図７の実施例では、図９に示す
ように擬似ＳＲＡＭもＲＯＭも非アクティブの空白領域
になる。Ａ２０がＨレベルで、Ａ１９がＬあるいはＨレ
ベルの範囲は、“100000h ”〜“1FFFFFh ”の１Ｍバイ
トに対応する。図７の実施例では、図９に示すようにＲ
ＯＭがこの範囲に割り当てられている。第３の実施例に
よって、半導体メモリカードに搭載される擬似ＳＲＡＭ
とＲＯＭの１個当りのメモリ容量が異なる場合であって
も、本発明を適用することが可能となる。

【００３３】図１０は、第１の発明に係る第４の実施例
を示す。図１０においては、図１における構成要素と同
一の部分については同一の符号を付し、重複する説明を
省略する。図１０においては、ＥＰＲＯＭ６３が設けら
れている。ＥＰＲＯＭ６３は、通常の電源電圧ＶＣＣ
（通常、５．０Ｖ）のほかに、プログラミング用に高電
圧の電圧ＶＰＰを印加するようになっている。図１０に
おいて、ＶＰＰ電圧供給端子７２は、ＥＰＲＯＭ６３の
ＶＰＰ端子に接続されている。ＥＰＲＯＭ６３の機能
は、製造メーカーによって一部異なるが、多くの場合、
プログラミング時にＶＰＰとして、１２Ｖを与え、読み
出し動作時にＶＰＰとして５Ｖを与えるようにする。

【００３４】このように、ＥＰＲＯＭ６３を搭載するこ
とにより、高速で読み書きできる一時記憶領域と、プロ
グラミングが可能でありながら、情報が不揮発なメモリ
領域を半導体メモリカード上に同時に実現できる。即
ち、ＲＯＭ以外の不揮発性メモリを用いても、本発明の
効果が得られる。例えば、この実施例に倣ってＥＰＲＯ
Ｍ６３の代わりにＯＴＰＲＯＭやフラッシュメモリを採
用することも可能であることは明かである。

【００３５】図１１は、第１の発明に係る第５の実施例
を示す。図１１において、下位アドレス８１は１９ビッ
トあり、図１と同様に各ビットをＡ１８〜Ａ０とする。
この下位アドレス８１は、２個の擬似ＳＲＡＭ８２−
１、８２−２のアドレス入力端子に入力されている。ま
た、データバス８４−１、８４−２は、合計１６ビット
あり、データバス８４−１は下位側の８ビットＤ７〜Ｄ
０であり、データバス８４−２は上位側の８ビットＤ１
５〜Ｄ８である。データバス８４−１は、擬似ＳＲＡＭ
８２−１のデータ入出力端子及びＲＯＭ８３−１のデー
タ出力端子に接続されている。データバス８４−２は、
擬似ＳＲＡＭ８２−２のデータ入出力端子及びＲＯＭ８
３−２のデータ出力端子に接続されている。

【００３６】出力イネーブル信号ＯＥは、データバス８
４−１、８４−２に対して、擬似ＳＲＡＭ８２−１、８
２−２の出力やＲＯＭ８３−１、８３−２の出力を許可
するための信号である。即ち、出力イネーブル信号ＯＥ
は、擬似ＳＲＡＭ８２−１、８２−２の出力イネーブル
端子及びＲＯＭ８３−１、８３−２の出力イネーブル端
子に接続されている。ライトイネーブル信号ＷＥは、擬
似ＳＲＡＭ８２−１、８２−２に書き込みを行なうか否
かを制御するための信号であり、擬似ＳＲＡＭ８２−
１、８２−２のライトイネーブル端子に入力されてい
る。カードイネーブル信号ＣＥは、メモリカードの動作
を可能にするための信号であり、デコーダ回路８８の第
１の入力端子に入力されている。

【００３７】上位アドレスＡ１９は、デコーダ回路８８
の第２の入力端子に入力されている。デコーダ回路８８
は、第１の実施例におけるデコーダ回路８と同様の最も
単純な構成となっており、Ａ１９がＬレベルのとき、擬
似ＳＲＡＭ８２−１、８２−２に対する書き込みあるい
は読み出し動作を許可し、逆に、Ａ１９がＨレベルのと
き、ＲＯＭ８３−１、８３−２に対する読み出し動作を
許可するように動作する。即ち、デコーダ回路８８の第
１の出力信号９０は、擬似ＳＲＡＭ８２−１、８２−２
のチップイネーブル端子に接続される一方、デコーダ回
路８８の第２の出力信号９１はＲＯＭ８３−１、８３−
２のチップイネーブル端子に接続されている。

【００３８】図１２は、デコーダ回路８８の動作を説明
するための真理値表である。ここでも、各信号がＬアク
ティブの場合を例示する。まず、カードイネーブル信号
ＣＥがＨレベルの場合には、上位アドレスＡ１９に関係
なく、出力信号９０、９１は、Ｈレベルになるので、擬
似ＳＲＡＭ８２−１、８２−２及びＲＯＭ８３−１、８
３−２は、ともに非アクティブになり、書き込みも読み
出しも不可能である。次に、カードイネーブル信号ＣＥ
がＬレベルであると、上位アドレスＡ１９によって選択
されるメモリデバイスだけがアクティブになる。この動
作を明示するため、図１３に動作内容を示す。

【００３９】図１３において、ＣＥがＬレベルでＡ１９
がＬレベルのときには、出力信号９０がＬレベルで、出
力信号９１がＨレベルになるので、２個の擬似ＳＲＡＭ
がアクティブになり、２個のＲＯＭは非アクティブであ
る。つまり、アドレスが“00000h”〜“7FFFFh”の５１
２Ｋワードに擬似ＳＲＡＭがマッピングされる。他方、
ＣＥがＬレベルでＡ１９がＨレベルのときには、出力信
号９０がＨレベルで、出力信号９１がＬレベルになるの
で、２個の擬似ＳＲＡＭが非アクティブになり、２個の
ＲＯＭはアクティブになる。つまり、アドレスが“8000
0h”〜“FFFFFh”の５１２ＫワードにＲＯＭがマッピン
グされる。このように、図１１に示す第５の実施例によ
って、データバスが１６ビットのカードの場合、あるい
は、より広義には、どんなデータ幅のメモリカードであ
っても、本発明の効果が得られる。

【００４０】（第２の発明）図１４は、第２の発明に係
る第１の実施例を示す。図１４において、出力イネーブ
ル信号１０１はカード出力イネーブル信号であって、８
Ｋ×８ビット構成の６４ＫビットＥＥＰＲＯＭ（アトリ
ビュートメモリ）１１４の出力イネーブル端子と、２５
６Ｋ×１６ビット構成の４ＭビットＲＯＭ１１５の出力
イネーブル端子に入力されている。ライトイネーブル信
号１０２は、ＥＥＰＲＯＭ１１４のライトイネーブル端
子に入力されている。システムデータバス１０３、１０
４は、図示しないホストシステムと図示の半導体メモリ
カードの間を結び、１６ビットから成る。このうち、シ
ステムデータバス１０３が下位バイトのビット“７”〜
ビット“０”に対応する。そして、システムデータバス
１０４が上位バイトのビット“１５”〜ビット“８”に
対応する。システムデータバス１０３、１０４は、デー
タバス切換回路１０５に接続されている。

【００４１】カードイネーブル信号ＣＥ１、ＣＥ２は、
ともにデータバス切換回路１０５の第１及び第２の入力
端子とチップセレクト回路１０９の第１及び第２の入力
端子に入力されている。１０８は、属性メモリ空間セレ
クト信号ＲＥＧであって、基板上設定部１１０の入力端
子に入力されている。他方、基板上設定部１１０の出力
信号は、チップセレクト回路１０９の第３の入力端子に
入力されている。この第３の入力端子は、チップセレク
ト回路１０９の内部で比較的大きな抵抗値の抵抗でプル
アップされている。１９ビットのアドレスＡ１８〜Ａ０
は、Ａ１８〜Ａ１が２５６Ｋ×１６ビット構成の４Ｍビ
ットＲＯＭ１１５のアドレス入力端子に入力されてい
る。また、アドレスＡ１８〜Ａ０のうち、Ａ１３〜Ａ１
が８Ｋ×８ビット構成の６４ＫビットのＥＥＰＲＯＭ１
１４のアドレス入力端子に入力されている。更に、最下
位ビットＡ０だけがデータバス切換回路１０５の第３の
入力端子に入力されている。

【００４２】データバス切換回路１０５とＥＥＰＲＯＭ
１１４のデータ入出力端子及びＲＯＭ１１５のデータ出
力端子との間は、下位バイトのメモリデータバス１１２
によって結ばれる。また、データバス切換回路１０５と
ＲＯＭ１１５のデータ出力端子との間は、上位のメモリ
データバス１１３によって結ばれる。ＥＥＰＲＯＭ１１
４は、データ入出力が８ビットであり、下位バイトのメ
モリデータバスだけに連結される。他方、ＲＯＭ１１５
は、データ入出力が１６ビットでそれぞれ８ビットずつ
下位バイトのメモリデータバスと上位バイトのメモリデ
ータバスに連結される。チップセレクト回路１０９の２
つの出力信号のうち、第１の出力信号１１６はＥＥＰＲ
ＯＭ１１４のチップイネーブル端子に入力され、第２の
出力信号１１７はＲＯＭ１１５のチップイネーブル端子
に入力される。

【００４３】プリント基板１１８は、すべての構成部品
が搭載可能で、しかも、それらを相互に上述した関係で
電気的に配線接続するものである。前述した文献のガイ
ドラインには、カードイネーブル信号ＣＥ１、ＣＥ２と
アドレスの最下位ビットＡ０で、図示の半導体メモリカ
ードと図示しないホストシステムの間のデータ転送モー
ドを決定し、カード出力イネーブル信号ＯＥ及びライト
イネーブル信号ＷＥでリード動作モードかライト動作モ
ードかを決定し、加えて、属性メモリ空間セレクト信号
ＲＥＧによってコモンメモリをアクセスするかアトリビ
ュートメモリをアクセスするかを決定するように規定さ
れている。第２の発明は、上述した文献に記載されたこ
れらの動作規格を満たす仕様の上に立脚するものであ
る。

【００４４】上記文献におけるこれらの入力信号と図１
４に示す第２の発明の第１の実施例の回路図における各
入力信号は同じものである。即ち、上記文献におけるＯ
Ｅは出力イネーブル信号１０１に、ＷＥはライトイネー
ブル信号１０２に、Ａ０はアドレス１１１の中のＡ０
に、ＣＥ１はカードイネーブル信号１０６に、ＣＥ２は
カードイネーブル信号１０７に、ＲＥＧは属性メモリ空
間セレクト信号１０８に、それぞれ対応している。ＣＥ
１、ＣＥ２、及びＡ０の信号状態とデータ授受の形式の
関係を図１５に示す。図１５において、例えば、ＣＥ
１、ＣＥ２がともにＨレベルのときは、そのカードがア
クセスされない状態であり、リード動作モード状態にお
いては、カードは出力状態になるが、メモリに対する書
き込み動作を行なわない。

【００４５】また、ＣＥ１、ＣＥ２がともにＬレベルの
ときは、システムデータバスは一体の１６ビットデータ
バスとしてシステムと連結される。カード内部では、下
位バイトのメモリデータバスがシステムデータバスに連
結され、上位バイトのメモリデータバスがシステムデー
タバスに連結される。このように、カードイネーブル信
号ＣＥ１、ＣＥ２とアドレスの最下位ビットＡ０の状態
によって、システムデータバスとメモリデータバスの連
結の仕方を図１５に合致するように制御するのがデータ
バス切換回路１０５である。

【００４６】図１６は、チップセレクト回路１０９の動
作を説明するための関数を示す。チップセレクト回路１
０９は、ＣＥ１がＬレベルで、基板上設定部１１０の出
力端子がＬレベルのとき第１の出力信号１１６に選択的
にＬレベル、第２の出力端子にＨレベルを出力するよう
に動作する。ＥＥＰＲＯＭ１１４やＲＯＭ１１５のチッ
プイネーブル信号はＬアクティブ、Ｈ非アクティブであ
るから、この場合、ＥＥＰＲＯＭ１１４がアクセスさ
れ、ＲＯＭ１１５はアクセスされない。また、チップセ
レクト回路１０９は、ＣＥ１とＣＥ２のうち少なくとも
どちらかがＬレベルで基板上設定部１１０の出力端子が
Ｈレベルのとき、第２の出力信号１１７に選択的にＬレ
ベルを出力し、第１の出力端子にはＨレベルを出力する
ように動作する。従って、ＲＯＭ１１５がアクセスさ
れ、ＥＥＰＲＯＭ１１４はアクセスされない。

【００４７】基板上設定部１１０は、入力端子と出力端
子を導通状態に設定したり、非導通状態に設定したりで
きるものである。基板上設定部１１０の入力端子と出力
端子を導通状態に設定すると、属性メモリ空間セレクト
信号１０８がチップセレクト回路１０９の第３の入力端
子にそのまま入力される。逆に、基板上設定部１１０の
入力端子と出力端子を非導通状態に設定すると、属性メ
モリ空間セレクト信号１０８はチップセレクト回路１０
９の第３の入力端子に供給されない。チップセレクト回
路１０９の第３の入力端子はチップセレクト回路１０９
の内部で十分大きな抵抗値の抵抗でプルアップされてい
るので、基板上設定部１１０の入力端子と出力端子を非
導通状態に設定すると、基板上設定部１１０の出力端子
及びチップセレクト回路１０９の第３の入力端子はＨレ
ベルになる。

【００４８】図１４においては、ＲＯＭ１１５がコモン
メモリであり、ＥＥＰＲＯＭ１１４がアトリビュートメ
モリである。従って、この半導体メモリカードに関する
種々の属性情報が必要に応じてＥＥＰＲＯＭ１１４に格
納され、システム側で必要に応じて読み出すことができ
る。以上説明したような回路構成での実施例の動作を順
次説明する。第１の実施例では、図１４において、プリ
ント基板１１８上にＥＥＰＲＯＭ１１４、ＲＯＭ１１５
が搭載され、更にデータバス切換回路１０５とチップセ
レクト回路１０９を含む論理回路が搭載される。基板上
設定部１１０はその入出力端子が導通するように設定さ
れる。

【００４９】このように構成された半導体メモリカード
においては、出力イネーブル信号１０１、ライトイネー
ブル信号１０２、カードイネーブル信号１０６、１０
７、属性メモリ空間セレクト信号１０８、及び１９ビッ
トのアドレス１１１の中のＡ０によって定まる動作モー
ドで動作を行なう。基板上設定部１１０はその入出力端
子が導通するように設定されているので、属性メモリ空
間セレクト信号１０８がそのままチップセレクト回路１
０９の第３の入力端子に入力される。上述したようなチ
ップセレクト回路１０９の働きにより２種類のメモリデ
バイスのうちどちらか一方だけが選択的にアクセスされ
る。属性メモリ空間セレクト信号１０８にＬレベルが加
えられると、アトリビュートメモリであるＥＥＰＲＯＭ
１１４がアクセスされ、属性メモリ空間セレクト信号１
０８にＨレベルが加えられると、コモンメモリであるＲ
ＯＭ１１５がアクセスされる。

【００５０】このように、属性メモリ空間セレクト信号
１０８を与える信号によって、アトリビュートメモリを
アクセスするか、コモンメモリをアクセスするかを制御
することが可能である。第１の実施例の他の動作環境で
は、図１４において、プリント基板１８上にＥＥＰＲＯ
Ｍ１１４を搭載しない。また、基板上設定部１１０はそ
の入出力端子が非導通に設定される。それ以外は、上述
した第１の実施例と同じである。チップセレクト回路１
０９の第３の入力端子はプルアップされているので、属
性メモリ空間セレクト信号１０８にＬレベルが加えられ
るかあるいはＨレベルが加えられるかに関係なく、Ｈレ
ベルになる。従って、出力信号１１６がＬレベルになる
ことはなく、いつもコモンメモリであるＲＯＭ１１５を
アクセスしようとする。

【００５１】このとき、ＲＯＭ１１５の中の適当なアド
レス位置にカード属性情報を格納するよう、システムと
メモリカードとの間で適切に取り決めがされていれば、
コモンメモリの領域内に属性情報を配置しても、本来の
コモンメモリ領域と混同することが避けられる。システ
ムとメモリカードの取り決めの方法の一例は、上述した
文献で定義されているデバイス情報タプルを使うことで
ある。コモンメモリのデバイス情報タプルでは、属性情
報を配置するアドレスにはコモンメモリがないと記述
し、アトリビュートメモリのデバイス情報タプルでは、
属性情報を配置するアドレスにアトリビュートメモリが
存在する旨記述する。

【００５２】システム側では、メモリカードをアクセス
するに先立ち、まず、属性メモリ空間セレクト信号１０
８をＬレベルにして属性情報を走査する。属性メモリ空
間セレクト信号１０８をＬレベルにしてもメモリカード
の中ではＲＯＭ１１５がアクセスされ、ＲＯＭ１１５の
適当なアドレスに格納された属性情報が読み出せる。こ
れにより、必要な属性情報を読み出すことができる。し
かも、この属性情報の中に、デバイス情報タプルを格納
しておけば、コモンメモリ領域と属性情報領域を混同す
ることがない。このように、第１の実施例では、属性情
報をＥＥＰＲＯＭ１１４の中に実現するように形成で
き、他の動作環境では、属性情報専用のメモリデバイス
を必要とせず、コモンメモリの中に属性情報を格納でき
る。

【００５３】このため、比較的大容量の属性情報を持つ
ことが望まれる応用や、あるいは、属性情報をシステム
側で記述することが望まれる応用においては、第１の実
施例が設定されたメモリカードが適当であり、他方、何
よりも部品点数を少なくして価格を安くすることが重要
な応用においては、第１の実施例の他の動作環境が設定
されたメモリカードがふさわしい。

【００５４】図１７は、第２の発明に係る第２の実施例
を示す。図１７において、図１４と同一の部分について
は同一の符号を付し、重複する説明を省略する。図１７
において、ＳＲＡＭ１４５−１、１４５−２は、１２８
Ｋワード×８ビット構成の第１の１ＭビットＳＲＡＭで
ある。プリント基板１４８は、データバス切換回路１０
５、チップセレクト回路１０９、ＥＥＰＲＯＭ１１４、
２つのＳＲＡＭ１４５−１、１４５−２、及び基板上設
定部１１０が搭載され、これらの相互間の結線が形成さ
れている。図１７において、データ入出力端子１４５−
１が、下位バイト側のメモリデータバス１１２に接続さ
れる一方、データ入出力端子１４５−２が上位バイト側
のメモリデータバス１１３に接続される。このように構
成することによって、８ビットでアクセスすることも、
１６ビットでアクセスすることも可能になる。

【００５５】第２の実施例において、カードの属性情報
をＥＥＰＲＯＭ１１４に格納する場合には、プリント基
板１４８上に、データバス切換回路１０５、チップセレ
クト回路１０９、ＳＲＡＭ１４５−１、１４５−２のほ
かにＥＥＰＲＯＭ１１４を搭載し、かつ、基板上設定部
１１０はその入力端子と出力端子を導通状態に設定す
る。このように構成すれば、属性メモリ空間セレクト信
号１０８をＬレベルにすることによって、ＥＥＰＲＯＭ
１１４がアクセスされるので、ＥＥＰＲＯＭ１１４は属
性情報を格納するアトリビュートメモリとして使用する
ことができる。第２の実施例において、カードの属性情
報をコモンメモリであるＳＲＡＭの領域に配置する場合
には、図１７において、ＥＥＰＲＯＭ１１４は搭載せ
ず、基板上設定部１１０はその入力端子と出力端子が非
導通になるように設定される。

【００５６】このように構成すれば、属性メモリ空間セ
レクト信号１０８をＬレベルにしても、ＥＥＰＲＯＭ１
１４がアクセスされることはなく、ＳＲＡＭ１４５−１
がアクセスされる。このため、属性情報をコモンメモリ
であるＳＲＡＭの中に格納し使用することができる。第
２の実施例によって、コモンメモリとして、ＲＯＭ以外
のメモリデバイスであっても、また、デバイスのデータ
幅が１６ビットのものだけでなく、８ビットのものであ
っても、第２の発明を適用し、同様な効果を得ることが
できる。

【００５７】図１８は、第２の発明に係る第３の実施例
を示す。図１８において図１４と同一の部分については
同一の符号を付し、重複する説明を省略する。属性メモ
リ空間セレクト信号１６８は、図１４の属性メモリ空間
セレクト信号１０８と同様であるが、ここでは、直接に
チップセレクト回路１６９の第３の入力端子に接続され
る。基板上設定部１７０の出力信号はチップセレクト回
路１６９の第４の入力端子に入力される。プリント基板
１７８は、これらの構成部品が搭載可能でしかもこれら
相互間の配線やメモリカード端子への配線が施されてい
る。基板上設定部１７０は、設定によって、チップセレ
クト回路１６９の第４の入力端子にＬレベルを入力した
り、Ｈレベルを入力する。

【００５８】チップセレクト回路１６９は、ＥＥＰＲＯ
Ｍ１１４あるいはＲＯＭ１１５のうちいずれか一方を選
択するように動作するもので、第４の入力端子がＨレベ
ルに設定されていれば、属性メモリ空間セレクト信号１
６８がＬレベルのとき出力信号１１６をＬレベルにして
ＥＥＰＲＯＭ１１４をアクセス可能にし、属性メモリ空
間セレクト信号１６８がＨレベルのとき出力信号１１７
をＬレベルにしてＲＯＭ１１５をアクセス可能にする。
しかし、第４の入力端子がＬレベルに設定された場合に
は、属性メモリ空間セレクト信号１６８の信号は無視さ
れて出力信号１１７だけをＬレベルにしようとするの
で、ＲＯＭ１１５だけがアクセス可能になる。

【００５９】このように、基板上設定部１７０の構成と
チップセレクト回路１６９の構成とこれらの結線方法を
第１の実施例と異なるものにしても第２の発明を適用で
き、その効果を得ることができる。尚、上述した第１、
第２及び第３の実施例においては、アトリビュートメモ
リとしてＥＥＰＲＯＭを使用する構成例を示したが、属
性情報の内容が固定的なものであれば、ＲＯＭを使用す
るようにしてもよい。あるいは、電池を内蔵するメモリ
カードであれば、アトリビュートメモリとしてＳＲＡＭ
を使用するようにしてもよい。

【００６０】

【発明の効果】以上説明したように、本発明の半導体メ
モリカードによれば、次のような効果が得られる。第１
の発明では、擬似ＳＲＡＭと、ＲＯＭ、ＥＥＰＲＯＭ等
のその他のメモリを同一のメモリカードに搭載するよう
にしたので、電源がＯＦＦしても不揮発な情報を格納す
るとともに、頻繁に、かつ高速に読み書きできる大容量
の一時記憶領域を持つ半導体メモリカードを安価で実現
することができる。第２の発明では、アトリビュートメ
モリ及びコモンメモリのいずれかを選択する基板上設定
部及びチップセレクト回路を設けるようにしたので、カ
ード属性情報の格納場所をコモンメモリ又はアトリビュ
ートメモリに任意に設定することができる。これによ
り、半導体メモリカードの属性を固定的にしたり、変更
可能にすることを自由に行なうことができ、また、アト
リビュートメモリを不要にすることもできる。

【図面の簡単な説明】

【図１】第１の発明の半導体メモリカードの第１の実施
例のブロック図である。

【図２】図１のデコーダ回路８の動作の真理値表を示す
図である。

【図３】図１の半導体メモリカードのメモリマップ図で
ある。

【図４】第１の発明に係る第２の実施例のブロック図で
ある。

【図５】図４のデコーダ回路２８の動作の真理値表を示
す図である。

【図６】図４の半導体メモリカードのメモリマップ図で
ある。

【図７】第１の発明に係る第３の実施例のブロック図で
ある。

【図８】図８のデコーダ回路４８の動作の真理値表を示
す図である。

【図９】図７の半導体メモリカードのメモリマップ図で
ある。

【図１０】第１の発明に係る第４の実施例のブロック図
である。

【図１１】第１の発明に係る第５の実施例のブロック図
である。

【図１２】図１１のデコーダ回路８８の動作の真理値表
を示す図である。

【図１３】図１１におけるデータバスの状態を示す図で
ある。

【図１４】第２の発明に係る第１の実施例のブロック図
である。

【図１５】第２の発明に係る各信号状態とデータ授受の
形式の関係を示す図である。

【図１６】図１４のチップセレクト回路１０９の動作の
真理値表を示す図である。

【図１７】第２の発明に係る第２の実施例のブロック図
である。

【図１８】第２の発明に係る第３の実施例のブロック図
である。

【符号の説明】２、２２、４２、６２、８２−１、８２−２擬似ＳＲ
ＡＭ３、２３−１、２３−２、４３、８３−１、８３−２
ＲＯＭ（不揮発性メモリ）８、２８、４８、６８、８８デコーダ回路６３ＥＰＲＯＭ（不揮発性メモリ）１０５データバス切換回路１０９、１６９チップセレクト回路１１０、１７０基板上設定部１１４ＥＥＰＲＯＭ（アトリビュートメモリ）１１５ＲＯＭ（コモンメモリ）１４５−１、１４５−２ＳＲＡＭ（コモンメモリ）

Claims

【特許請求の範囲】

【請求項１】ＳＲＡＭと同様のアクセス方法によりア
クセス可能な１又は２以上の擬似ＳＲＡＭと、電源の供給がなくても記憶内容を保持することが可能な
不揮発性メモリと、ホスト装置の出力するアドレスに応じて前記擬似ＳＲＡ
Ｍ及び不揮発性メモリのいずれかをアクセス可能とする
イネーブル信号を出力するデコーダ回路とから成ること
を特徴とする半導体メモリカード。
【請求項２】データを格納する１又は２以上のコモン
メモリと、当該コモンメモリの種類を示す属性情報を格納する１又
は２以上のアトリビュートメモリと、当該アトリビュートメモリ及び前記コモンメモリに接続
されるデータバスを切換えるデータバス切換回路と、前記アトリビュートメモリ及び前記コモンメモリのいず
れかを選択するチップセレクト回路と、当該チップセレクト回路の選択状態を設定する基板上設
定部とから成ることを特徴とする半導体メモリカード。