JPH0757486A - Ｎａｎｄ型不揮発性メモリの駆動方法 - Google Patents
Ｎａｎｄ型不揮発性メモリの駆動方法Info
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- JPH0757486A JPH0757486A JP21507893A JP21507893A JPH0757486A JP H0757486 A JPH0757486 A JP H0757486A JP 21507893 A JP21507893 A JP 21507893A JP 21507893 A JP21507893 A JP 21507893A JP H0757486 A JPH0757486 A JP H0757486A
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Abstract
(57)【要約】
【目的】 周辺回路のレイアウト面積の縮小化に寄与し
得るとともに、読み出しの際の低電源電圧動作を容易に
したＮＡＮＤ型不揮発性メモリの駆動方法を提供する。 【構成】 ＮＡＮＤ型ＥＥＰＲＯＭにおいて、プログラ
ム（Ａ）の際に、選択セルのコントロールゲート１１に
正の中間電圧（例えば、８Ｖ）を、Ｐウェル１４および
ドレイン１６に負の中間電圧（例えば、−１０Ｖ）をそ
れぞれ印加し、消去（Ｂ）の際に、選択ブロックの各セ
ルのコントロールゲート１１に負の中間電圧（例えば、
−１０Ｖ）を、Ｐウェル１４に正の中間電圧（例えば、
１０Ｖ）をそれぞれ印加する。また、読み出し（Ｃ）の
際には、ドレイン１６の外部電源電圧Ｖcc（例えば、
１．５Ｖ）を印加するとともに、選択セルのコントロー
ルゲート１１に負の低電圧（例えば、−１Ｖ）を印加す
る。
得るとともに、読み出しの際の低電源電圧動作を容易に
したＮＡＮＤ型不揮発性メモリの駆動方法を提供する。 【構成】 ＮＡＮＤ型ＥＥＰＲＯＭにおいて、プログラ
ム（Ａ）の際に、選択セルのコントロールゲート１１に
正の中間電圧（例えば、８Ｖ）を、Ｐウェル１４および
ドレイン１６に負の中間電圧（例えば、−１０Ｖ）をそ
れぞれ印加し、消去（Ｂ）の際に、選択ブロックの各セ
ルのコントロールゲート１１に負の中間電圧（例えば、
−１０Ｖ）を、Ｐウェル１４に正の中間電圧（例えば、
１０Ｖ）をそれぞれ印加する。また、読み出し（Ｃ）の
際には、ドレイン１６の外部電源電圧Ｖcc（例えば、
１．５Ｖ）を印加するとともに、選択セルのコントロー
ルゲート１１に負の低電圧（例えば、−１Ｖ）を印加す
る。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
型メモリセルからなるＮＡＮＤ型不揮発性メモリの駆動
方法に関し、特にＮＡＮＤ型ＥＥＰＲＯＭにおけるプロ
グラム／消去／読み出しの際の駆動方法に関する。
型メモリセルからなるＮＡＮＤ型不揮発性メモリの駆動
方法に関し、特にＮＡＮＤ型ＥＥＰＲＯＭにおけるプロ
グラム／消去／読み出しの際の駆動方法に関する。
【０００２】
【従来の技術】不揮発性メモリの１つとして、ユーザが
記憶内容を電気的に書き込み、消去できるＥＥＰＲＯＭ
がある。このＥＥＰＲＯＭのメモリセルは、図４に示す
ように、ＭＯＳトランジスタの通常のゲートであるコン
トロールゲート４１の他に、図示せぬ絶縁膜に覆われて
周囲から電気的に絶縁されたフローティングゲート４２
を有するフローティングゲート型構造をなしている。ま
た、Ｎ型半導体基板４３のＰ型ウェル４４内には、Ｎ型
不純物の拡散によってソース領域（以下、単にソースと
称する）４５とドレイン領域（以下、単にドレインと称
する）４６とがそれぞれ形成されている。
記憶内容を電気的に書き込み、消去できるＥＥＰＲＯＭ
がある。このＥＥＰＲＯＭのメモリセルは、図４に示す
ように、ＭＯＳトランジスタの通常のゲートであるコン
トロールゲート４１の他に、図示せぬ絶縁膜に覆われて
周囲から電気的に絶縁されたフローティングゲート４２
を有するフローティングゲート型構造をなしている。ま
た、Ｎ型半導体基板４３のＰ型ウェル４４内には、Ｎ型
不純物の拡散によってソース領域（以下、単にソースと
称する）４５とドレイン領域（以下、単にドレインと称
する）４６とがそれぞれ形成されている。
【０００３】上記構造のフローティングゲート型メモリ
セルからなるＮＡＮＤ型ＥＥＰＲＯＭとして例えば８Ｎ
ＡＮＤの等価回路を図５に示す。図５において、フロー
ティングゲート型構造のメモリセルＣ11〜Ｃ18，Ｃ21〜
Ｃ28がアレイ状に配列されている。また、メモリセルＣ
11〜Ｃ18のセルアレイの両側にはセレクトトランジスタ
Ｓ11，Ｓ12が配置され、メモリセルＣ21〜Ｃ28のセルア
レイの両側にはセレクトトランジスタＳ21，Ｓ22が配置
されている。セレクトトランジスタＳ11，Ｓ12各ドレイ
ンにはビット線ＢＬ１，ＢＬ２が接続されており、した
がってメモリセルＣ11〜Ｃ18，Ｃ21〜Ｃ28の各セルアレ
イにおいて、各セルのソース・ドレインはビット線とし
て機能する。
セルからなるＮＡＮＤ型ＥＥＰＲＯＭとして例えば８Ｎ
ＡＮＤの等価回路を図５に示す。図５において、フロー
ティングゲート型構造のメモリセルＣ11〜Ｃ18，Ｃ21〜
Ｃ28がアレイ状に配列されている。また、メモリセルＣ
11〜Ｃ18のセルアレイの両側にはセレクトトランジスタ
Ｓ11，Ｓ12が配置され、メモリセルＣ21〜Ｃ28のセルア
レイの両側にはセレクトトランジスタＳ21，Ｓ22が配置
されている。セレクトトランジスタＳ11，Ｓ12各ドレイ
ンにはビット線ＢＬ１，ＢＬ２が接続されており、した
がってメモリセルＣ11〜Ｃ18，Ｃ21〜Ｃ28の各セルアレ
イにおいて、各セルのソース・ドレインはビット線とし
て機能する。
【０００４】このＮＡＮＤ型ＥＥＰＲＯＭにおいて、外
部電源電圧ＶccをＶcc＝１．５Ｖとした場合のプログラ
ム／消去／読み出しの際の従来の駆動方法について、各
部への印加電圧の状態を示す図６（Ａ）〜（Ｃ）に基づ
いて説明する。先ず、“０”のプログラムの際には、図
６（Ａ）に示すように、選択メモリセル（以下、選択セ
ルと略称する）のコントロールゲート４１に１８Ｖを印
加し、基板４３、Ｐウェル４４およびドレイン４６にそ
れぞれ０Ｖを印加する。これにより、フローティングゲ
ート４２が高い電位になり、ゲート下のトンネル酸化膜
（図示せず）に高電界がかかるため、チャネル全面のＦ
−Ｎ(Fowler-Nordheim)トンネルにて電子がフローティ
ングゲート４２に注入される。
部電源電圧ＶccをＶcc＝１．５Ｖとした場合のプログラ
ム／消去／読み出しの際の従来の駆動方法について、各
部への印加電圧の状態を示す図６（Ａ）〜（Ｃ）に基づ
いて説明する。先ず、“０”のプログラムの際には、図
６（Ａ）に示すように、選択メモリセル（以下、選択セ
ルと略称する）のコントロールゲート４１に１８Ｖを印
加し、基板４３、Ｐウェル４４およびドレイン４６にそ
れぞれ０Ｖを印加する。これにより、フローティングゲ
ート４２が高い電位になり、ゲート下のトンネル酸化膜
（図示せず）に高電界がかかるため、チャネル全面のＦ
−Ｎ(Fowler-Nordheim)トンネルにて電子がフローティ
ングゲート４２に注入される。
【０００５】フローティングゲート４２に注入された電
子は、フローティングゲート４２が周囲から電気的に絶
縁されているために、電源を切った後にも消失すること
なくデータとしてそのまま保持される。消去の際には、
図６（Ｂ）に示すように、コントロールゲート４１に０
Ｖを印加し、基板４３およびＰウェル４４にそれぞれ２
０Ｖを印加する。これにより、トンネル酸化膜にプログ
ラムの際と逆向きの高電界がかかるため、チャネル全面
のＦ−Ｎトンネルにて電子がフローティングゲート４２
から引き抜かれる。また、読み出しの際には、図６
（Ｃ）に示すように、ドレイン４６に外部電源電圧Ｖcc
（１．５Ｖ）を印加し、コントロールゲート４１、基板
４３、Ｐウェル４４およびソース４５にそれぞれ０Ｖを
印加する。
子は、フローティングゲート４２が周囲から電気的に絶
縁されているために、電源を切った後にも消失すること
なくデータとしてそのまま保持される。消去の際には、
図６（Ｂ）に示すように、コントロールゲート４１に０
Ｖを印加し、基板４３およびＰウェル４４にそれぞれ２
０Ｖを印加する。これにより、トンネル酸化膜にプログ
ラムの際と逆向きの高電界がかかるため、チャネル全面
のＦ−Ｎトンネルにて電子がフローティングゲート４２
から引き抜かれる。また、読み出しの際には、図６
（Ｃ）に示すように、ドレイン４６に外部電源電圧Ｖcc
（１．５Ｖ）を印加し、コントロールゲート４１、基板
４３、Ｐウェル４４およびソース４５にそれぞれ０Ｖを
印加する。
【０００６】表１に、８ＮＡＮＤ型ＥＥＰＲＯＭにおけ
るプログラム／消去／読み出しの各モード毎の選択セル
／非選択セルの印加電圧の関係を示す。
るプログラム／消去／読み出しの各モード毎の選択セル
／非選択セルの印加電圧の関係を示す。
【表１】 プログラムモードでは、選択セルのコントロールゲート
（本例では、ControlGate6)に１８Ｖ、非選択セルのコ
ントロールゲート(Control Gate1〜5 およびControl Ga
te7,8)に１０Ｖ、ビット線側のセレクトトランジスタの
ゲート(SelectGate1)に１０Ｖ、ソース側のセレクトト
ランジスタのゲート(Select Gate2)に０Ｖ、“０”をプ
ログラムするビット線ＢＬ１／ＢＬ２に０Ｖ、“１”を
プログラムするビット線ＢＬ１／ＢＬ２に８Ｖをそれぞ
れ印加し、基板４３、Ｐウェル４４およびソース４５に
はそれぞれ０Ｖを印加する。
（本例では、ControlGate6)に１８Ｖ、非選択セルのコ
ントロールゲート(Control Gate1〜5 およびControl Ga
te7,8)に１０Ｖ、ビット線側のセレクトトランジスタの
ゲート(SelectGate1)に１０Ｖ、ソース側のセレクトト
ランジスタのゲート(Select Gate2)に０Ｖ、“０”をプ
ログラムするビット線ＢＬ１／ＢＬ２に０Ｖ、“１”を
プログラムするビット線ＢＬ１／ＢＬ２に８Ｖをそれぞ
れ印加し、基板４３、Ｐウェル４４およびソース４５に
はそれぞれ０Ｖを印加する。
【０００７】消去モードにおいては、カラム（列）方向
に多数配列したＮＡＮＤセルアレイをブロック単位と
し、その個々のブロックを選択することによって消去が
行われる。ブロック単位は、例えば４ｋバイト（＝８Ｎ
ＡＮＤ×４ｋカラム）程度の大きさである。選択ブロッ
クにおいては、全てのセルのコントロールゲートに０
Ｖ、ビット線側およびソース側のセレクトトランジスタ
の各々のゲートに２０Ｖをそれぞれ印加し、ビット線Ｂ
Ｌ１，ＢＬ２、基板４３、Ｐウェル４４およびソース４
５には２０Ｖをそれぞれ印加する。非選択ブロックにお
いては、全てのセルのコントロールゲート、セレクトト
ランジスタのゲート、ビット線ＢＬ１，ＢＬ２、基板４
３、Ｐウェル４４およびソース４５に２０Ｖをそれぞれ
印加する。
に多数配列したＮＡＮＤセルアレイをブロック単位と
し、その個々のブロックを選択することによって消去が
行われる。ブロック単位は、例えば４ｋバイト（＝８Ｎ
ＡＮＤ×４ｋカラム）程度の大きさである。選択ブロッ
クにおいては、全てのセルのコントロールゲートに０
Ｖ、ビット線側およびソース側のセレクトトランジスタ
の各々のゲートに２０Ｖをそれぞれ印加し、ビット線Ｂ
Ｌ１，ＢＬ２、基板４３、Ｐウェル４４およびソース４
５には２０Ｖをそれぞれ印加する。非選択ブロックにお
いては、全てのセルのコントロールゲート、セレクトト
ランジスタのゲート、ビット線ＢＬ１，ＢＬ２、基板４
３、Ｐウェル４４およびソース４５に２０Ｖをそれぞれ
印加する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
駆動方法では、プログラムの際に選択セルのコントロー
ルゲートに、消去の際にビット線ＢＬ１，ＢＬ２、基板
４３、Ｐウェル４４およびソース４５にそれぞれ２０Ｖ
前後の高電圧を印加するようにしていたので、その周辺
回路として、面積の大きい高耐圧トランジスタを用いた
り、高電圧を回避する回路を追加する必要があり、周辺
回路のレイアウト面積が大きくなるという問題があっ
た。さらには、読み出しの際に低電源電圧で動作させる
場合、書き込みＶthのマージンが狭くなるという問題も
あった。このことについて、図７を参照して具体的に説
明する。
駆動方法では、プログラムの際に選択セルのコントロー
ルゲートに、消去の際にビット線ＢＬ１，ＢＬ２、基板
４３、Ｐウェル４４およびソース４５にそれぞれ２０Ｖ
前後の高電圧を印加するようにしていたので、その周辺
回路として、面積の大きい高耐圧トランジスタを用いた
り、高電圧を回避する回路を追加する必要があり、周辺
回路のレイアウト面積が大きくなるという問題があっ
た。さらには、読み出しの際に低電源電圧で動作させる
場合、書き込みＶthのマージンが狭くなるという問題も
あった。このことについて、図７を参照して具体的に説
明する。
【０００９】先ず、読み出しの際には、表１から明かな
ように、ＮＡＮＤセルアレイにおける選択セルのコント
ロールゲートに０Ｖを印加し、非選択セルのコントロー
ルゲートに外部電源電圧Ｖccである１．５Ｖを印加す
る。ここで、書き込みＶthの最小値は、選択セルのコン
トロールゲート電圧の変動と書き込みマージンを考慮し
て決定される。また、書き込みＶthの最大値は、ＮＡＮ
Ｄセルアレイにおいてパストランジスタとして機能させ
るための非選択セルのトランジスタの閾値電圧Ｖthを考
慮して決定される。
ように、ＮＡＮＤセルアレイにおける選択セルのコント
ロールゲートに０Ｖを印加し、非選択セルのコントロー
ルゲートに外部電源電圧Ｖccである１．５Ｖを印加す
る。ここで、書き込みＶthの最小値は、選択セルのコン
トロールゲート電圧の変動と書き込みマージンを考慮し
て決定される。また、書き込みＶthの最大値は、ＮＡＮ
Ｄセルアレイにおいてパストランジスタとして機能させ
るための非選択セルのトランジスタの閾値電圧Ｖthを考
慮して決定される。
【００１０】書き込みＶthの最小値と最大値の間である
ところの書き込みＶthマージンは、外部電源電圧Ｖccが
低くなるにつれて狭くなる。これは、非選択セルのトラ
ンジスタをパストランジスタとして機能させるために
は、外部電源電圧Ｖccの低下に伴って書き込みＶthの最
大値を小さくしなければならないからである。本発明
は、上記課題に鑑みてなされたものであり、その目的と
するところは、周辺回路のレイアウト面積の縮小化に寄
与し得るとともに、読み出しの際の低電源電圧動作を容
易にしたＮＡＮＤ型不揮発性メモリの駆動方法を提供す
ることにある。
ところの書き込みＶthマージンは、外部電源電圧Ｖccが
低くなるにつれて狭くなる。これは、非選択セルのトラ
ンジスタをパストランジスタとして機能させるために
は、外部電源電圧Ｖccの低下に伴って書き込みＶthの最
大値を小さくしなければならないからである。本発明
は、上記課題に鑑みてなされたものであり、その目的と
するところは、周辺回路のレイアウト面積の縮小化に寄
与し得るとともに、読み出しの際の低電源電圧動作を容
易にしたＮＡＮＤ型不揮発性メモリの駆動方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】請求項１記載の駆動方法
は、フローティングゲート型メモリセルからなるＮＡＮ
Ｄ型不揮発性メモリの駆動方法であって、プログラムの
際に、選択セルのコントロールゲートに第１極性（例え
ば、正）の中間電圧を、ドレインおよび基板側に第２極
性（例えば、負）の中間電圧をそれぞれ印加し、消去の
際に、選択ブロックの各セルのコントロールゲートに第
２極性の中間電圧を、基板側に第１極性の中間電圧をそ
れぞれ印加することを特徴としている。請求項２の駆動
方法は、請求項１記載のＮＡＮＤ型不揮発性メモリの駆
動方法において、読み出しの際に、選択セルのコントロ
ールゲートに第２極性の低電圧を印加することを特徴と
している。
は、フローティングゲート型メモリセルからなるＮＡＮ
Ｄ型不揮発性メモリの駆動方法であって、プログラムの
際に、選択セルのコントロールゲートに第１極性（例え
ば、正）の中間電圧を、ドレインおよび基板側に第２極
性（例えば、負）の中間電圧をそれぞれ印加し、消去の
際に、選択ブロックの各セルのコントロールゲートに第
２極性の中間電圧を、基板側に第１極性の中間電圧をそ
れぞれ印加することを特徴としている。請求項２の駆動
方法は、請求項１記載のＮＡＮＤ型不揮発性メモリの駆
動方法において、読み出しの際に、選択セルのコントロ
ールゲートに第２極性の低電圧を印加することを特徴と
している。
【００１２】
【作用】請求項１記載の駆動方法において、プログラム
および消去の際に、正，負の中間電圧を印加するように
することで、周辺回路では従来例のような高電圧ではな
く、中間電圧を処理すれば良いことになる。したがっ
て、周辺回路として、面積の大きい高耐圧トランジスタ
を用いたり、高電圧を回避する回路を追加する必要がな
いため、周辺回路のレイアウト面積を縮小できる。請求
項２の駆動方法において、読み出しの際に、選択セルの
コントロールゲートに負の低電圧を印加することで、そ
の低電圧分だけ書き込みＶthのマージンが広がる。これ
により、低電源電圧動作が容易になる。
および消去の際に、正，負の中間電圧を印加するように
することで、周辺回路では従来例のような高電圧ではな
く、中間電圧を処理すれば良いことになる。したがっ
て、周辺回路として、面積の大きい高耐圧トランジスタ
を用いたり、高電圧を回避する回路を追加する必要がな
いため、周辺回路のレイアウト面積を縮小できる。請求
項２の駆動方法において、読み出しの際に、選択セルの
コントロールゲートに負の低電圧を印加することで、そ
の低電圧分だけ書き込みＶthのマージンが広がる。これ
により、低電源電圧動作が容易になる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図３は、本発明による駆動方法が適用され
るＮＡＮＤ型ＥＥＰＲＯＭのセルアレイおよびその周辺
回路の断面構造図である。図３において、コントロール
ゲート１１およびフローティングゲート１２が例えばＮ
型の半導体基板１３上に絶縁膜（図示せず）を介して積
層され、フローティングゲート１２は当該絶縁膜によっ
て周囲から電気的に絶縁されている。また、半導体基板
１３の表面側に形成されたＰウェル１４内には、Ｎ型不
純物の拡散によってソース１５およびドレイン１６が形
成されている。
に説明する。図３は、本発明による駆動方法が適用され
るＮＡＮＤ型ＥＥＰＲＯＭのセルアレイおよびその周辺
回路の断面構造図である。図３において、コントロール
ゲート１１およびフローティングゲート１２が例えばＮ
型の半導体基板１３上に絶縁膜（図示せず）を介して積
層され、フローティングゲート１２は当該絶縁膜によっ
て周囲から電気的に絶縁されている。また、半導体基板
１３の表面側に形成されたＰウェル１４内には、Ｎ型不
純物の拡散によってソース１５およびドレイン１６が形
成されている。
【００１４】以上により、フローティングゲート型のＮ
チャネルＭＯＳトランジスタからなるメモリセル１７が
構成されている。なお、メモリセル１７は、半導体基板
１３にＰウェル１８が形成され、さらにＰウェル１８内
にＮウェル１９が形成され、そのＮウェル１９内にＰウ
ェル１４が形成されたウェル‐イン‐ウェル（well-in-
well）構造となっている。このメモリセル１７がアレイ
状に配列されてＮＡＮＤ型ＥＥＰＲＯＭのセルアレイを
構成している。
チャネルＭＯＳトランジスタからなるメモリセル１７が
構成されている。なお、メモリセル１７は、半導体基板
１３にＰウェル１８が形成され、さらにＰウェル１８内
にＮウェル１９が形成され、そのＮウェル１９内にＰウ
ェル１４が形成されたウェル‐イン‐ウェル（well-in-
well）構造となっている。このメモリセル１７がアレイ
状に配列されてＮＡＮＤ型ＥＥＰＲＯＭのセルアレイを
構成している。
【００１５】このセルアレイの周辺回路として、例えば
０Ｖ〜１０Ｖの正電圧を発生する正電圧発生部２０と、
例えば−１０Ｖ〜０Ｖの負電圧を発生する負電圧発生部
２１とが同一の半導体基板１３上に形成されている。す
なわち、正電圧発生部２０は、半導体基板１３の表面側
に形成されたＰチャネルＭＯＳトランジスタ２２と、Ｐ
ウェル２３内に形成されたＮチャネルＭＯＳトランジス
タ２４とから構成されている。両ＭＯＳトランジスタ２
２，２４のドレインは共通接続され、ＰチャネルＭＯＳ
トランジスタ２２のソースに１０Ｖが印加されるととも
に、ＮチャネルＭＯＳトランジスタ２４のソースが接地
されている。そして、両ＭＯＳトランジスタ２２，２４
のドレイン共通接続点から０Ｖ〜１０Ｖの正電圧が導出
されるようになっている。
０Ｖ〜１０Ｖの正電圧を発生する正電圧発生部２０と、
例えば−１０Ｖ〜０Ｖの負電圧を発生する負電圧発生部
２１とが同一の半導体基板１３上に形成されている。す
なわち、正電圧発生部２０は、半導体基板１３の表面側
に形成されたＰチャネルＭＯＳトランジスタ２２と、Ｐ
ウェル２３内に形成されたＮチャネルＭＯＳトランジス
タ２４とから構成されている。両ＭＯＳトランジスタ２
２，２４のドレインは共通接続され、ＰチャネルＭＯＳ
トランジスタ２２のソースに１０Ｖが印加されるととも
に、ＮチャネルＭＯＳトランジスタ２４のソースが接地
されている。そして、両ＭＯＳトランジスタ２２，２４
のドレイン共通接続点から０Ｖ〜１０Ｖの正電圧が導出
されるようになっている。
【００１６】一方、負電圧発生部２１は、半導体基板１
３にＰウェル２５が形成され、そのＰウェル２５内にＮ
ウェル２６が形成され、そのＮウェル２６内にＮチャネ
ルＭＯＳトランジスタ２７が形成され、さらにＮウェル
２６内にＰウェル２８が形成され、そのＰウェル２８内
にＮチャネルＭＯＳトランジスタ２９が形成されたウェ
ル‐イン‐ウェル構造となっている。両ＭＯＳトランジ
スタ２７，２９のドレインは共通接続され、Ｐチャネル
ＭＯＳトランジスタ２７のソースが接地されるととも
に、ＮチャネルＭＯＳトランジスタ２９のソースに−１
０Ｖが印加されている。そして、両ＭＯＳトランジスタ
２７，２９のドレイン共通接続点から−１０Ｖ〜０Ｖの
負電圧が導出されるようになっている。
３にＰウェル２５が形成され、そのＰウェル２５内にＮ
ウェル２６が形成され、そのＮウェル２６内にＮチャネ
ルＭＯＳトランジスタ２７が形成され、さらにＮウェル
２６内にＰウェル２８が形成され、そのＰウェル２８内
にＮチャネルＭＯＳトランジスタ２９が形成されたウェ
ル‐イン‐ウェル構造となっている。両ＭＯＳトランジ
スタ２７，２９のドレインは共通接続され、Ｐチャネル
ＭＯＳトランジスタ２７のソースが接地されるととも
に、ＮチャネルＭＯＳトランジスタ２９のソースに−１
０Ｖが印加されている。そして、両ＭＯＳトランジスタ
２７，２９のドレイン共通接続点から−１０Ｖ〜０Ｖの
負電圧が導出されるようになっている。
【００１７】なお、正電圧発生部２０に印加される１０
Ｖおよび負電圧発生部２１に印加される−１０Ｖは、外
部電源電圧Ｖcc（例えば、１．５Ｖ）に基づいて周知の
チャージポンプ回路等を用いて生成される。この正電圧
発生部２０で発生される０Ｖ〜１０Ｖの正電圧および負
電圧発生部２１で発生される−１０Ｖ〜０Ｖの負電圧
は、上記構造のメモリセル１７からなるＮＡＮＤ型ＥＥ
ＰＲＯＭのプログラム／消去／読み出しの各駆動の際に
適宜選択・調整されてメモリセル１７のコントロールゲ
ート１１、基板（Ｎウェル１９に相当するものであり、
以下、基板１９と称する）、Ｐウェル１４、ソース１５
およびドレイン１６に印加される。
Ｖおよび負電圧発生部２１に印加される−１０Ｖは、外
部電源電圧Ｖcc（例えば、１．５Ｖ）に基づいて周知の
チャージポンプ回路等を用いて生成される。この正電圧
発生部２０で発生される０Ｖ〜１０Ｖの正電圧および負
電圧発生部２１で発生される−１０Ｖ〜０Ｖの負電圧
は、上記構造のメモリセル１７からなるＮＡＮＤ型ＥＥ
ＰＲＯＭのプログラム／消去／読み出しの各駆動の際に
適宜選択・調整されてメモリセル１７のコントロールゲ
ート１１、基板（Ｎウェル１９に相当するものであり、
以下、基板１９と称する）、Ｐウェル１４、ソース１５
およびドレイン１６に印加される。
【００１８】次に、上記構成のＮＡＮＤ型ＥＥＰＲＯＭ
において、Ｖcc＝１．５Ｖとした場合のプログラム／消
去／読み出しの際の本発明による駆動方法について、各
部への印加電圧の状態を示す図１（Ａ）〜（Ｃ）に基づ
いて説明する。先ず、“０”のプログラムの際には、選
択セルのコントロールゲート１１に第１極性（本例で
は、正）の中間電圧を印加し、Ｐウェル１４およびドレ
イン１６に第２極性（本例では、負）の中間電圧を印加
する。これにより、フローティングゲート１２が高い電
位になり、ゲート下のトンネル酸化膜（図示せず）に高
電界がかかるため、チャネル全面のＦ−Ｎトンネルにて
電子がフローティングゲート１２に注入される。
において、Ｖcc＝１．５Ｖとした場合のプログラム／消
去／読み出しの際の本発明による駆動方法について、各
部への印加電圧の状態を示す図１（Ａ）〜（Ｃ）に基づ
いて説明する。先ず、“０”のプログラムの際には、選
択セルのコントロールゲート１１に第１極性（本例で
は、正）の中間電圧を印加し、Ｐウェル１４およびドレ
イン１６に第２極性（本例では、負）の中間電圧を印加
する。これにより、フローティングゲート１２が高い電
位になり、ゲート下のトンネル酸化膜（図示せず）に高
電界がかかるため、チャネル全面のＦ−Ｎトンネルにて
電子がフローティングゲート１２に注入される。
【００１９】ここで、中間電圧とは、従来例で印加して
いた２０Ｖの高電圧を基準にしたものであり、１０Ｖ前
後の電圧を言うものとする。フローティングゲート１２
に注入された電子は、フローティングゲート１２が周囲
から電気的に絶縁されているために、電源を切った後に
も消失することなくデータとしてそのまま保持される。
本例では、図１（Ａ）に示すように、選択セルのコント
ロールゲート１１に８Ｖ、基板１９に０Ｖ、Ｐウェル１
４およびドレイン１６に−１０Ｖをそれぞれ印加する。
いた２０Ｖの高電圧を基準にしたものであり、１０Ｖ前
後の電圧を言うものとする。フローティングゲート１２
に注入された電子は、フローティングゲート１２が周囲
から電気的に絶縁されているために、電源を切った後に
も消失することなくデータとしてそのまま保持される。
本例では、図１（Ａ）に示すように、選択セルのコント
ロールゲート１１に８Ｖ、基板１９に０Ｖ、Ｐウェル１
４およびドレイン１６に−１０Ｖをそれぞれ印加する。
【００２０】消去の際には、コントロールゲート１１に
負の中間電圧を印加し、基板１９およびＰウェル１４に
それぞれ正の中間電圧を印加する。これにより、トンネ
ル酸化膜にプログラムの際と逆向きの高電界がかかるた
めに、チャネル全面のＦ−Ｎトンネルにて電子がフロー
ティングゲート１２から引き抜かれる。本例では、図１
（Ｂ）に示すように、コントロールゲート１１に−１０
Ｖを印加し、基板１９およびＰウェル１４にそれぞれ１
０Ｖを印加する。読み出しの際には、コントロールゲー
ト１１に負の低電圧を印加する。本例では、図１（Ｃ）
に示すように、ドレイン１６に外部電源電圧Ｖcc（１．
５Ｖ）を印加し、コントロールゲート１１に−１Ｖ、基
板１３、Ｐウェル１４およびソース１５に０Ｖをそれぞ
れ印加する。
負の中間電圧を印加し、基板１９およびＰウェル１４に
それぞれ正の中間電圧を印加する。これにより、トンネ
ル酸化膜にプログラムの際と逆向きの高電界がかかるた
めに、チャネル全面のＦ−Ｎトンネルにて電子がフロー
ティングゲート１２から引き抜かれる。本例では、図１
（Ｂ）に示すように、コントロールゲート１１に−１０
Ｖを印加し、基板１９およびＰウェル１４にそれぞれ１
０Ｖを印加する。読み出しの際には、コントロールゲー
ト１１に負の低電圧を印加する。本例では、図１（Ｃ）
に示すように、ドレイン１６に外部電源電圧Ｖcc（１．
５Ｖ）を印加し、コントロールゲート１１に−１Ｖ、基
板１３、Ｐウェル１４およびソース１５に０Ｖをそれぞ
れ印加する。
【００２１】表２に、８ＮＡＮＤ型ＥＥＰＲＯＭにおけ
るプログラム／消去／読み出しの各モード毎の選択セル
／非選択セルの印加電圧の関係を示す。なお、８ＮＡＮ
Ｄの等価回路は図５の場合と同じである。
るプログラム／消去／読み出しの各モード毎の選択セル
／非選択セルの印加電圧の関係を示す。なお、８ＮＡＮ
Ｄの等価回路は図５の場合と同じである。
【表２】 プログラムモードでは、選択セルのコントロールゲート
（本実施例では、Control Gate6)に８Ｖ、非選択セルの
コントロールゲート(Control Gate1〜5 およびControl
Gate7,8)に０Ｖ、ビット線側のセレクトトランジスタの
ゲート(SelectGate1)に０Ｖ、ソース側のセレクトトラ
ンジスタのゲート(Select Gate2)に−１０Ｖ、“０”を
プログラムするビット線ＢＬ１／ＢＬ２に−１０Ｖ、
“１”をプログラムするビット線ＢＬ１／ＢＬ２に０Ｖ
をそれぞれ印加し、Ｐウェル１４およびソース１５にそ
れぞれ−１０Ｖ、基板１９に０Ｖを印加する。
（本実施例では、Control Gate6)に８Ｖ、非選択セルの
コントロールゲート(Control Gate1〜5 およびControl
Gate7,8)に０Ｖ、ビット線側のセレクトトランジスタの
ゲート(SelectGate1)に０Ｖ、ソース側のセレクトトラ
ンジスタのゲート(Select Gate2)に−１０Ｖ、“０”を
プログラムするビット線ＢＬ１／ＢＬ２に−１０Ｖ、
“１”をプログラムするビット線ＢＬ１／ＢＬ２に０Ｖ
をそれぞれ印加し、Ｐウェル１４およびソース１５にそ
れぞれ−１０Ｖ、基板１９に０Ｖを印加する。
【００２２】消去モードにおいては、カラム（列）方向
に多数配列したＮＡＮＤセルアレイをブロック単位と
し、その個々のブロックを選択することによって消去が
行われる。ブロック単位は、例えば４ｋバイト（＝８Ｎ
ＡＮＤ×４ｋカラム）程度の大きさである。選択ブロッ
クにおいては、全てのセルのコントロールゲートに−１
０Ｖ、ビット線側およびソース側の各々のセレクトトラ
ンジスタのゲートに１０Ｖをそれぞれ印加し、ビット線
ＢＬ１，ＢＬ２、基板１９、Ｐウェル１４およびソース
１５には１０Ｖをそれぞれ印加する。非選択ブロックに
おいては、全てのセルのコントロールゲート、セレクト
トランジスタのゲート、ビット線ＢＬ１，ＢＬ２、基板
１９、Ｐウェル１４およびソース１５に１０Ｖをそれぞ
れ印加する。
に多数配列したＮＡＮＤセルアレイをブロック単位と
し、その個々のブロックを選択することによって消去が
行われる。ブロック単位は、例えば４ｋバイト（＝８Ｎ
ＡＮＤ×４ｋカラム）程度の大きさである。選択ブロッ
クにおいては、全てのセルのコントロールゲートに−１
０Ｖ、ビット線側およびソース側の各々のセレクトトラ
ンジスタのゲートに１０Ｖをそれぞれ印加し、ビット線
ＢＬ１，ＢＬ２、基板１９、Ｐウェル１４およびソース
１５には１０Ｖをそれぞれ印加する。非選択ブロックに
おいては、全てのセルのコントロールゲート、セレクト
トランジスタのゲート、ビット線ＢＬ１，ＢＬ２、基板
１９、Ｐウェル１４およびソース１５に１０Ｖをそれぞ
れ印加する。
【００２３】上述したように、フローティングゲート型
メモリセルからなるＮＡＮＤ型ＥＥＰＲＯＭにおいて、
プログラムの際には、選択セルのコントロールゲート１
１に正の中間電圧（本例では、８Ｖ）を、Ｐウェル１４
およびドレイン１６に負の中間電圧（本例では、−１０
Ｖ）をそれぞれ印加し、消去の際には、選択ブロックの
各セルのコントロールゲート１１に負の中間電圧（本例
では、−１０Ｖ）を、Ｐウェル１０に正の中間電圧（本
例では、１０Ｖ）をそれぞれ印加するようにしたことに
より、周辺回路では従来のように２０Ｖ前後の高電圧を
処理する必要がなく、±１０Ｖ前後の中間電圧を処理す
れば良い。したがって、面積の大きい高耐圧トランジス
タを用いたり、高電圧を回避する回路を追加する必要が
ないため、正電圧発生部２０や負電圧発生部２１などの
周辺回路のレイアウト面積を縮小できる。
メモリセルからなるＮＡＮＤ型ＥＥＰＲＯＭにおいて、
プログラムの際には、選択セルのコントロールゲート１
１に正の中間電圧（本例では、８Ｖ）を、Ｐウェル１４
およびドレイン１６に負の中間電圧（本例では、−１０
Ｖ）をそれぞれ印加し、消去の際には、選択ブロックの
各セルのコントロールゲート１１に負の中間電圧（本例
では、−１０Ｖ）を、Ｐウェル１０に正の中間電圧（本
例では、１０Ｖ）をそれぞれ印加するようにしたことに
より、周辺回路では従来のように２０Ｖ前後の高電圧を
処理する必要がなく、±１０Ｖ前後の中間電圧を処理す
れば良い。したがって、面積の大きい高耐圧トランジス
タを用いたり、高電圧を回避する回路を追加する必要が
ないため、正電圧発生部２０や負電圧発生部２１などの
周辺回路のレイアウト面積を縮小できる。
【００２４】また、読み出しの際には、コントロールゲ
ート１１に負の低電圧（本例では、−１Ｖ）を印加する
ことにより、書き込みＶthのマージンが広くなるので、
低電源電圧動作が容易になる。すなわち、外部電源電圧
Ｖccを１．５Ｖとすると、従来例の場合には、選択コン
トロールゲート電圧が０Ｖであったために、図７に示す
ように、書き込みＶthマージンが０．数Ｖのところで非
常に狭くなっていたのに対し、選択コントロールゲート
電圧を−１Ｖに印加することにより、図２から明らかな
ように、書き込みＶthはさらに印加する電圧の絶対値
（１Ｖ）分だけ広がることになる。
ート１１に負の低電圧（本例では、−１Ｖ）を印加する
ことにより、書き込みＶthのマージンが広くなるので、
低電源電圧動作が容易になる。すなわち、外部電源電圧
Ｖccを１．５Ｖとすると、従来例の場合には、選択コン
トロールゲート電圧が０Ｖであったために、図７に示す
ように、書き込みＶthマージンが０．数Ｖのところで非
常に狭くなっていたのに対し、選択コントロールゲート
電圧を−１Ｖに印加することにより、図２から明らかな
ように、書き込みＶthはさらに印加する電圧の絶対値
（１Ｖ）分だけ広がることになる。
【００２５】
【発明の効果】以上説明したように、請求項１記載の駆
動方法によれば、フローティングゲート型メモリセルか
らなるＮＡＮＤ型不揮発性メモリにおいて、プログラム
および消去の際に、正，負の中間電圧を印加するように
したことにより、周辺回路では高電圧ではなく、中間電
圧を処理すれば良いことから、周辺回路として面積の大
きい高耐圧トランジスタを用いたり、高電圧を回避する
回路を追加する必要がないため、周辺回路のレイアウト
面積の縮小化に寄与できることになる。また、請求項２
の駆動方法によれば、読み出しの際に、選択セルのコン
トロールゲートに負の低電圧を印加することにより、そ
の低電圧分だけ書き込みＶthのマージンが広がるので、
低電源電圧動作が容易になる効果がある。
動方法によれば、フローティングゲート型メモリセルか
らなるＮＡＮＤ型不揮発性メモリにおいて、プログラム
および消去の際に、正，負の中間電圧を印加するように
したことにより、周辺回路では高電圧ではなく、中間電
圧を処理すれば良いことから、周辺回路として面積の大
きい高耐圧トランジスタを用いたり、高電圧を回避する
回路を追加する必要がないため、周辺回路のレイアウト
面積の縮小化に寄与できることになる。また、請求項２
の駆動方法によれば、読み出しの際に、選択セルのコン
トロールゲートに負の低電圧を印加することにより、そ
の低電圧分だけ書き込みＶthのマージンが広がるので、
低電源電圧動作が容易になる効果がある。
【図１】本発明の駆動方法による各部への印加電圧を示
す状態図である。
す状態図である。
【図２】本発明に係る書き込みＶthマージンの説明図で
ある。
ある。
【図３】本発明に係るＮＡＮＤ型ＥＥＰＲＯＭの断面構
造図である。
造図である。
【図４】ＥＥＰＲＯＭのメモリセルの断面構造図であ
る。
る。
【図５】８ＮＡＮＤ型ＥＥＰＲＯＭの等価回路図であ
る。
る。
【図６】従来例における各部への印加電圧を示す状態図
である。
である。
【図７】従来例における書き込みＶthマージンの説明図
である。
である。
１１ コントロールゲート １２ フローテ
ィングゲート １３ 半導体基板 １５ ソース １６ ドレイン １７ メモリセ
ル ２０ 正電圧発生部 ２１ 負電圧発
生部
ィングゲート １３ 半導体基板 １５ ソース １６ ドレイン １７ メモリセ
ル ２０ 正電圧発生部 ２１ 負電圧発
生部
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】 フローティングゲート型メモリセルから
なるＮＡＮＤ型不揮発性メモリの駆動方法であって、 プログラムの際に、選択メモリセルのコントロールゲー
トに第１極性の中間電圧を、ドレインおよび基板側に第
２極性の中間電圧をそれぞれ印加し、 消去の際に、選択ブロックの各メモリセルのコントロー
ルゲートに第２極性の中間電圧を、基板側に第１極性の
中間電圧をそれぞれ印加することを特徴とするＮＡＮＤ
型不揮発性メモリの駆動方法。 - 【請求項２】 請求項１記載のＮＡＮＤ型不揮発性メモ
リの駆動方法において、読み出しの際に、選択メモリセ
ルのコントロールゲートに第２極性の低電圧を印加する
ことを特徴とする駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21507893A JP3520532B2 (ja) | 1993-08-06 | 1993-08-06 | Ｎａｎｄ型不揮発性メモリの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21507893A JP3520532B2 (ja) | 1993-08-06 | 1993-08-06 | Ｎａｎｄ型不揮発性メモリの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757486A true JPH0757486A (ja) | 1995-03-03 |
| JP3520532B2 JP3520532B2 (ja) | 2004-04-19 |
Family
ID=16666392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21507893A Expired - Fee Related JP3520532B2 (ja) | 1993-08-06 | 1993-08-06 | Ｎａｎｄ型不揮発性メモリの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3520532B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335583A (ja) * | 1997-05-21 | 1998-12-18 | Motorola Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| JP2001102553A (ja) * | 1999-09-29 | 2001-04-13 | Sony Corp | 半導体装置、その駆動方法および製造方法 |
| JP2003338189A (ja) * | 2002-05-17 | 2003-11-28 | Hynix Semiconductor Inc | Ｎａｎｄ型フラッシュメモリのワードラインデコーダ |
| KR100461486B1 (ko) * | 2000-10-30 | 2004-12-16 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 장치 |
| KR100706071B1 (ko) * | 2002-10-07 | 2007-04-11 | 인피니언 테크놀로지스 아게 | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 |
| GB2449175A (en) * | 2007-05-10 | 2008-11-12 | Samsung Electronics Co Ltd | Negative Incremental Step Pulse Programming of NAND EEPROM Memory Cells |
| JP2009531798A (ja) * | 2006-03-29 | 2009-09-03 | モスエイド テクノロジーズ インコーポレイテッド | ページ消去を有する不揮発性半導体メモリ |
| JP2010518544A (ja) * | 2007-02-16 | 2010-05-27 | モサイド・テクノロジーズ・インコーポレーテッド | 多数の外部電力供給部を有する不揮発性半導体メモリ |
| CN109741770A (zh) * | 2018-12-29 | 2019-05-10 | 联想(北京)有限公司 | 一种存储装置、处理器和电子设备 |
-
1993
- 1993-08-06 JP JP21507893A patent/JP3520532B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335583A (ja) * | 1997-05-21 | 1998-12-18 | Motorola Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| JP2001102553A (ja) * | 1999-09-29 | 2001-04-13 | Sony Corp | 半導体装置、その駆動方法および製造方法 |
| KR100461486B1 (ko) * | 2000-10-30 | 2004-12-16 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 장치 |
| JP2003338189A (ja) * | 2002-05-17 | 2003-11-28 | Hynix Semiconductor Inc | Ｎａｎｄ型フラッシュメモリのワードラインデコーダ |
| KR100706071B1 (ko) * | 2002-10-07 | 2007-04-11 | 인피니언 테크놀로지스 아게 | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 |
| JP2009531798A (ja) * | 2006-03-29 | 2009-09-03 | モスエイド テクノロジーズ インコーポレイテッド | ページ消去を有する不揮発性半導体メモリ |
| JP2010518544A (ja) * | 2007-02-16 | 2010-05-27 | モサイド・テクノロジーズ・インコーポレーテッド | 多数の外部電力供給部を有する不揮発性半導体メモリ |
| US8300471B2 (en) | 2007-02-16 | 2012-10-30 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| US8619473B2 (en) | 2007-02-16 | 2013-12-31 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| GB2449175A (en) * | 2007-05-10 | 2008-11-12 | Samsung Electronics Co Ltd | Negative Incremental Step Pulse Programming of NAND EEPROM Memory Cells |
| US7633803B2 (en) | 2007-05-10 | 2009-12-15 | Samsung Electronics Co., Ltd. | Methods of operating memory devices including negative incremental step pulse programming and related devices |
| CN109741770A (zh) * | 2018-12-29 | 2019-05-10 | 联想(北京)有限公司 | 一种存储装置、处理器和电子设备 |
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| Publication number | Publication date |
|---|---|
| JP3520532B2 (ja) | 2004-04-19 |
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