JPH0758301A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0758301A
JPH0758301A JP5201566A JP20156693A JPH0758301A JP H0758301 A JPH0758301 A JP H0758301A JP 5201566 A JP5201566 A JP 5201566A JP 20156693 A JP20156693 A JP 20156693A JP H0758301 A JPH0758301 A JP H0758301A
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JP
Japan
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power supply
wiring
integrated circuit
circuit device
semiconductor integrated
Prior art date
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JP5201566A
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Toru Inoue
井上　　徹
Osahiro Amiya
修博 網屋
Tadao Takahashi
唯夫 高橋
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Priority to DE69432270T priority patent/DE69432270T2/de
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/427—Power or ground buses

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 マクロセルの配置効率がよい、ゲートアレイ
ＬＳＩを提供する。 【構成】 半導体基板上にマトリクス状に配置された複
数の基本セルを信号配線７又は電源配線５等と相互接続
して構成した機能ブロックを含む半導体集積回路装置に
おいて、電源配線５を、行又は列上に配置された複数の
前記基本セル上に配置し、且つ、前記基本セル上におい
て前記信号配線７を挟むように２本に分割して配置し
た。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に係わり、特にゲートアレイＬＳＩに関するものであ
る。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置は特
開平３ー６９１６３号公報に開示されるものがある。従
来、上記文献にも開示されるように、Ｎ型拡散領域を有
するＮＭＯＳＦＥＴやＰ型拡散領域を有するＰＭＯＳＦ
ＥＴを具えた複数の基本セルをマトリクス状に配置した
ゲートアレイにおいて、クロック信号やテスト容易化回
路用信号に専用の配線を設け、クロック信号の性能低下
を押さえたり、テスト容易化を実現したりしていた。
【０００３】そして、それら信号配線と基本セルと配線
パターンである複数のマクロセルで相互接続することに
より、ＮＡＮＤ回路やＯＲ回路等の機能ブロックを構成
していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
マトリクス状に配置された基本セルにおいては、予め基
板に形成されている基本セルパターン、信号配線や電源
配線等のパターンに縦横両方向の対称性がないため、こ
れら基本セルと信号配線等を接続する際、同一パターン
のマクロセルによる接続では所望の接続ができない場合
があり、マクロセルの配置効率が悪いという課題があっ
た。
【０００５】
【課題を解決するための手段】そこで、この発明は、マ
クロセルの配置効率がよい半導体集積回路装置を提供す
るため、複数の基本セルを信号配線又は電源配線と相互
接続して構成した機能ブロックを含む半導体集積回路装
置において、第１電源配線を、行又は列状に配置された
複数の前記基本セル上に配置し、基本セル上において信
号配線を挟むように２本に分割して配置したものであ
る。
【０００６】
【作用】この発明によれば以上のように、基本セル上に
おいて信号配線を中心としてその両側に２本に分割した
導電位の電源配線を配置したので、信号配線を中心とし
て基本セルの両端に設けられているゲート接続領域と、
電源配線との距離が等しくなるなど、マトリクス状に配
置された基本セルパターンと信号配線パターンや電源配
線パターンとの関係を縦横両方向に対称とすることがで
き、従って、同一配線パターンのマクロセルを効率よく
配置して、これらを相互接続することができる。
【０００７】
【実施例】図１は、この発明の実施例を説明するため
の、半導体集積回路装置の平面図（レイアウト図）であ
り、以下図面を用いて説明する。
【０００８】１は図示しないシリコン基板表面に設けら
れた第１導電型としてのＮ型の第１拡散領域、２は第２
導電型としてＰ型の第２拡散領域、３はポリシリコン等
で形成されたゲート電極、４はゲート接続領域、５は横
方向に延在して配置された接地電位の第１電源配線、６
は横方向に延在して第２拡散領域の中央部上に配置され
た高電位（５Ｖ等）の第２電源配線、７は第１拡散領域
の中央部上に配置されたクロック信号等の信号配線、８
は基板を所定電位に保つため基板表面に設けられ、基板
又はウエル領域と同一導電型高濃度層からなる基板電極
である。
【０００９】第１電源配線５、第２電源配線６、信号配
線７、及び第１電源配線５と信号配線７との間隔それぞ
れの幅は、２．８μm、２．４μm、６．８μm、１．４
μmである。
【００１０】基本セルの第１拡散領域１上に図示しない
絶縁膜を介して、２本に分割して配置されている第１電
源配線５は、図示しない少なくとも１箇所において接続
又は共通の電位（接地電位）に接続されている。分割さ
れたそれぞれの第１電源配線５の幅は、第２電源配線６
の半分程度の幅にすることができる。第２電源配線６
は、第２拡散領域２上において、予め信号配線が配置さ
れておらず、縦横両方向にレイアウトパターンの対称性
を有しているので、１本の配線により第２電源配線６上
の中央部に配置形成されている。また、第１電源配線
５、第２電源配線６及び信号配線７は、それぞれ行又は
列上に設けられた複数の基本セル上に亘って予め配置さ
れている。
【００１１】この実施例における基本セルとしては、第
１拡散領域１又は第２拡散領域２と２本のゲート電極３
により、直列接続された２つのＦＥＴで構成されてい
る。そして、このような同一パターンを有した能動素子
であるＦＥＴを、基本セルとして半導体基板上に複数マ
トリクス状に配置し、予め第１電源配線５等を配置して
おくことによりゲートアレイを構成している。
【００１２】図２は、図１に示した基本セルを複数マト
リクス状に配置したゲートアレイのレイアウトパターン
を示す図であり、図１と同一部分には同一符号を付して
ある。
【００１３】図２において、２１は基本セルのゲート接
続領域４等と信号配線７等とを相互接続し機能ブロック
を形成するための、同一パターンの配線であるマクロセ
ルを模式的に表している。マクロセル２１における
「Ｆ」マークは、マクロセル２１の方向即ち同一配線パ
ターンの方向を示している。
【００１４】マクロセル２１は、他の配線と同層又は上
層配線として形成され、その配線幅は第２電源配線６や
信号配線７の幅に比べ小さく設定されている。また、マ
クロセル２１は、信号配線７や第１電源配線５等とゲー
ト接続領域４や第１拡散領域１等とを直接接続すること
により、機能ブロックを構成する。
【００１５】図２に示されるように、それぞれ第１拡散
領域１及び第２拡散領域２の中央部上に設けられた信号
配線７及び第２電源配線６を中心にゲート接続領域４等
が対称なパターンとして配置されているので、同一機能
ブロックを形成するために、同一マクロセル２１で４通
りの配置が可能となる。更に、この実施例によれば２本
の第１電源配線５と第２電源配線６とを複数の基本セル
上に交互に配置しているので、どの基本セルを中心に見
てもパターンの対称性を有し、マクロセルの配置効率を
向上させることができる。
【００１６】また、図２に示されるように、信号配線７
が一定電位の２本の第１電源配線５に挟まれているの
で、他の信号のカップリングノイズによる影響を少なく
でき安定した信号を供給することができる。また、この
実施例では、２本に分割した第１電源配線５と基板電極
８とを２箇所の交点で接続することが可能となる。
【００１７】
【発明の効果】以上、詳細に説明したようにこの発明に
よれば、半導体集積回路装置の基本セル、信号配線及び
電源配線のレイアウトパターンに対称性を持たせること
ができるので、マクロセルの配置の自由度を倍増するこ
とができる。
【図面の簡単な説明】
【図１】この発明の実施例を説明するための半導体集積
回路装置の一部断面図である。
【図２】この発明の実施例を説明するための半導体集積
回路装置のレイアウトパターン図である。
【符号の説明】
１ 第１拡散領域 ２ 第２拡散領域 ３ ゲート電極 ４ ゲート接続領域 ５ 第１電源配線 ６ 第２電源配線 ７ 信号配線 ２１ マクロセル
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 8832−4Ｍ Ｈ０１Ｌ 27/04 Ａ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にマトリクス状に配置され
    た複数の基本セルを信号配線又は第１電源配線と相互接
    続して構成した機能ブロックを含む半導体集積回路装置
    において、 前記第１電源配線を、行又は列上に配置された複数の前
    記基本セル上に配置し、且つ、前記基本セル上において
    前記信号配線を挟むように２本に分割して配置したこと
    を特徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１電源配線と前記信号配線の間隔
    幅を前記第１電源配線又は前記信号配線の幅より小さく
    したことを特徴とする請求項１記載の半導体集積回路装
    置。
  3. 【請求項３】 前記２本の第１電源配線と、前記第１電
    源配線とは異なる電位が供給される第２電源配線とを複
    数具え、前記２本の第１電源配線と前記第２電源配線と
    を前記複数の基本セル上に交互に配置したことを特徴と
    する請求項１記載の半導体集積回路装置。
  4. 【請求項４】 前記複数の基本セルは、第１導電型の第
    １拡散領域を有した基本セルと第２導電型の第２拡散領
    域を有した基本セルとを含み、 前記２本の第１電源配線を、前記第１拡散領域上におい
    て前記信号配線を中心に対称パターンとして配置したこ
    とを特徴とする請求項１記載の半導体集積回路装置。
  5. 【請求項５】 前記第２電源配線を前記第２拡散領域の
    中央部上に配置したことを特徴とする請求項４記載の半
    導体集積回路装置。
JP5201566A 1993-08-13 1993-08-13 半導体集積回路装置 Pending JPH0758301A (ja)

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EP97118479A EP0827207B1 (en) 1993-08-13 1994-08-04 Gate array LSI
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