JPS6350799B2 - - Google Patents

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JPS6350799B2
JPS6350799B2 JP58026463A JP2646383A JPS6350799B2 JP S6350799 B2 JPS6350799 B2 JP S6350799B2 JP 58026463 A JP58026463 A JP 58026463A JP 2646383 A JP2646383 A JP 2646383A JP S6350799 B2 JPS6350799 B2 JP S6350799B2
Authority
JP
Japan
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memory cell
regular
group
regular memory
circuit
Prior art date
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JP58026463A
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English (en)
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JPS59151400A (ja
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Masahiko Yoshimoto
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 この発明は、冗長ビツト、即ち予備メモリセル
列または予備メモリセル行を含む半導体記憶装置
に関し、特に該装置の、正規メモリセルを選択す
る正規選択手段の改良に関するものである。
一般に、半導体記憶装置の大容量化に伴なうチ
ツプサイズの増大とパターンの微細化により、ビ
ツト不良に起因する不良が増加し、歩留りが低下
する。そこで、あらかじめチツプ内に予備のメモ
リセル列またはメモリセル行を設けておき、テス
トにより、正規のメモリセルにビツト不良が発見
されると、ヒユーズなどを含む回路をプログラム
することにより、以後はビツト不良を含むメモリ
セル列またはメモリセル行の代りに上記予備のメ
モリセル列またはメモリセル行が選択されるよう
にしたものがある。
このような冗長回路を含む半導体記憶装置にお
いては、不良ビツトを含む正規メモリセル群を正
規デコーダから切り離した後の該正規メモリセル
群のノードを“Ｌ”に固定する必要がある。即
ち、不良ビツトを含む正規メモリセル群を非選択
状態に維持する必要がある。
このための従来の正規選択手段の構成を第１図
に示す。この例では、特にスタテイツクRAMの
列方向の正規選択手段について示している。図に
おいて、１はデコーダ回路であり、該デコーダ回
路１の出力２はリンクヒユーズ、即ちレーザブロ
ーによりプログラムされるポリシリコンヒユーズ
３を介して正規メモリセル列３１中の列選択トラ
ンジスタ９，１０の各々のゲート電極１１，１２
に接続され、このゲート電極１１，１２と接地電
位との間には、高抵抗ポリシリコンなどで形成さ
れる高抵抗手段４が配置されている。また、上記
列選択トランジスタ９，１０のドレイン（又はソ
ース）は各々ビツトライン７，８に、ソース（又
はドレイン）は各々Ｉ／Ｏライン５，６に接続さ
れている。
次に動作について説明する。
まず、第１図に示された正規メモリセル列３１
が不良ビツトを含まない時は、リンクヒユーズ３
はレーザなどによりブローされておらず、デコー
ダ回路１の出力２は列選択トランジスタ９，１０
の各々のゲート１１，１２に連結される。従つて
デコーダ出力２が“Ｈ”レベルに上昇すると、列
選択トランジスタ９，１０がオンし、ビツトライ
ン７，８は各々Ｉ／Ｏライン５，６に連結され、
情報が読み出される。
一方、正規メモリセル列３１が不良ビツトを含
む時は、リンクヒユーズ３はレーザなどによりブ
ローされているので、デコーダ出力２は列選択ト
ランジスタ９，１０の各々のゲート１１，１２と
電気的に絶縁される。従つて、列選択トランジス
タ９，１０の各々のゲート１１，１２はその電荷
が高抵抗手段４を通して接地電極に放電されるこ
とにより接地電位に固定される。すると、列選択
トランジスタ９，１０はカツトオフし、ビツトラ
イン７，８は各々Ｉ／Ｏライン５，６と切り離さ
れ、図示された部分の正規列はメモリーの読み書
き動作に全く関与しなくなる。
また、これと同時に、予備メモリセル群（図示
せず）においては、予備メモリセル列を選択する
予備選択手段が、不良ビツトを含む正規メモリセ
ル列３１を選択しようとするアドレス信号がこれ
に入力された時のみ選択されるようにレーザなど
によりプログラムされているので、不良ビツトを
含む正規メモリセル列３１は、上記予備メモリセ
ル列により置換されることとなる。
このように、従来の正規選択手段は不良ビツト
を含む正規メモリセル群を非選択状態にするため
に、高抵抗手段４が必要であつた。通常、高抵抗
手段４は、高抵抗ポリシリコンなどで形成される
が、メモリセルの負荷トランジスタとしてＰチヤ
ンネルトランジスタを用いるFULL CMOSメモ
リでは、高抵抗ポリシリコン形成のために工程が
非常に複雑になるなどの欠点があつた。
この発明は、以上のような従来のものの欠点を
除去するためになされたもので、正規メモリセル
群の選択手段を、デコーダ回路と該デコーダ回路
に電気的導通手段を介して接続された単安定ラツ
チ回路とにより構成し、正規メモリセル群が不良
ビツトを含むとき、上記単安定ラツチ回路により
上記正規メモリセル群を非選択状態に維持するよ
うにすることにより、高抵抗手段を用いることな
く不良ビツトを含む正規メモリセル群を常に非選
択状態にでき、その製造工程も簡単な半導体記憶
装置を提供することを目的としている。
以下、この発明の一実施例を図について説明す
る。第２図において、第１図と同一符号は同一の
ものを示している。２８はNANDデコーダ回路
であり、その出力２９はリンクヒユーズ３を介し
て単安定ラツチ回路３０に接続されている。単安
定ラツチ回路３０の出力は、正規メモリセル列３
１中の列選択トランジスタ９，１０の各々のゲー
ト１１，１２に接続されている。また列選択トラ
ンジスタ９，１０の各々ドレイン（又はソース）
は、各々ビツトライン７，８に、各々のソース
（又はドレイン）は、各々Ｉ／Ｏライン５，６に
接続されている。
また、上記単安定ラツチ回路３０は以下のよう
に構成される。即ち、Ｐチヤンネルトランジスタ
２１とＮチヤンネルトランジスタ２２とを電源端
子２５と接地電位との間に縦列接続してCMOS
インバータを構成し、Ｐチヤンネルトランジスタ
２３及び２４は、各々のソースを電源端子２５
に、各々のドレインを上記CMOSインバータの
入力端子１３に接続するとともに、帰還回路とし
てのＰチヤネルトランジスタ２３のゲート電極は
上記CMOSインバータの出力端子２７に接続し、
リセツト回路としてのＰチヤネルトランジスタ２
４のゲート電極には、パワーオン・リセツトパル
ス２６が電源投入時に印加される構成とする。
そして上記NANDデコーダ回路２８、リンク
ヒユーズ３、及び単安定ラツチ回路３０により正
規選択手段４０が構成されている。
次に動作について説明する。
まず、正規メモリセル列３１中に不良ビツトが
存在しない時は、リンクヒユーズ３はレーザなど
によりブローされておらず、NANDデコーダ２
８の出力２９は上記CMOSインバータの入力端
子１３に連結される。従つて、単安定ラツチ回路
３０はNANDデコーダ２８によりドライブされ
て、インバータ回路として動作し、列選択トラン
ジスタ９，１０の各々のゲート１１，１２にデコ
ード信号を伝達して、通常のメモリ動作を行な
う。すなわち、NANDデコーダ２８の出力２９
が“Ｌ”レベルになると、単安定ラツチ回路３０
の出力２７は“Ｈ”レベルに上昇し、列選択トラ
ンジスタ９，１０がオンし、ビツトライン７，８
は各々Ｉ／Ｏライン５，６に連結され、情報が読
み出される。
一方、正規メモリセル列３１中に不良ビツトが
含まれている時は、リンクヒユーズ３はレーザな
どでブローされているので、NANDデコーダ２
８の出力２９は単安定ラツチ回路３０と電気的に
絶縁される。すると、単安定ラツチ回路３０の出
力２７は常に“Ｌ”レベルを維持する。これは、
電源投入時にＰチヤネルトランジスタ２４のゲー
トへのパワーオン・リセツトパルス２６の印加に
より、Ｐチヤネルトランジスタ２４がオンし、上
記CMOSインバータの入力端子１３が“Ｈ”レ
ベルに充電され、従つて単安定ラツチ回路３０の
出力２７が“Ｌ”レベルにセツトされ、この単安
定状態が持続されるからである。従つて、列選択
トランジスタ９，１０はカツトオフし、ビツトラ
イン７，８は各々Ｉ／Ｏライン５，６と切り離さ
れ、正規メモリセル列３１はメモリの読み書き動
作に全く関与しなくなる。
また、これと同時に予備メモリセル群（図示せ
ず）においては、予備メモリセル列を選択する予
備選択手段が、不良ビツトを含む正規メモリセル
列３１を選択しようとするアドレス信号がこれに
入力された時のみ選択されるようにレーザなどに
よりプログラムされているので、不良ビツトを含
む正規メモリセル列３１は上記予備メモリセル列
により置換されることとなる。
このような上記実施例によれば、正規メモリセ
ル列３１が不良ビツトを含むとき、単安定ラツチ
回路３０により該正規メモリセル列３１を常に非
選択状態にすることができ、従来のように高抵抗
手段などのリークパスを設ける必要はなく、その
製造工程は簡単で済む。
なお、上記実施例では、正規メモリセル列につ
いて説明したが、正規メモリセル行についても同
様の構成が適用できる。また、単安定ラツチ回路
をCMOSで構成したが、NMOSで構成しても同
様の効果を奏することは言うまでもない。
さらに上記実施例では、電気的導通手段として
レーザブローによりプログラムするポリシリコン
ヒユーズを用いたが、電気的にプログラムする電
気ヒユーズを用いてもよい。又、レーザアニール
によりプログラムできるポリシリコンヒユーズを
用いて、正規メモリセル群に不良ビツトが存在す
る時には遮断される電気的導通手段を形成しても
よい。
以上のように、この発明によれば、正規メモリ
セル群の選択手段をデコーダ回路と電気的導通手
段と単安定ラツチ回路により構成したので、高抵
抗手段などのリークパスを設けるなどして工程を
複雑にすることなく、不良ビツトを含む正規メモ
リセル群を常に非選択状態にできる効果がある。
【図面の簡単な説明】
第１図は従来の半導体記憶装置の回路構成図、
第２図は本発明の一実施例による半導体記憶装置
の正規選択手段の回路構成図である。 ３…リンクヒユーズ（電気的導通手段）、２１，
２２…CMOSインバータを構成するＰチヤネル
トランジスタおよびＮチヤネルトランジスタ、２
３…Ｐチヤネルトランジスタ（帰還回路）、２４
…Ｐチヤネルトランジスタ（リセツト回路）、２
８…デコーダ回路、３０…単安定ラツチ回路、３
１…正規メモリセル群、４０…正規選択手段。な
お図中同一符号は同一、又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ マトリツクス状に配置された正規メモリセル
    群と、 この正規メモリセル群の所望の正規メモリセル
    を選択する正規選択手段と、 予備メモリセル群と、 この予備メモリセル群の所望の予備メモリセル
    を選択する予備選択手段とを備えた半導体記憶装
    置であつて、 上記正規選択手段が、 デコーダ回路と、 上記正規メモリセル群が不良ビツトを含むとき
    上記デコーダ回路の出力の上記正規メモリセル群
    への伝達をカツトするための電気的導通手段と、 上記デコーダ回路に上記電気的導通手段を介し
    て接続されたインバータ、該インバータの出力を
    反転して該インバータの入力に帰還する帰還回
    路、電源投入時に印加されるリセツトパルスによ
    り本ラツチ回路をリセツトし、上記インバータか
    ら出力される正規メモリセル群の選択信号が、正
    規メモリセル群を常に非選択状態に維持する信号
    になるようにするリセツト回路からなる単安定ラ
    ツチ回路とを有するものであることを特徴とする
    半導体記憶装置。
JP58026463A 1983-02-17 1983-02-17 半導体記憶装置 Granted JPS59151400A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP58026463A JPS59151400A (ja) 1983-02-17 1983-02-17 半導体記憶装置
US06/579,604 US4606013A (en) 1983-02-17 1984-02-13 Redundancy-secured semiconductor memory
DE19843405608 DE3405608A1 (de) 1983-02-17 1984-02-16 Redundanzgesicherter halbleiterspeicher

Applications Claiming Priority (1)

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JP58026463A JPS59151400A (ja) 1983-02-17 1983-02-17 半導体記憶装置

Publications (2)

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JPS59151400A JPS59151400A (ja) 1984-08-29
JPS6350799B2 true JPS6350799B2 (ja) 1988-10-11

Family

ID=12194202

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58026463A Granted JPS59151400A (ja) 1983-02-17 1983-02-17 半導体記憶装置

Country Status (3)

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US (1) US4606013A (ja)
JP (1) JPS59151400A (ja)
DE (1) DE3405608A1 (ja)

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Also Published As

Publication number Publication date
DE3405608A1 (de) 1984-08-23
JPS59151400A (ja) 1984-08-29
DE3405608C2 (ja) 1991-04-25
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