JPH0758771B2 - 電荷結合装置イメ−ジヤ - Google Patents

Description

【発明の詳細な説明】 ＜発明の分野＞ この発明は、高密度フレーム転送電荷結合装置（CCD）
イメージヤに関するものであり、さらに詳しく言えば高
密度フレーム転送CCDイメージヤの出力レジスタ、すな
わちＣレジスタの改良に関するものである。

＜発明の背景＞ フレーム転送CCDイメージヤは一般に３つの部分、すな
わちＡレジスタという名称で知られる光感知アレー、Ｂ
レジスタという名称で知られる一時蓄積アレー、および
Ｃレジスタという名称で知られる出力レジスタを含んで
いる。ＡレジスタおよびＢレジスタはそれぞれ単結晶シ
リコンの基板中にその表面に沿つて伸びる複数の平行な
チヤンネル領域を含んでいる。Ｂレジスタのチヤンネル
領域はＡレジスタのチヤンネル領域の延長上にある。チ
ヤンネル領域相互間にはチヤンネルを互いに分離するチ
ヤンネル・ストツプ領域が設けられている。“Method o
f Making Buried Channel Charge Coupled Device With
Means for Controlling Excess Charge（過剰電荷を制
御するための手段を具えた埋込みチヤンネル電荷結合装
置の製造方法）”という名称で1982年12月７日付けで特
許されたウオレス（L.F.Wallace）氏の米国特許第4,36
2,575号明細書中に示されているように、チヤンネルか
らのすべての過剰電荷を集めるためにＡレジスタのチヤ
ンネル相互間にブルーミング・ドレンを設けることがで
きる。ＡレジスタおよびＢレジスタの各々はチヤンネル
を横切つて伸び、シリコン酸化物のような絶縁材料の層
によつて基板から絶縁された複数の平行な導電性ゲート
を有している。Ｃレジスタは、基板中にＢレジスタのチ
ヤンネルの端部を横切つて伸びる単一のチヤンネル領域
をもつている複数個の平行な導電性ゲートは、Ｂレジス
タのチヤンネルと実質的に平行な方向にＣレジスタのチ
ヤンネルを横切つて伸びている。Ｃレジスタのゲートは
シリコン酸化物のような絶縁材料の層によつて基板表面
から絶縁されている。

各レジスタにおいて、ゲートは群をなして配列されてお
り、各群の共通ゲートは電気的に一緒に接続されてい
る。従つて、各群の第１ゲートは一緒に接続され、各群
の第２ゲートは一緒に接続され、以下同様な関係で接続
されている。各群中のゲートの数はCCDの位相数に依存
している。３相CCDについては群当り３個のゲートがあ
り、４相CCDでは群当り４個のゲートがあり、以下同様
である。共通ゲートは導電性終端ストリツプによつて共
通に接続されるか、あるいはゲートを形成する導電層の
部分である導電性終端パツドにまで伸びている。この終
端パツドは終端ワイヤが接続される接触部を持つてい
る。ＡレジスタおよびＢレジスタでは、終端ストリツプ
あるいはパツドは通常レジスタ・アレーの一方の側部に
沿つている。Ｃレジスタでは、終端ストリツプあるいは
パツドはＢレジスタから遠い側のチヤンネルの側部に沿
つている。また、ゲートは一般に導電性多結晶シリコン
のような導電性材料の１あるいはそれ以上の層で作られ
ている。２相あるいは４相CCDでは、ゲートは一般に２
層の導電性材料によつて形成されており、少なくとも１
群のゲートはシリコン酸化物の層によつて互いに絶縁さ
れた層でそれぞれ作られている。

CCDイメージヤを含む半導体集積回路では、より狭い導
電性ラインと半導体基板中のより小さな関連する領域を
使用して装置をより高密度にする傾向がある。CCDイメ
ージヤに対しては、これによつてより小さな基板中に所
定寸法のアレーを持つたイメージヤを作ることができ、
あるいは同じ寸法の基板中によ大きなアレーをもつたイ
メージヤを作ることができる。しかしながら、終端スト
リツプあるいはパツドは、終端ワイヤをそれに接続する
ゲートよりも比較的大であるので、CCDイメージヤをよ
り高密度に作ると、終端ストリツプやパツドを何処に配
置すべきかという問題が生ずる。ＡレジスタおよびＢレ
ジスタでは、終端ストリツプあるいはパツドの幾つかを
アレーの一方の側に沿つて配列し、他のストリツプある
いはパツドをアレーの他の側に沿つて配列することによ
り、この問題を処理することができる。しかしながら、
Ｃレジスタでは、終端ストリツプあるいはパツドを容易
に配列するのに一方の側部しか有していないためになお
問題がある。

より高密度のCCDイメージヤを作るときに生ずる他の問
題は、Ｂレジスタの埋込みチヤンネル領域とＣレジスタ
の埋込みチヤンネル領域との間の電気的接続を行なうこ
とである。この接続は、一般にＢレジスタの各埋込みチ
ヤンネル領域をＣレジスタのゲートの下にまで延長する
ことによつて行なわれ、そのためＣレジスタのゲートに
供給される電位は電荷をＢレジスタのチヤンネル領域か
らＣレジスタのチヤンネル領域に転送する。この転送を
高効率で行なうためには、Ｂレジスタの埋込みチヤンネ
ル領域の端部は完全にＣレジスタのゲートの下にまで延
びている必要がある。しかしながら、高密度のイメージ
ヤでは、Ｂレジスタの埋込みチヤンネルはＣレジスタの
下まで完全には伸びることができず、ある部分は露出し
ている、すなわち覆われていない。これは、幅が８ミク
ロン程度のＢレジスタのチヤンネル幅と、幅が４ミクロ
ン程度のＣレジスタのチヤンネルのゲートの幅との差、
あるいはチヤンネルとゲートとを形成するために使用さ
れるマスクの不整列によつて生じる。Ｂレジスタの埋込
みチヤンネルの露出した部分は、Ｂレジスタのチヤンネ
ル中の電荷をトラツプし、この電荷がＣレジスタのチヤ
ンネルに転送されるのを防止するウエルを形成する。従
つて、電荷トラツプ・ポケツトを形成する可能性のある
Ｂレジスタ・チヤンネル領域のすべての露出部分を除く
ために、ｂレジスタのチヤンネル領域とＣレジスタのゲ
ートとを出来るかぎり整列させる必要がある。

＜発明の概要＞ この発明は、主表面を有する半導体材料の基板中にＡレ
ジスタ、Ｂレジスタ、およびＣレジスタを含む形式の電
荷結合装置イメージヤの改良に関するものである。Ａレ
ジスタおよびＢレジスタは基板中に間隔を保つて平行に
伸びる複数のチヤンネル領域を有し、Ｂレジスタのチヤ
ンネル領域はＡレジスタのチヤンネル領域の延長部にあ
る。複数の導電性ゲートはチヤンネル領域を横切つて延
びており、且つ主表面から絶縁されている。Ｃレジスタ
は基板中に、Ｂレジスタのチヤンネルの端部と実質的に
直交する方向にこの端部を横切つて上記基板の表面に沿
つて伸びるチヤンネル領域を含んでいる。複数の導電性
ゲートは、Ｂレジスタのチヤンネル領域と実質的に平行
にＣレジスタのチヤンネル領域を横切つて伸びており、
且つ主表面から絶縁されている。Ｃレジスタのゲートが
複数の群をなして配列されており、各群の１個のゲート
はＣレジスタのチヤンネル領域の側部に沿つてＢレジス
タ上にこれから絶縁された導電性端子手段にまで伸びて
おり、他の群のゲートはＣレジスタのチヤンネルの側部
であつて、Ｂレジスタと反対側と側部に沿う導電性端子
手段にまで伸びている点で改良されている。

この発明の他の特徴は、Ｂレジスタの各チヤンネル領域
の端部がＣレジスタのゲートの下にまで完全に伸びてい
る点、およびＢレジスタのチヤンネルとＣレジスタのゲ
ートとが整列している点にある。

＜好ましい実施例の説明＞ 以下、図示の実施例について詳細に説明する。第１図を
参照すると、この発明を実施することのできるフレーム
転送CCDイメージヤが10として全体的に示されている。C
CDイメージヤ10は、Ｃレジスタとして知られる光感知ア
レー12と、Ｂレジスタとして知られる一時蓄積アレー14
と、Ｃレジスタとして知られる出力レジスタ16とを含ん
でいる。Ｂレジスタ14およびＣレジスタ16はマスクされ
ている。すなわち、Ｂレジスタ14およびＣレジスタ16に
輻射エネルギ・イメージが到達するのを防止するための
手段（図示せず）が設けられている。

第３図乃至第６図に示すように、CCDイメージヤ10は、
Ｐ導電形式の単結晶シリコンの基板20の表面18に沿つて
形成されている。第１図に示すように、Ａレジスタ12
は、基板20内で表面18に沿つて伸びる複数の間隔を保つ
て形成されたＮ導電形式の平行なチヤンネル領域22を含
んでいる。Ａレジスタ12のチヤンネル領域22相互間に
は、これらのチヤンネル領域を相互に隔離するように作
用するＮ導電形式のチヤンネル・ストツプ領域24が形成
されている。チヤンネル・ストツプ領域24内にはN⁺導電
形式のブルーミング・ドレン領域26が設けられている。
前述の米国特許第4,362,575号明細書中には、チヤンネ
ル・ストツプ領域24およびブルーミング・ドレン領域26
をどのようにして形成するかという点、およびそれらの
目的が示されている。Ｂレジスタ14から遠い側のＡレジ
スタ12の端部には、基板20内で表面18に沿つてN⁺導電形
式の接続領域28が形成されている。第１図に示すよう
に、接続領域28は横方向に伸びていて、ブルーミング・
ドレン26の端部に接続されている。すべてのCCDイメー
ジヤにおけるのと同様に、複数の導電性ゲート（図示せ
ず）がチヤンネル22を横切つて伸びており、シリコン酸
化物の薄層によつて基板の表面18から絶縁されている。

第１図および第２図に示すように、Ｂレジスタ14は、基
板20内に表面18に沿つて伸びる複数の間隔を保つて形成
されたＮ導電形式の平行なチヤンネル領域30を含んでい
る。各Ｂレジスタのチヤンネル30は、Ａレジスタのチヤ
ンネル22から同じ幅をもつて伸びている。Ｂレジスタの
チヤンネル30相互間にはＰ導電形式のチヤンネル・スト
ツプ領域32が形成されている。Ｂレジスタのチヤンネル
・ストツプ32の各々はＡレジスタのチヤンネル・ストツ
プ領域24の夫々のものから同じ幅で伸びている。

Ｂレジスタ14もまたチヤンネル領域30を横切つて伸び、
シリコン酸化物の薄い層によつて基板表面から絶縁され
た複数の導電性ゲートを含んでいる。図示のCCDイメー
ジヤ10は４相CCDである。従つて、第２図に示すよう
に、Ｂレジスタのゲートは４個のゲート34a、34b、34
c、および34dの群からなつている。後程さらに詳細に説
明するように、ゲート34a、34b、34c、および34dは導電
性材料、好ましくはドープされた多結晶シリコンの別々
の２層によつて形成されており、ゲート34bおよび34dは
導電性材料の第１の層によつて形成され、ゲート34aお
よび34cは第２の層によつて形成されている。ゲート34a
と34cがゲート34bと34dの端部に重なり合つている場合
は、これらはシリコン酸化物の薄い層によつて互いに絶
縁されている。Ａレジスタにおいてもゲートは４つの組
をなして同じように形成されており、各組のゲートのう
ちの２個のゲートは第１の導電材料層によつて形成さ
れ、各組の他の２個のゲートは第２の層によつて形成さ
れている。

第１図および第２図に示すように、Ｃレジスタ16は、Ｂ
レジスタのチヤンネル領域30の端部を横切つて伸びるチ
ヤンネル領域36を含んでいる。第３図に示すように、Ｃ
レジスタのチヤンネル領域36は基板20内で表面18に沿つ
て伸びるＮ導電形式の領域である。Ｃレジスタのチヤン
ネル領域36を形成するＮ形領域は、Ｂレジスタのチヤン
ネル領域30を形成するＮ形領域の延長部である。

第３図および第４図に示すように、シリコン酸化物の薄
い層38はＣレジスタのチヤンネル領域36上の基板表面18
上にある。より厚いフイールド酸化物層40はＣレジスタ
のチヤンネル３のＢレジスタ14から遠い側部に沿つて基
板表面18上に形成されている。薄いチヤンネル領域の酸
化物層38はＡレジスタ12とＢレジスタ14とを横切つて伸
びる同じ酸化物層である。フイールド酸化物層40はＡレ
ジスタ12およびＢレジスタ14の双方の側部に沿つてCCD
イメージヤ10を完全に取囲んで伸びている。

第２図および第３図に示すように、例えば導電性多結晶
シリコンのような複数の導電性ゲート42が薄いシリコン
酸化物層38上に形成されており、Ｂレジスタのチヤンネ
ル領域30と実質的に平行にＣレジスタのチヤンネル領域
36を横切つて伸びている。Ｃレジスタのゲート42もまた
４個のゲート42a、42b、42c、42dの組をなして配列され
ている。第３図に示すように、ゲート42aおよび42cは導
電性材料の第１の層で形成されており、ゲート42bおよ
び42dは、ゲート42aと4cとの間に伸び、隣接するゲート
42aおよび42cの各々と部分的に重なり合う導電性材料の
第２の層で形成されている。ゲート42bおよび42dが隣接
するゲート42aおよび42cと重なり合つている場合は、こ
れらはゲート42aおよび42cを覆うシリコン酸化物の薄い
層44によつて互いに絶縁されている。ゲート42は、例え
ばリン珪酸ガラスのような絶縁材料のリフロー・ガラス
層46によつて覆われている。リフロー・ガラス層46はＡ
レジスタ12およびＢレジスタ14のゲート上にも伸びてい
る。

第２図および第４図に示すように、ゲート42dのすべて
は、ＣレジスタのＢレジスタ14と反対側にあるチヤンネ
ル領域36の側部に沿つて厚いフイールド酸化物層40上に
伸びる導電性材料の終端ストリツプ48dにまで伸びてい
る。複数の金属接触部50dは保護層46を貫通して終端ス
トリツプ48dにまで伸びている。接触部50dは終端ストリ
ツプ48dに沿つて一定間隔で設けられており、各接触部5
0dは、ゲート42dのそれぞれと整列されている。

各ゲート42cは、厚いフイールド酸化物40上の各別の終
端パツド48cにまで伸びている。終端パツド48cは、Ｃレ
ジスタのチヤンネル領域36から離れた終端ストリツプ48
dの側部に沿つて行をなして配列されている。各別の金
属接触部50cは保護層46を貫通して終端パツド48cの各々
にまで伸びている。

各ゲート42aは、厚いフイールド酸化物層40上の導電性
材料の終端ストリツプ4aにまで伸びている。終端ストリ
ツプ48aは、Ｃレジスタのチヤンネル領域36と平行にこ
のチヤンネル領域36から離れた終端パツド48cの側部上
に伸びている。複数の金属接触部50aは保護層36を貫通
して終端ストリツプ48aにまで伸びている。接触部50a
は、ゲート42aのそれぞれのものと整列された各接触部
を具備した終端ストリツプ48aに沿つて間隔を保つて配
置されている。

ゲート42bはすべて導電性材料の終端ストリツプ48bにま
で伸びている。終端ストリツプ48bは、Ｂレジスタ14上
にＣレジスタのチヤンネル領域36の側部に沿つてこのＣ
レジスタのチヤンネル領域36と実質的に平行に伸びてい
る。第２図および第５図に示すように、終端ストリツプ
48bの一部はＢレジスタのゲート34dの一部の上にまで伸
びており、これからシリコン酸化物の薄い層52によつて
絶縁されている。複数の間隔を保つて設けられた金属接
触部50bはリフロー・ガラス層46を貫通して終端ストリ
ツプ48bにまで伸びている。接触部50b用のリフロー・ガ
ラス層46を貫通する開孔は、Ｂレジスタのゲート34d上
にある終端ストリツプ48aの一部分上に配置されてい
る。従つて、接触部50bは薄いチヤンネル酸化物層38上
に直接形成されていない。従つて、終端ストリツプの１
つはＢレジスタ14上にあり、他の終端ストリツプあるい
はパツドはレジスタのチヤンネル領域36のＢレジスタ14
から離れた側に沿つており、それによつてすべてのゲー
トが最少量のスペースで終端できるようにしている。

第２図および第６図に示すように、Ｂレジスタのチヤン
ネル領域30の各々は、Ｃレジスタのチヤンネル領域36に
おけるその終端で狭い部分30aをもつている。各Ｂレジ
スタのチヤンネル領域30の狭い部分30aは同じ幅をもつ
ており、Ｃレジスタ16のゲート42bの下にまで直接伸び
ており、且つゲート42bと完全に整列している。Ｂレジ
スタのチヤンネル領域30の端部30aがＣレジスタのゲー
ト42bと整列していることにより、電荷をトラツプし、
その電荷をＣレジスタのチヤンネル領域36に転送するの
を阻止する可能性のあるＢレジスタのチヤンネル領域の
露出部分は存在しなくなる。

高密度CCDイメージヤの場合、装置の代表的な寸法につ
いて言えば、ＡレジスタおよびＢレジスタの埋込みチヤ
ンネル領域の幅は８ミクロン、チヤンネル領域相互間の
チヤンネル・ストツプ領域の幅は４ミクロンである。す
べてのレジスタのゲートは４ミクロンの幅をもち、１ミ
クロンづつ重なり合つている。これによつてＡレジスタ
中に12ミクロン×12ミクロンのピクセル領域を形成して
いる。

CCDイメージヤ10は、Ｐ導電形式の単結晶シリコンの基
板20の表面上にシリコン酸化物の薄い層（約400オング
ストローム）を成長させることによつて作られる。シリ
コン酸化物層は、基板20を約800℃の温度で水蒸気中に
約１時間さらすことによつて基板20上に成長させられ
る。次いでシリコン窒化物のより厚い層（約2500オング
ストローム）がシリコン酸化物層上に被着される。シリ
コン窒化物層は、約800℃に加熱されたシランとアンモ
ニアとの混合物から標準的な化学蒸着法によつて被着さ
れる。標準的なフオトリソグラフイツク（写真平版）技
法およびプラズマ・エツチングを使用して、シリコン窒
化物層中にフイールド酸化物層40を露出させる開孔を形
成する。次いで基板20を水蒸気と塩素含有材料との混合
物に約1100℃の温度で約90分さらし、基板表面18のシリ
コン窒化物層によつて覆われていない領域上にさらに厚
い（約8500オングストローム）フイールド酸化物層を成
長させる。次いで、適当なエツチング剤を使用してシリ
コン窒化物層を取除き、さらに適当なエツチング剤を使
用してシリコン参加物の最初の薄い層を基板表面から取
除く。

フオトレジスト層が基板表面とフイールド酸化物層上に
被覆され、標準のフオトリソグラフイツク法を用いて、
Ａレジスタ12のブルーミング・ドレン領域26が形成され
るべき基板表面18の領域内に開孔を形成するために特定
される。レジスト層の開孔によつて露出されたシリコン
酸化物層の領域はエツチングされ、シリコン酸化物層中
に基板表面18に達する開孔を形成する。次いで砒素のよ
うなＮ導電形式のイオンが基板表面18の露出した領域中
に内込みまたは注入され、基板20中にブルーミング・ド
レン領域26を形成する。レジスト層は取除かれ、フオト
レジストの新しい層が基板表面上に被覆される。標準の
フオトリソグラフイツク法を使用して、チヤンネル・ス
トツプ領域24が形成されるべきレジスト層中に開孔が形
成される。ほう素のようなＰ導電形式の材料のイオン
が、レジスト層中の開孔を通して基板表面18の露出され
た領域中に注入される。これによつてチヤンネル・スト
ツプ領域24が特定される。

レジスト層が取除かれ、他のフオトレジスト層が基板表
面上に被覆される。標準のフオトリソグラフイツク法を
使用して、Ａレジスタ12、Ｂレジスタ14、およびＣレジ
スタ16が形成させるべき基板表面の領域上のフオトレジ
スト層中に開孔が形成される。リンのようなＮ導電形式
の材料のイオンが基板20中に注入される。Ａレジスタ12
中では、これによつてチヤンネル領域22とチヤンネル・
ストツプ領域24とが形成される。Ｂレジスタ14およびＣ
レジスタ16中では、これによつてチヤンネル領域30、36
がそれぞれ形成される。フオトレジストを取除いた後、
基板20を水蒸気と塩素とを含む材料の雰囲気中で約900
℃で加熱して、Ａレジスタ12、Ｂレジスタ14、Ｃレジス
タ16中の露出した基板表面18上に薄いシリコン酸化物の
層38が成長させる。

次いで、多結晶シリコンの第１の層が薄い酸化物の層38
と厚いフイールド酸化物の層40上に被着される。シラン
（SiH₄）を使用した化学的蒸着法によつて多結晶シリコ
ン層が被着される。次いで多結晶シリコン層は、通常リ
ンでドープされ、導電性にされる。これはイオンの打込
みまたは注入、あるいは多結晶シリコン層を900℃でPOC
l₃にさらすことによつて行なわれる。この第１の多結晶
シリコン層は標準のフオトリソグラフイツク法を使用し
て特定され、化学的エツチングあるいはプラズマ・エツ
チングして、各レジスタ中に２組のゲートと、それらに
関連する終端ストリツプあるいはパツドを形成する。Ｃ
レジスタ16では、ゲート42a、42c、およびそれに関連す
る各終端ストリツプあるいはパツド48a、48cが第１の多
結晶シリコン層から形成される。Ｂレジスタ14中では、
ゲート34b、34d、およびそれに関連する終端ストリツプ
が第１の多結晶シリコン層から形成される。同様に、Ａ
レジスタ12中では、２組のゲートが第１の多結晶シリコ
ン層から形成される。ゲートを形成するための多結晶シ
リコン層のエツチング期間中に、ゲート相互間の薄い酸
化物層38の幾らかも取除かれる。次いで特定されたゲー
トおよび基板表面の露出した部分上にシリコン酸化物が
熱的に成長され、Ｃレジスタ16中のスペーサ層44、Ｂレ
ジスタ16中のスペーサ層52、およびＡレジスタ中の同様
なスペーサ層が形成される。これはまたゲート相互間の
基板20の表面18上のシリコン酸化物の最終的な厚みを修
正する。

次いで多結晶シリコンの第２の層がシリコン酸化物のス
ペーサ層上およびシリコン酸化物層38の露出した表面上
に被着される。第２の多結晶シリコン層がドープされた
後、標準のフオトリソグラフイツク法およびエツチング
を使用して特定されて、残りのゲートおよびその終端ス
トリツプあるいはパツドが形成される。Ｃレジスタ16中
では、これによつてゲート42b、42dと、それに関連する
終端ストリツプ48b、48dが形成される。Ｂレジスタ14中
では、これによつてゲート34a、34c、およびそれに関連
する終端ストリツプが形成され、Ａレジスタ12中では２
組のゲートが同様に特定される。

次に、フオトレジスト層が３つのレジスタ上に被覆さ
れ、標準のフオトリソグラフイツク法を使用して、Ｂレ
ジスタのチヤンネル領域30とＣレジスタのチヤンネル領
域36とが出合う基板表面18の領域上に貫通孔を形成する
ために特定される。第２図から明らかなように、Ｃレジ
スタのゲート42a、42c、42dの端部と終端ストリツプ48b
の端部との間に開孔領域があり、それを横切つて広いＢ
レジスタのチヤンネル領域30がゲートによつて覆われな
いようにゲート42bの側部を越えて突出している。マス
クとして多結晶シリコン・ゲート42a、42b、42c、およ
び4dと終端ストリツプ48bを使用し、ほう素のようなＰ
導電形式変換体をこれからの開孔を通して基板20に註入
して、Ｂレジスタのチヤンネル領域30の覆われていない
部分をＰ導電形式に変換する。かくして、Ｎ型のＢレジ
スタのチヤンネル領域30の端部30aはゲート42bと自己整
列し、且つゲート42bの真下に位置するように特定され
る。

レジスト層を取除いた後、リン珪酸ガラスのリフロー・
ガラス層46が装置全体の上に被覆される。これは“Sili
cate Glass Coating of Semiconductor Devices（半導
体装置のケイ酸ガラス被覆）”という名称の1969年12月
２日付けの米国特許第3,481,781号明細書中に示されて
いる化学的蒸着方法によつて行なわれる。レジストの層
はリフロー・ガラス層46上に被覆され、接触部50a、50
d、50c、50dのような各種の接触部が設けられる開孔が
領域上に形成されるように標準のフオトリソグラフイツ
ク法によつて特定される。レジスト層中の開孔に露出さ
れたリフロー・ガラス層46の一部は適当なエツチング剤
によつて取除かれ、各種の終端ストリツプおよび終端パ
ツドが露出される。リフロー・ガラス層46を加熱して再
流動させ、滑らかな表面にした後、真空中の蒸着あるい
はスパツタリングによつてこれらの開孔中に金属の被膜
を形成して各種の接触部を形成する。

第７図には、この発明によるCCDイメージヤの変形例の
一部が100で全体的に示されている。これには特にＢレ
ジスタとＣレジスタとの間の境界部が示されている。こ
のCCDイメージヤ100は、導電性材料の第１の層から形成
されたＣレジスタのゲート142aおよび142cがCCDイメー
ジヤ10の対応するゲート42aおよび42cよりも広いことを
除けば第２図乃至第６図に示すCCDイメージヤ10と同じ
構造をもつている。ゲート142aおよび142cは、ゲート14
2b用の終端ストリツプの下にまで伸びるのに充分な幅を
もつている。第７図と第２図とを比較すれば判るよう
に、Ｃレジスタのゲートによつて覆われておらず、ゲー
トの形成に続いてイオン注入工程によつてＰ導電形式に
形成されるＢレジスタの埋込みチヤンネル領域130の面
積、すなわち点々を付した面積を大幅に縮小することが
できる。実際には、CCDイメージヤ100におけるＢレジス
タのチヤンネル領域130のこのような被覆されていない
領域は、主としてＣレジスタのゲートを形成するときに
使用されたマスクの不整列の結果として生ずるものであ
る。またＢレジスタのチヤンネル・ストツプ領域132は
Ｃレジスタのチヤンネル領域136にまで完全に伸びるべ
きではない。Ｐ導電形式変換体を注入する工程は、チヤ
ンネル・ストツプの領域132を自動的にＣレジスタのゲ
ートの端部にまで伸ばす。かくしてＢレジスタのチヤン
ネル・ストツプ領域132はＣレジスタのゲートと自己整
列する。

電荷トラツプ・ポケツトを除くために変換されるＢレジ
スタのチヤンネル領域130の面積を少なくすると幾つか
の利点がある。電荷を良好に転送するためには一様な幅
のＢレジスタ・チヤンネル領域130をもつていることが
望ましい。Ｂレジスタのチヤンネル領域130の端部の僅
かな部分がＰ導電形式に変換されるので、Ｂレジスタの
チヤンネル領域130の端部130aは従来のＢレジスタのチ
ヤンネル領域30の端部30aよりも相当に広く、このため
電荷をＣレジスタのチヤンネル領域136へより良好に転
送することができる。また、Ｂレジスタのチヤンネル領
域130を例えば10ミクロンとより広く作り、それらの間
の狭いチヤンネル・ストツプ領域132を２ミクロンに作
ることができる。第７図に示すように、Ｂレジスタのチ
ヤンネル領域130の端部の部分130aは３個のＣレジスタ
のゲート142a、142b、および142cの下にまで伸びてい
る。各Ｂレジスタのチヤンネル領域130からの電荷相互
間の障壁として動作させるために４番目のゲート142dを
オフ状態にしたまゝで残る３個のゲート142a、142b、お
よび142cのすべての電位を与えることによつて、電荷は
Ｂレジスタのチヤンネル領域130からのＣレジスタのチ
ヤンネル領域136へ転送される。

このように、この発明によれば、ゲートの幅を非常に狭
くし、１当り複数のゲートを有するCCDイメージヤを提
供することができる。CCDイメージヤのＣレジスタで
は、各組の少なくとも１個のゲートに対する終端部はＢ
レジスタの隣接部分上にあり、一方、他のゲートに対す
る終端部はＣレジスタのＢレジスタと反対側の側部に沿
つている。これによつてCCDイメージヤの最少の面積中
に複数の終端部を形成することができる。さらに、この
発明によれば、Ｃレジスタのチヤンネル領域の端部にお
いて、Ｂレジスタのチヤンネル領域の端部はＣレジスタ
の狭いゲートと一致して自己整列するように形成され、
これによつてすべての電荷トラツプ・ポケツトを除去す
ることができ、Ｂレジスタのチヤンネル領域からＣレジ
スタのチヤンネル領域へ電荷を効率よく転送することが
できる。

【図面の簡単な説明】

第１図はこの発明を実施することのできるCCDイメージ
ヤの概略的なブロツク図、 第２図はこの発明を実施したCCDイメージヤの一部の上
面図、 第３図は第２図の３−３線に沿う断面図、 第４図は第２図の４−４線に沿う断面図、 第５図は第２図の５−５線に沿う断面図、 第６図は第２図の６−６線に沿う断面図、 第７図はこの発明の変形例を実施したCCDイメージヤの
一部の上面図である。 10……CCDイメージヤ、12……Ａレジスタ、14……Ｂレ
ジスタ、16……Ｃレジスタ、18……主表面、20……基
板、22……Ａレジスタのチヤンネル領域、30……Ｂレジ
スタのチヤンネル領域、34a、34b、34c、34d……Ｂレジ
スタのゲート、36……Ｃレジスタのチヤンネル、42a、4
2b、42c、42d……Ｃレジスタのゲート、48a、48b、48
c、48d……導電性終端部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体材料の基板と、 上記基板の表面に沿って延在し、かつ上記基板内におい
   て間隔をあけて互いに平行に埋込まれた、上記基板の導
   電型と反対の導電型の複数の埋込みチャンネル領域と、
   上記チャンネル領域を横切って延在し、かつ上記基板の
   表面から絶縁された複数の導電性ゲートとを有する第１
   のレジスタと、 上記基板内に設けられ、および上記第１のレジスタのチ
   ャンネル領域の端部と実質的に直交し、かつこれらチャ
   ンネル領域の端部を横切って上記基板の表面に沿って延
   在する埋込みチャンネル領域と、該埋込みチャンネル領
   域を横切って延在し、および上記第１のレジスタチャン
   ネル領域と実質的に平行であり、かつ上記基板の表面か
   ら絶縁された複数の導電性ゲートとを有する第２のレジ
   スタとを具備し、 上記第２のレジシタの導電性ゲートは各群中に複数のゲ
   ートを有する複数の群をなして配列されており、各群中
   の第１のゲート群を上記第１のレジシタのチャンネル領
   域の一部分と第１シリコン酸化物層を介して重なった状
   態で整列させ、および上記第１のレジスタの上に配置さ
   れ、かつ上記第１のレジスタから絶縁し、上記第２のレ
   ジスタのチャンネル領域の第１レジスタに隣接する側に
   沿う共通の導電性終端ストリップにまで延在させ、およ
   び上記各群中の残余のゲート群を上記第１のレジスタと
   反対側の第２のレジスタのチャンネル領域の側に沿う各
   導電性終端部まで延在させ、 上記終端ストリップは導電性多結晶シリコンからなり、
   該終端ストリップの少なくとも一部を上記第１のレジス
   タの導電性ゲートの一部分の上に第２のシリコン酸化物
   層を介して延在させ、および複数の金属接触部を上記第
   １のレジスタの導電性ゲート上の終端ストリップの一部
   分に沿って間隔をおいて配置し、 上記終端ストリップと上記第１とゲート群および上記各
   群中の残余のゲート群の上記各導電性終端部から離れた
   端部とで囲まれた開孔領域を通して上記基板に上記基板
   と同じ導電型のイオンを注入したことを特徴とする電荷
   結合装置イメージャ。