JPS61176152A - ゲートと自己整合するコンタクト窓を有するダイオードの製造方法 - Google Patents
ゲートと自己整合するコンタクト窓を有するダイオードの製造方法Info
- Publication number
- JPS61176152A JPS61176152A JP61011811A JP1181186A JPS61176152A JP S61176152 A JPS61176152 A JP S61176152A JP 61011811 A JP61011811 A JP 61011811A JP 1181186 A JP1181186 A JP 1181186A JP S61176152 A JPS61176152 A JP S61176152A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- diode
- substrate
- gate
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
- H10F39/153—Two-dimensional or three-dimensional array CCD image sensors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
- H10W20/065—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by making at least a portion of the conductive part non-conductive, e.g. by oxidation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/082—Ion implantation FETs/COMs
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コンタクト窓がゲートと自己整合するダイオ
ードの製造方法に係る。
ードの製造方法に係る。
本発明はよシ詳細には、「金属酸化物半導体（Ｍｅｔａ
ｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） Ｊの
頭文字であるＭＯＳとして既知のユニポーラトランジス
タのドレイン又はソース接合レベルにおけるコンタクト
窓の形成、及びライン転送マトリクスの感光素子の製造
に適用される。
ｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） Ｊの
頭文字であるＭＯＳとして既知のユニポーラトランジス
タのドレイン又はソース接合レベルにおけるコンタクト
窓の形成、及びライン転送マトリクスの感光素子の製造
に適用される。
絶縁材料によりダイオードから分離された１個以上のゲ
ートに隣接するコンタクト窓を有する小型のダイオード
を得るためＫは、フオ′トリソグラフイプロセスを使用
することが知られておシ、こ先ず最初にフォトゲート、
次に該７オトゲートと整合するフォトダイオード、最後
にグリッドから分離されたフォトコンタクトを順次形成
することから成る。この方法ではダイオードはゲー）Ｉ
Ｃ対して自己整合するが、ダイオードの接合を形成する
不純物の拡散による注入後の酸化工程後にフンタクト窓
を形成しなければならず、従ってゲートに対してコンタ
クトゾーンを正確に位置決めすることができず、金属化
によりダイオードとデートとの間に短絡が生じる危険が
ある。
ートに隣接するコンタクト窓を有する小型のダイオード
を得るためＫは、フオ′トリソグラフイプロセスを使用
することが知られておシ、こ先ず最初にフォトゲート、
次に該７オトゲートと整合するフォトダイオード、最後
にグリッドから分離されたフォトコンタクトを順次形成
することから成る。この方法ではダイオードはゲー）Ｉ
Ｃ対して自己整合するが、ダイオードの接合を形成する
不純物の拡散による注入後の酸化工程後にフンタクト窓
を形成しなければならず、従ってゲートに対してコンタ
クトゾーンを正確に位置決めすることができず、金属化
によりダイオードとデートとの間に短絡が生じる危険が
ある。
本発明の目的は上記の欠点を克服すること忙ある。
このために、本発明はゲートと自己整合するコンタクト
窓を有するダイオードの製造方法を提供するものであり
、該方法は、半導体基板上に少なくとも１個の第１の誘
電材料層を堆積する段階と、ゲートを形成するべく最後
の誘電層上に多結晶シリコン層を堆積し、次に第１の層
の上に第２の多結晶シリコン層を堆積する段階と、誘電
層が露出するまで多結晶シリコン層中にコンタクトダイ
オ−ｙの位置をエッチする段階と、酸化層がゲートを形
成する第１のシリコン層を完全に被覆し且つ誘電層の露
出部分の一部のみを被覆するのに十分忙第２の多結晶シ
リコン層を酸化させる段階と、ダイオードの接合を形成
するべく酸化物層により被覆されていない基板の部分を
ドープする段階とから成る。
窓を有するダイオードの製造方法を提供するものであり
、該方法は、半導体基板上に少なくとも１個の第１の誘
電材料層を堆積する段階と、ゲートを形成するべく最後
の誘電層上に多結晶シリコン層を堆積し、次に第１の層
の上に第２の多結晶シリコン層を堆積する段階と、誘電
層が露出するまで多結晶シリコン層中にコンタクトダイ
オ−ｙの位置をエッチする段階と、酸化層がゲートを形
成する第１のシリコン層を完全に被覆し且つ誘電層の露
出部分の一部のみを被覆するのに十分忙第２の多結晶シ
リコン層を酸化させる段階と、ダイオードの接合を形成
するべく酸化物層により被覆されていない基板の部分を
ドープする段階とから成る。
本発明の方法の主な利点は、ダイオード、コンタクト窓
ルで形成されるので、ダイオードと同一寸法を有してお
り且つ２−トと自己整合するよう表ダイオードとの接続
用コンタクトを形成できるという点忙ある。本発明によ
り得られる別の利点は、フォトリングラフィ工程を必要
とし々いので、得られる製品の密度を改良できるという
点にある。更に、コンタクト窓をアルミニウムで金属化
する直前にダイオードを形成できるので、ダイオードの
接合深度を減少することができる。加えて本発明の方法
は、ゲートが隣接素子との間で短絡する危険もない。
り且つ２−トと自己整合するよう表ダイオードとの接続
用コンタクトを形成できるという点忙ある。本発明によ
り得られる別の利点は、フォトリングラフィ工程を必要
とし々いので、得られる製品の密度を改良できるという
点にある。更に、コンタクト窓をアルミニウムで金属化
する直前にダイオードを形成できるので、ダイオードの
接合深度を減少することができる。加えて本発明の方法
は、ゲートが隣接素子との間で短絡する危険もない。
本発明の他の特徴及び利点は、添付図面を参考に以下の
記載から明らかＫなろう。
記載から明らかＫなろう。
具体例
従来技術のフォトリソグラフィ法を使用してコンタクト
ダイオードを製造する段階を示した第１Ａ図、第１Ｂ図
及び第１Ｃ図の方法では、先ず最初に第１ＡＥＫ示すよ
うに１半導体基板１上に第１のシリカ層２を堆積し、次
にシリカ層２上に第２の窒化シリコン層３を堆積し、最
後にフォトリソグラフィによ多導体シリコン層４上にゲ
ートを形成することＫよシ、フォトゲートを形成する。
ダイオードを製造する段階を示した第１Ａ図、第１Ｂ図
及び第１Ｃ図の方法では、先ず最初に第１ＡＥＫ示すよ
うに１半導体基板１上に第１のシリカ層２を堆積し、次
にシリカ層２上に第２の窒化シリコン層３を堆積し、最
後にフォトリソグラフィによ多導体シリコン層４上にゲ
ートを形成することＫよシ、フォトゲートを形成する。
次に第１Ｂ図に示すように、基板１のゾーン６にイオン
注入することにより、マスク５を通してゲート４と自己
整合するフォトダイオードを形成する。次に第１Ｃ図の
段階で、ゲートシリコン層４の周囲に酸化物層７を堆積
し、次に基板１にアクセスしてコンタクト窓８を形成す
るべく窒化物層３をエッチしてシリカ層２を脱酸化する
ことにより、フォトコンタクトを形成する。第１Ｃ図か
ら明らかなように１以上の方法の場合、ダイオード６に
アクセスするための窓８内にその後形成されるコンタク
トとゲート４との間に短絡が生じる危険を排除するに十
分な精度では、ゲート４に対してコンタクト窓８を位置
決めすることができない。
注入することにより、マスク５を通してゲート４と自己
整合するフォトダイオードを形成する。次に第１Ｃ図の
段階で、ゲートシリコン層４の周囲に酸化物層７を堆積
し、次に基板１にアクセスしてコンタクト窓８を形成す
るべく窒化物層３をエッチしてシリカ層２を脱酸化する
ことにより、フォトコンタクトを形成する。第１Ｃ図か
ら明らかなように１以上の方法の場合、ダイオード６に
アクセスするための窓８内にその後形成されるコンタク
トとゲート４との間に短絡が生じる危険を排除するに十
分な精度では、ゲート４に対してコンタクト窓８を位置
決めすることができない。
以下に第２Ａ図〜第２Ｄ図に関して説明する本発明の方
法は、上記欠点を克服するものである。
法は、上記欠点を克服するものである。
この方法は、第２Ａ図の第１段階で、シリコン基板９上
に第１のシリカ層１０を堆積し、次に第１のシリカ層１
０上に第２の窒化シリコン層１１を堆積し、次に第１の
多結晶シリコンデポジット１２第１のシリコン層１２に
第２の多結晶シリコン層１３を被覆する。第２Ｂ図に示
す次段階では、ダイオードを形成すべき位置に開口され
た窓１４の内側に窒化シリコン層１１を露出させるよう
に多結晶シリコン層１２及び１３をエッチする。次に第
２０図に示す段階では、多結晶シリコン層１２により形
成されるゲートを分離するべくシリコン層１３を酸化す
る。最後に第２Ｄ図に示す段階では、前段階のエツチン
グにより形成された窓１４内に基板の上面を露出させる
べく窒化シリコン層１１及びシリカ層１０をエッチし、
窓１４の内側の基板９にイオン注入又は不純物拡散する
ととＫよシ窓１４の内側にダイオードを形成するもので
あ夛、注入又は拡散された不純物のプリント時間を最少
にすることができ且つ得ようとする接合深度をよシ小さ
くすることができるという利点がある。以上の具体例は
唯一の具体例ではなく、本発明方法の変形例として、シ
リコン層１３をエッチした後にシリカ１０及び窒化シリ
コン１１の二重層を通して注入することにより第２Ｃ図
の段階でダイオードを形成してもよい。変形例によって
は、本発明方法はダイオード自体と同一寸法を有するよ
うなダイオードとの相互接続用コンタクトを製造するこ
とができ、得られる製品の高密度化を改良し、第１の例
では、コンタクト窓を例えばアルミニウムにより金属化
する工程の直前に形成され得るダイオードの接合深度を
減少することができる。本発明のこれらの特徴は、ライ
ン転送マトリクス感光素子の構造又はＭＯＳ）ランジス
タのソース及びドレインコンタクト窓の形成に適用する
と非常に有効である。
に第１のシリカ層１０を堆積し、次に第１のシリカ層１
０上に第２の窒化シリコン層１１を堆積し、次に第１の
多結晶シリコンデポジット１２第１のシリコン層１２に
第２の多結晶シリコン層１３を被覆する。第２Ｂ図に示
す次段階では、ダイオードを形成すべき位置に開口され
た窓１４の内側に窒化シリコン層１１を露出させるよう
に多結晶シリコン層１２及び１３をエッチする。次に第
２０図に示す段階では、多結晶シリコン層１２により形
成されるゲートを分離するべくシリコン層１３を酸化す
る。最後に第２Ｄ図に示す段階では、前段階のエツチン
グにより形成された窓１４内に基板の上面を露出させる
べく窒化シリコン層１１及びシリカ層１０をエッチし、
窓１４の内側の基板９にイオン注入又は不純物拡散する
ととＫよシ窓１４の内側にダイオードを形成するもので
あ夛、注入又は拡散された不純物のプリント時間を最少
にすることができ且つ得ようとする接合深度をよシ小さ
くすることができるという利点がある。以上の具体例は
唯一の具体例ではなく、本発明方法の変形例として、シ
リコン層１３をエッチした後にシリカ１０及び窒化シリ
コン１１の二重層を通して注入することにより第２Ｃ図
の段階でダイオードを形成してもよい。変形例によって
は、本発明方法はダイオード自体と同一寸法を有するよ
うなダイオードとの相互接続用コンタクトを製造するこ
とができ、得られる製品の高密度化を改良し、第１の例
では、コンタクト窓を例えばアルミニウムにより金属化
する工程の直前に形成され得るダイオードの接合深度を
減少することができる。本発明のこれらの特徴は、ライ
ン転送マトリクス感光素子の構造又はＭＯＳ）ランジス
タのソース及びドレインコンタクト窓の形成に適用する
と非常に有効である。
以下、第３Ａ図及び第３Ｂ図に関してライン転送マ）
ＩＪクス用悪感光素子一具体例について説明する。第３
Ａ図は、第１Ａ図及び第１Ｂ図に関して先に述べた従来
技術の方法により得られるコンタクト窓を有するダイオ
ードを含むライン転送マトリクスを示、している。図例
のマトリクスは４部分から形成されており、第１の部分
は感光表面素子を構成する蓄積ダイオード１５ａ〜１５
ｆのアセンブリにより形成されており、第２の部分は読
出しダイオード１６ａ〜１６ｄのアセンブリにより形成
されてお夛、第３の部分は蓄積ダイオードと読出しダイ
オードとの間の電荷の通過を制御するためのゲート１７
ａ〜１７ｂによ〕形成されており、第４の部分は、読出
しされた電荷を例えば外部ＣＯＤ続出しストリップに転
送するべく読出しダイオードに接続された相互接続線１
８ａ、 １８ｂＫよシ形成されている。この構成で相互
接続線は電荷の通過を制御するゲートに垂直であシ、厚
い酸化物１９が感光表面１．５ａ〜１５ｆを読出しダイ
オード１６ａ〜１６ｄから分離している。
ＩＪクス用悪感光素子一具体例について説明する。第３
Ａ図は、第１Ａ図及び第１Ｂ図に関して先に述べた従来
技術の方法により得られるコンタクト窓を有するダイオ
ードを含むライン転送マトリクスを示、している。図例
のマトリクスは４部分から形成されており、第１の部分
は感光表面素子を構成する蓄積ダイオード１５ａ〜１５
ｆのアセンブリにより形成されており、第２の部分は読
出しダイオード１６ａ〜１６ｄのアセンブリにより形成
されてお夛、第３の部分は蓄積ダイオードと読出しダイ
オードとの間の電荷の通過を制御するためのゲート１７
ａ〜１７ｂによ〕形成されており、第４の部分は、読出
しされた電荷を例えば外部ＣＯＤ続出しストリップに転
送するべく読出しダイオードに接続された相互接続線１
８ａ、 １８ｂＫよシ形成されている。この構成で相互
接続線は電荷の通過を制御するゲートに垂直であシ、厚
い酸化物１９が感光表面１．５ａ〜１５ｆを読出しダイ
オード１６ａ〜１６ｄから分離している。
第３Ａ図に関して上述した型のライン転送マトリクスの
製造に本発明の方法を適用すると、蓄積素子１５ａ〜１
５ｆの各々の感度を増加するように蓄積表面を構成する
ことができる。読出しダイオード１６ａ〜１６ｄの各々
により占められている面積を減少すると、第３Ｂ図に示
すように、読出しダイオード１６ａ〜１６ｄの各々をそ
れらの各通過デー）１７ａ〜１７ｂに対して自己整合さ
せ且つ各ダイオード１６ａ〜１６ｄの上に形成されるコ
ンタクト窓を制御することにより蓄積ダイオード１５ａ
〜１５ｆの各々の面積を増加することが可能になる。第
１Ａ図〜第１Ｃ図に関して先に記載した既知方法と異な
シ、本発明の方法は、使用されるシリコン層１３の厚さ
の関数としてコンタクト窓の寸法を制御することができ
る。例えば第４Ａ図及び第４Ｂ図に示したコンタクト窓
の場合、得られるコンタクト寸法ｎは、シリコン層１２
１Ｃ形成される窓の名目寸法ｍと、形成される酸化物１
３の厚さとに依存する。実際、再び第３きいほどダイオ
ード１６ａ〜１６ｄのコンタクト窓の寸法は減少し且つ
蓄積ダイオード１５ａ〜１５ｆの感光表面をより増加で
きることが確認されよう。この結果は従来方法により得
られる結果と相反する。因みに第１Ｃ図に戻ると、従来
方法のコンタクト窓は、マスクＭを通して分離用酸化シ
リコン層７をエッチすることにより第５図に示すような
開口ｎを得るものであシ、該開口はマスクＭＫ形成され
る開口ｍＫ関連して形成される酸化物層７の厚さの関数
としてしか増加し得ない。
製造に本発明の方法を適用すると、蓄積素子１５ａ〜１
５ｆの各々の感度を増加するように蓄積表面を構成する
ことができる。読出しダイオード１６ａ〜１６ｄの各々
により占められている面積を減少すると、第３Ｂ図に示
すように、読出しダイオード１６ａ〜１６ｄの各々をそ
れらの各通過デー）１７ａ〜１７ｂに対して自己整合さ
せ且つ各ダイオード１６ａ〜１６ｄの上に形成されるコ
ンタクト窓を制御することにより蓄積ダイオード１５ａ
〜１５ｆの各々の面積を増加することが可能になる。第
１Ａ図〜第１Ｃ図に関して先に記載した既知方法と異な
シ、本発明の方法は、使用されるシリコン層１３の厚さ
の関数としてコンタクト窓の寸法を制御することができ
る。例えば第４Ａ図及び第４Ｂ図に示したコンタクト窓
の場合、得られるコンタクト寸法ｎは、シリコン層１２
１Ｃ形成される窓の名目寸法ｍと、形成される酸化物１
３の厚さとに依存する。実際、再び第３きいほどダイオ
ード１６ａ〜１６ｄのコンタクト窓の寸法は減少し且つ
蓄積ダイオード１５ａ〜１５ｆの感光表面をより増加で
きることが確認されよう。この結果は従来方法により得
られる結果と相反する。因みに第１Ｃ図に戻ると、従来
方法のコンタクト窓は、マスクＭを通して分離用酸化シ
リコン層７をエッチすることにより第５図に示すような
開口ｎを得るものであシ、該開口はマスクＭＫ形成され
る開口ｍＫ関連して形成される酸化物層７の厚さの関数
としてしか増加し得ない。
ＭＯＳ）ランジスタのドレイン・ソースコンタクト窓開
けは、本発明の方法により、トランジスタを得るための
工程の終わシにＭＯＳトランジスタのコンタクトダイオ
ードを形成するか又は第２のシリコンデポジットの前に
ダイオードを形成することにより得られる。前者の方法
は第６Ａ図〜第６Ｄ図に示してあシ、第２Ａ図の方法と
同様Ｋ。
けは、本発明の方法により、トランジスタを得るための
工程の終わシにＭＯＳトランジスタのコンタクトダイオ
ードを形成するか又は第２のシリコンデポジットの前に
ダイオードを形成することにより得られる。前者の方法
は第６Ａ図〜第６Ｄ図に示してあシ、第２Ａ図の方法と
同様Ｋ。
半導体基板２０上に第１のシリカ層２１を堆積し、次に
第２の窒化シリコン層２２を堆積し、窒化シリコン層２
２上に第１のシリコン層２３を堆積し、次に第２のシリ
コン層２４を堆積し、前記第２のシリコン層を酸化物に
変換してゲート絶縁を形成する。シリコン層２３及び２
４は第６Ｂ図のようにエッチし、トランジスタのゲート
ＧとゲートＧの両側に配置された２個の窓２５及び２６
とを形成する。ゲートＧのシリコン層２３の上に酸化物
を成長（第６Ｃ図）させた後、窒化シリコン層２２と薄
い酸化シリコン層２１とを除去し、窓２５及び２６を通
して基板２０にイオン注入を実施するべく基板２０にア
クセスする。
第２の窒化シリコン層２２を堆積し、窒化シリコン層２
２上に第１のシリコン層２３を堆積し、次に第２のシリ
コン層２４を堆積し、前記第２のシリコン層を酸化物に
変換してゲート絶縁を形成する。シリコン層２３及び２
４は第６Ｂ図のようにエッチし、トランジスタのゲート
ＧとゲートＧの両側に配置された２個の窓２５及び２６
とを形成する。ゲートＧのシリコン層２３の上に酸化物
を成長（第６Ｃ図）させた後、窒化シリコン層２２と薄
い酸化シリコン層２１とを除去し、窓２５及び２６を通
して基板２０にイオン注入を実施するべく基板２０にア
クセスする。
後者の方法は第７Ａ図〜第７Ｅ図に示してあシ、ゲート
接続分離用酸化物の形成以前にダイオードを形成する。
接続分離用酸化物の形成以前にダイオードを形成する。
この場合、自己整合は、将来のコンタクトゾーンとなる
ゲートに過剰の窒化シリコンを保護することにより可能
である。まず最初にゲートを形成するシリコン層２３に
充填シリコン層２４（第７Ｂ図）を被覆し、次に充填シ
リコンとゲートを形成するシリコン層とをエッチして窓
５（第７Ｃ図）を形成し、ダイオードとその後ドープさ
れるコンタクトゾーン（第７Ｅ図）との間を断続させな
いように窒化シリコン層２２（第７Ｄ図）を露出させる
。
ゲートに過剰の窒化シリコンを保護することにより可能
である。まず最初にゲートを形成するシリコン層２３に
充填シリコン層２４（第７Ｂ図）を被覆し、次に充填シ
リコンとゲートを形成するシリコン層とをエッチして窓
５（第７Ｃ図）を形成し、ダイオードとその後ドープさ
れるコンタクトゾーン（第７Ｅ図）との間を断続させな
いように窒化シリコン層２２（第７Ｄ図）を露出させる
。
本発明の方法は、第８Ａ図〜第８Ｅ図の工程に従って窒
化物と酸化物との二重層を維持しながら形成されるダイ
オードの製造にも適用可能である。
化物と酸化物との二重層を維持しながら形成されるダイ
オードの製造にも適用可能である。
この方法では、シリカ２１及び窒化シリコン２２の二重
層を通してダイオードに注入（第８Ａ図）後、シリコン
層２３の上に充填シリコンｂ４を堆積（第８Ｂ図）し、
次に第８Ｃ図に示すように充填シリコンをエッチし、従
って自己整合は、充填シリコン層と同時且つ第８Ｄ図に
示す酸化段階後にゲートのシリコンをエッチすることに
より得られ、接合は、窒化シリコン層２２と薄い酸化物
層２１とをエッチすることによりアクセスされる。
層を通してダイオードに注入（第８Ａ図）後、シリコン
層２３の上に充填シリコンｂ４を堆積（第８Ｂ図）し、
次に第８Ｃ図に示すように充填シリコンをエッチし、従
って自己整合は、充填シリコン層と同時且つ第８Ｄ図に
示す酸化段階後にゲートのシリコンをエッチすることに
より得られ、接合は、窒化シリコン層２２と薄い酸化物
層２１とをエッチすることによりアクセスされる。
第１Ａ図〜第１Ｃ図は従来技術に従ってコンタクトダイ
オードを製造するための方法の段階を示す工程図、第２
Ａ図〜第２Ｄ図は本発明に従ってコンタクトダイオード
を製造するための方法を示す工程図、第３Ａ図及び第３
Ｂ図は、それぞれ第１Ａ図〜第１Ｃ図の方法及び第２Ａ
図〜第２Ｄ図の本発明方法により得られる感光素子の２
種類の形成方法を示す説明図、第４Ａ図及び第４Ｂ図は
本発明方法を適用するととＫよシ得られるコンタクト窓
の説明図、第５図は一般的なフォトリンゲラフィブロセ
スにより得られるコンタクト窓を第４Ｂ図と対比させて
示した説明図、第６Ａ図〜第６Ｄ図は、工程の最終段階
でダイオードを形成する本発明方法により形成されたＭ
ＯＳ）ランジスタの第１の具体例を示す説明図、第７Ａ
図〜第７Ｅ図は、接続部に接合される絶縁酸化物の形成
以前にダイオードを形成する第２の具体例を示す説明図
、第８Ａ図〜第８Ｅ図は窒化物・酸化物二重層を維持す
るコンタクトダイオードの第３の具体例を示す説明図で
ある。 １．９．２０・・・基板、 ２．１０．２１・・・シ
リカ層、３．１１．２２・・・窒化シリコン層、 ４
・・・導体シリコン層、５、Ｍ・・・マスク、
７．１９・・・酸化物、８・・・コンタクト窓、１２．
２３・・・第１のシリコン層、１３．２４・・・第２の
シリコン層、 １４，２５．２６・・・窓、１５ａ〜
１５ｆ・・・蓄積ダイオード、１６ａ〜１６ｄ・・・読
出レタトド、１７ａ〜１７ｂ、Ｇ・・・ゲート、 １８
ａ、１８ｂ ”接続線。 出閾人）ムソンーセエスエフ ｆ（埋人介Ｐ１に川口義雄 リ ｍ 工 ［Ｔｌ［：ｒ″１０１ 口 口 ＬＬＬＬ Ｌ 匡 Ｌ
オードを製造するための方法の段階を示す工程図、第２
Ａ図〜第２Ｄ図は本発明に従ってコンタクトダイオード
を製造するための方法を示す工程図、第３Ａ図及び第３
Ｂ図は、それぞれ第１Ａ図〜第１Ｃ図の方法及び第２Ａ
図〜第２Ｄ図の本発明方法により得られる感光素子の２
種類の形成方法を示す説明図、第４Ａ図及び第４Ｂ図は
本発明方法を適用するととＫよシ得られるコンタクト窓
の説明図、第５図は一般的なフォトリンゲラフィブロセ
スにより得られるコンタクト窓を第４Ｂ図と対比させて
示した説明図、第６Ａ図〜第６Ｄ図は、工程の最終段階
でダイオードを形成する本発明方法により形成されたＭ
ＯＳ）ランジスタの第１の具体例を示す説明図、第７Ａ
図〜第７Ｅ図は、接続部に接合される絶縁酸化物の形成
以前にダイオードを形成する第２の具体例を示す説明図
、第８Ａ図〜第８Ｅ図は窒化物・酸化物二重層を維持す
るコンタクトダイオードの第３の具体例を示す説明図で
ある。 １．９．２０・・・基板、 ２．１０．２１・・・シ
リカ層、３．１１．２２・・・窒化シリコン層、 ４
・・・導体シリコン層、５、Ｍ・・・マスク、
７．１９・・・酸化物、８・・・コンタクト窓、１２．
２３・・・第１のシリコン層、１３．２４・・・第２の
シリコン層、 １４，２５．２６・・・窓、１５ａ〜
１５ｆ・・・蓄積ダイオード、１６ａ〜１６ｄ・・・読
出レタトド、１７ａ〜１７ｂ、Ｇ・・・ゲート、 １８
ａ、１８ｂ ”接続線。 出閾人）ムソンーセエスエフ ｆ（埋人介Ｐ１に川口義雄 リ ｍ 工 ［Ｔｌ［：ｒ″１０１ 口 口 ＬＬＬＬ Ｌ 匡 Ｌ
Claims (6)
- （１）ゲートと自己整合するコンタクト窓を有するダイ
オードの製造方法であつて、少なくとも１個の第１の誘
電材料層を半導体基板上に堆積する段階と、ゲートを形
成するべく最後の誘電層の上に第１の多結晶シリコン層
を堆積し、次に前記第１の層の上に第２の多結晶シリコ
ン層を堆積する段階と、誘電層が露出するまで多結晶シ
リコン層中にコンタクトダイオードの位置をエッチする
段階と、酸化層がゲートを形成する第１の多結晶シリコ
ン層を完全に被覆し且つ誘電層の露出部分の一部のみを
被覆するのに十分に第２の多結晶シリコン層を酸化させ
る段階と、ダイオードの接合を形成するべく酸化物層に
より被覆されていない基板の部分をドープする段階とか
ら成る方法。 - （２）前記誘電材料層が、第１のシリカ層と第２の窒化
シリコン層とから形成されており、第１のシリカ層が第
２の窒化シリコン層と基板との間に配置されている特許
請求の範囲第１項に記載の方法。 - （３）誘電材料層を通してイオン注入することにより基
板のドーピングを実施する特許請求の範囲第２項に記載
の方法。 - （４）ダイオードを形成するためのドーピング工程以前
に、酸化物層により被覆されていない基板部分を覆つて
いる誘電層を除去しながら前記部分を露出させる段階を
更に含んでいる特許請求の範囲第２項に記載の方法。 - （５）基板に不純物を拡散する方法を使用することによ
り、基板中にダイオードをドーピングする特許請求の範
囲第４項に記載の方法。 - （６）基板にイオン注入することにより基板中にダイオ
ードをドーピングする特許請求の範囲第４項に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8501085 | 1985-01-25 | ||
| FR8501085A FR2576710B1 (fr) | 1985-01-25 | 1985-01-25 | Procede d'obtention d'une diode dont la prise de contact est auto-alignee a une grille |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61176152A true JPS61176152A (ja) | 1986-08-07 |
Family
ID=9315629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61011811A Pending JPS61176152A (ja) | 1985-01-25 | 1986-01-22 | ゲートと自己整合するコンタクト窓を有するダイオードの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4692995A (ja) |
| EP (1) | EP0192511B1 (ja) |
| JP (1) | JPS61176152A (ja) |
| DE (1) | DE3666898D1 (ja) |
| FR (1) | FR2576710B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5158524A (en) * | 1990-07-13 | 1992-10-27 | Kabushiki Kaisha Tokyo Kikai Seisakusho | Apparatus for restraining a paper web to be subjected to chopper-fold in rotary printing press |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2679379B1 (fr) * | 1991-07-16 | 1997-04-25 | Thomson Composants Militaires | Procede de fabrication de circuits integres avec electrodes tres etroites. |
| US6197649B1 (en) * | 1998-08-05 | 2001-03-06 | International Rectifier Corp. | Process for manufacturing planar fast recovery diode using reduced number of masking steps |
| US6445021B1 (en) * | 2000-09-20 | 2002-09-03 | International Business Machines Corporation | Negative differential resistance reoxidized nitride silicon-based photodiode and method |
| WO2005039900A2 (en) | 2003-10-24 | 2005-05-06 | Aloha, Llc | Suspensions for low floor vehicles |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506437A (en) * | 1978-05-26 | 1985-03-26 | Rockwell International Corporation | Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines |
| US4477962A (en) * | 1978-05-26 | 1984-10-23 | Rockwell International Corporation | Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines |
| US4466172A (en) * | 1979-01-08 | 1984-08-21 | American Microsystems, Inc. | Method for fabricating MOS device with self-aligned contacts |
| US4247861A (en) * | 1979-03-09 | 1981-01-27 | Rca Corporation | High performance electrically alterable read-only memory (EAROM) |
| FR2461360A1 (fr) * | 1979-07-10 | 1981-01-30 | Thomson Csf | Procede de fabrication d'un transistor a effet de champ du type dmos a fonctionnement vertical et transistor obtenu par ce procede |
| FR2464561A1 (fr) * | 1979-08-31 | 1981-03-06 | Thomson Csf | Structure de transistors complementaires (cmos) et son procede de fabrication |
| US4305200A (en) * | 1979-11-06 | 1981-12-15 | Hewlett-Packard Company | Method of forming self-registering source, drain, and gate contacts for FET transistor structures |
| DE3174638D1 (en) * | 1980-10-29 | 1986-06-19 | Fairchild Camera Instr Co | A method of fabricating a self-aligned integrated circuit structure using differential oxide growth |
| US4486943A (en) * | 1981-12-16 | 1984-12-11 | Inmos Corporation | Zero drain overlap and self aligned contact method for MOS devices |
-
1985
- 1985-01-25 FR FR8501085A patent/FR2576710B1/fr not_active Expired
-
1986
- 1986-01-20 EP EP86400105A patent/EP0192511B1/fr not_active Expired
- 1986-01-20 DE DE8686400105T patent/DE3666898D1/de not_active Expired
- 1986-01-22 JP JP61011811A patent/JPS61176152A/ja active Pending
- 1986-01-24 US US06/822,028 patent/US4692995A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5158524A (en) * | 1990-07-13 | 1992-10-27 | Kabushiki Kaisha Tokyo Kikai Seisakusho | Apparatus for restraining a paper web to be subjected to chopper-fold in rotary printing press |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3666898D1 (en) | 1989-12-14 |
| EP0192511B1 (fr) | 1989-11-08 |
| FR2576710A1 (fr) | 1986-08-01 |
| EP0192511A1 (fr) | 1986-08-27 |
| US4692995A (en) | 1987-09-15 |
| FR2576710B1 (fr) | 1988-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5093273A (en) | Method of manufacturing a semiconductor device | |
| US4210993A (en) | Method for fabricating a field effect transistor | |
| US4231051A (en) | Process for producing minimal geometry devices for VSLI applications utilizing self-aligned gates and self-aligned contacts, and resultant structures | |
| JP2886494B2 (ja) | 集積回路チップの製造方法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH0521338B2 (ja) | ||
| US4525733A (en) | Patterning method for reducing hillock density in thin metal films and a structure produced thereby | |
| US4610078A (en) | Method of making high density dielectric isolated gate MOS transistor | |
| JPS60261165A (ja) | Ｍｏｓダイナミツクメモリ素子 | |
| JPS61176152A (ja) | ゲートと自己整合するコンタクト窓を有するダイオードの製造方法 | |
| JPH0821685B2 (ja) | 半導体メモリの製造方法 | |
| JPH08274166A (ja) | 半導体装置及びその製造方法 | |
| JPH0415619B2 (ja) | ||
| JPH04348070A (ja) | 半導体装置及びその製造方法 | |
| JPH06177351A (ja) | 半導体装置の製造方法 | |
| JP2786041B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JP3371196B2 (ja) | パターン形成方法 | |
| JPH08162523A (ja) | 半導体装置及びその製造方法 | |
| JPS63164359A (ja) | 面積の減じられたバッティングコンタクト構造 | |
| JP2707536B2 (ja) | 半導体装置の製造方法 | |
| JPH0577175B2 (ja) | ||
| JP2695812B2 (ja) | 半導体装置 | |
| JP3471884B2 (ja) | 半導体装置の製造方法 | |
| JP2604487B2 (ja) | 半導体装置およびその製造方法 |