JPH0758891B2 - パルス幅変調器 - Google Patents
パルス幅変調器Info
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- JPH0758891B2 JPH0758891B2 JP22933687A JP22933687A JPH0758891B2 JP H0758891 B2 JPH0758891 B2 JP H0758891B2 JP 22933687 A JP22933687 A JP 22933687A JP 22933687 A JP22933687 A JP 22933687A JP H0758891 B2 JPH0758891 B2 JP H0758891B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、リロードレジスタ付カウンタ２個を用いた
パルス幅変調器（以下PWMと称する）に関するものであ
る。
パルス幅変調器（以下PWMと称する）に関するものであ
る。
第４図は'86三菱半導体データブック,8ビットワンチッ
プマイクロコンピュータ編２−180頁,M50753−XXXSP/FP
図11に示された従来のリロードレジスタ付カウンタ回路
２個を用いたPWMの構成を要約して示した図である。こ
の図において、１は“PWM出力＝0"の時間長を制御する
リロードレジスタ付カウンタ、２は“PWM出力＝1"の時
間長を制御するリロードレジスタ付カウンタ、３はリロ
ードレジスタ付カウンタ1,2のカウンタに伝播されるカ
ウントパルス（クロック）、４はリロードレジスタ付カ
ウンタ１のカウンタがターミナルカウント値に到達した
ことを示す信号、５はリロードレジスタ付カウンタ２の
カウンタがターミナルカウント値に到達したことを示す
信号、６は信号4,5で制御される出力制御部（RSフリッ
プフロップ）、７はPWM出力である。
プマイクロコンピュータ編２−180頁,M50753−XXXSP/FP
図11に示された従来のリロードレジスタ付カウンタ回路
２個を用いたPWMの構成を要約して示した図である。こ
の図において、１は“PWM出力＝0"の時間長を制御する
リロードレジスタ付カウンタ、２は“PWM出力＝1"の時
間長を制御するリロードレジスタ付カウンタ、３はリロ
ードレジスタ付カウンタ1,2のカウンタに伝播されるカ
ウントパルス（クロック）、４はリロードレジスタ付カ
ウンタ１のカウンタがターミナルカウント値に到達した
ことを示す信号、５はリロードレジスタ付カウンタ２の
カウンタがターミナルカウント値に到達したことを示す
信号、６は信号4,5で制御される出力制御部（RSフリッ
プフロップ）、７はPWM出力である。
また、第５図はリロードレジスタ付カウンタ1,2の内部
構成例を示している。この図において、８はカウンタ、
９はターミナルカウント値に到達した時にカウンタ８に
書込まれる値（＝リロード設定値）を保持するリロード
レジスタ、10はターミナルカイント値に到達したこと示
す信号４または信号５のおのおのによりリロードレジス
タ９の値をカウンタ８に書込む動作（いわゆるリロード
動作）を制御する回路、11はカウントパルス３をカウン
タ８に伝播するか否かを制御するスイッチ回路である。
構成例を示している。この図において、８はカウンタ、
９はターミナルカウント値に到達した時にカウンタ８に
書込まれる値（＝リロード設定値）を保持するリロード
レジスタ、10はターミナルカイント値に到達したこと示
す信号４または信号５のおのおのによりリロードレジス
タ９の値をカウンタ８に書込む動作（いわゆるリロード
動作）を制御する回路、11はカウントパルス３をカウン
タ８に伝播するか否かを制御するスイッチ回路である。
次に動作について説明するが、以下における説明では、
リロードレジスタ付カウンタ1,2のカウンタ８はダウン
カウンタであるものとし、そのターミナルカウント値は
“1"であるとする。
リロードレジスタ付カウンタ1,2のカウンタ８はダウン
カウンタであるものとし、そのターミナルカウント値は
“1"であるとする。
第６図において、12はリロードレジスタ付カウンタ１に
おけるカウンタ８のカウントダウン動作を示し、13はリ
ロードレジスタ付カウンタ２におけるカウンタ８のカウ
ントダウン動作を示す。まず、リロードレジスタ付カウ
ンタ１のカウンタ８がカンウンタ初期値（この図では初
期値＝４）から順次カウントダウンを行ない、カウンタ
の内容が１になるとタイミングａでターミナルカウント
値に到達したことを示す信号４を発生する。これによ
り、PWM出力７は“0"→“1"に変化し、リロードレジス
タ付カウンタ２のカウンタ８がカウンタ初期値（この図
では初期値＝５）からカウントダウンを開始する。この
リロードレジスタ付カウンタ２のカウンタ８は順次カウ
ントダウンを行ない、カウンタの内容が１になるとタイ
ミングｂでターミナルカウント値に到達したことを示す
信号５を発生する。これにより、PWM出力７は“1"→
“0"に変化し、同時にリロードレジスタ付カウンタ1,2
には各々のリロード設定値が、各々の次のカウンタ初期
値（この図ではn,m）として、リロードレジスタから書
込まれ、１周期分のPWM動作が完了する。なお、ｎ＝４
かつｍ＝５の場合には、“0"出力時間長：“1"出力時間
長＝4:5の出力波形を連続的に出力する。
おけるカウンタ８のカウントダウン動作を示し、13はリ
ロードレジスタ付カウンタ２におけるカウンタ８のカウ
ントダウン動作を示す。まず、リロードレジスタ付カウ
ンタ１のカウンタ８がカンウンタ初期値（この図では初
期値＝４）から順次カウントダウンを行ない、カウンタ
の内容が１になるとタイミングａでターミナルカウント
値に到達したことを示す信号４を発生する。これによ
り、PWM出力７は“0"→“1"に変化し、リロードレジス
タ付カウンタ２のカウンタ８がカウンタ初期値（この図
では初期値＝５）からカウントダウンを開始する。この
リロードレジスタ付カウンタ２のカウンタ８は順次カウ
ントダウンを行ない、カウンタの内容が１になるとタイ
ミングｂでターミナルカウント値に到達したことを示す
信号５を発生する。これにより、PWM出力７は“1"→
“0"に変化し、同時にリロードレジスタ付カウンタ1,2
には各々のリロード設定値が、各々の次のカウンタ初期
値（この図ではn,m）として、リロードレジスタから書
込まれ、１周期分のPWM動作が完了する。なお、ｎ＝４
かつｍ＝５の場合には、“0"出力時間長：“1"出力時間
長＝4:5の出力波形を連続的に出力する。
また、以上の説明ではターミナルカウント値を“1"とし
たが、ターミナルカウント値が“0"のカウンタを用いる
場合も、カウンタ初期値“l"に対し実行時間長が“ｌ＋
1"になることを除けば、上記の場合と同様のPWM動作を
行なう。
たが、ターミナルカウント値が“0"のカウンタを用いる
場合も、カウンタ初期値“l"に対し実行時間長が“ｌ＋
1"になることを除けば、上記の場合と同様のPWM動作を
行なう。
従来のPWMは以上のように構成されているので、 ・ターミナルカウント値＝１の場合 カウンタ初期値を“0"にしても、０→〔フルスケール〕
→〔フルスケール−１…というラップアラウンド動作を
する。
→〔フルスケール−１…というラップアラウンド動作を
する。
・ターミナルカイント値＝０の場合 カウンタ初期値を“0"にしても、“０＋1"の実行時間長
を有する。
を有する。
というように、いずれの場合も時間長＝０に相当するPW
M動作、すなわち直流出力（連続的に“0"を出力する、
または連続的に“1"を出力する）を実現することが困難
であるという問題点があった。
M動作、すなわち直流出力（連続的に“0"を出力する、
または連続的に“1"を出力する）を実現することが困難
であるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、カウンタ初期値を“0"にすると、直流出力を
行なうことが可能なパルス幅変調器を得ることを目的と
する。
たもので、カウンタ初期値を“0"にすると、直流出力を
行なうことが可能なパルス幅変調器を得ることを目的と
する。
この発明に係るパルス幅変調器は、PWM出力が第１電圧
レベルである時間長を決定する第１のリロードレジスタ
付カウンタと、PWM出力が第２電圧レベルである時間長
を決定する第２のリロードレジスタ付カウンタと、該第
１のリロードレジスタ付カウンタのカウンタから出力さ
える，当該カウンタの内容が所定のターミナルカウント
値に到達したことを示す第１のターミナルカウント値到
達信号を受けて、PWM出力を上記第１電圧レベルから上
記第２電圧レベルに切り換えた後、該第２のリロードレ
ジスタ付カウンタのカウンタから出力される，当該カウ
ンタの内容が所定のターミナルカウント値に到達したこ
とを示す第２のターミナルカウント値到達信号を受け
て、PWM出力を上記第２電圧レベルから上記第１電圧レ
ベルに切り換えて、一周期分のPWM動作を完了させる出
力制御回路とを有し、上記第1,及び第２のリロードレジ
スタ付カウンタが、それぞれ上記第１または第２のター
ミナルカウント値到達信号の発生後、直ちに当該第１ま
たは第２のターミナルカウント値到達信号に基づいて、
そのリロードレジスタのリロード設定値をそのカウンタ
にカウンタ初期値として書き込まれるよう構成されてな
るパルス幅変調器であって、上記第1,及び第２のリロー
ドレジスタ付カウンタの各カウンタは、これが上記第１
または第２のターミナルカウント値到達信号を発生した
後，次の周期のPWM動作におけるカウント動作を開始す
るまでの間に、上記カウンタ初期値として書き込まれた
リロード設定値が“0"であるか否かを判定して、判定信
号を出力するものであり、上記出力制御回路は、上記第
1,及び第２のリロードレジスタ付カウンタの各々のカウ
ンタから出力された上記判定信号を受けて、上記第1,及
び第２のリロードレジスタ付カウンタのうちのそのリロ
ード設定値が“0"であると判定されたものを、上記次の
周期のPWM動作においてその動作を停止状態に保持し、
その上記リロード設定値が“0"ではないと判定されたも
のを上記次の周期のPWM動作においてその動作を起動状
態に保持するよう制御するものであることを特徴とする
ものである。
レベルである時間長を決定する第１のリロードレジスタ
付カウンタと、PWM出力が第２電圧レベルである時間長
を決定する第２のリロードレジスタ付カウンタと、該第
１のリロードレジスタ付カウンタのカウンタから出力さ
える，当該カウンタの内容が所定のターミナルカウント
値に到達したことを示す第１のターミナルカウント値到
達信号を受けて、PWM出力を上記第１電圧レベルから上
記第２電圧レベルに切り換えた後、該第２のリロードレ
ジスタ付カウンタのカウンタから出力される，当該カウ
ンタの内容が所定のターミナルカウント値に到達したこ
とを示す第２のターミナルカウント値到達信号を受け
て、PWM出力を上記第２電圧レベルから上記第１電圧レ
ベルに切り換えて、一周期分のPWM動作を完了させる出
力制御回路とを有し、上記第1,及び第２のリロードレジ
スタ付カウンタが、それぞれ上記第１または第２のター
ミナルカウント値到達信号の発生後、直ちに当該第１ま
たは第２のターミナルカウント値到達信号に基づいて、
そのリロードレジスタのリロード設定値をそのカウンタ
にカウンタ初期値として書き込まれるよう構成されてな
るパルス幅変調器であって、上記第1,及び第２のリロー
ドレジスタ付カウンタの各カウンタは、これが上記第１
または第２のターミナルカウント値到達信号を発生した
後，次の周期のPWM動作におけるカウント動作を開始す
るまでの間に、上記カウンタ初期値として書き込まれた
リロード設定値が“0"であるか否かを判定して、判定信
号を出力するものであり、上記出力制御回路は、上記第
1,及び第２のリロードレジスタ付カウンタの各々のカウ
ンタから出力された上記判定信号を受けて、上記第1,及
び第２のリロードレジスタ付カウンタのうちのそのリロ
ード設定値が“0"であると判定されたものを、上記次の
周期のPWM動作においてその動作を停止状態に保持し、
その上記リロード設定値が“0"ではないと判定されたも
のを上記次の周期のPWM動作においてその動作を起動状
態に保持するよう制御するものであることを特徴とする
ものである。
この発明においては、PWM出力が第１電圧レベルである
時間長を決定する第１のリロードレジスタ付カウンタ，
及びPWM出力が第２電圧レベルである時間長を決定する
第２のリロードレジスタ付カウンタの各々のカウンタ
が、その次の周期のPWM動作におけるカウンタ初期値が
“0"である否かを示す予知信号を発生し、この信号によ
り、上記次の周期のPWM動作において上記第1,及び第２
のリロードレジスタ付カウンタのうちのそのカウンタ初
期値が“0"であるものは停止状態に保持され、そのカウ
ンタ初期値が“0"でないものは起動状態に保持されるも
のとしたから、実行時間長＝０を実現でき、PWM動作の
一周期が第１または第２の電圧レベルに固定されたPWM
直流出力を得ることができる。
時間長を決定する第１のリロードレジスタ付カウンタ，
及びPWM出力が第２電圧レベルである時間長を決定する
第２のリロードレジスタ付カウンタの各々のカウンタ
が、その次の周期のPWM動作におけるカウンタ初期値が
“0"である否かを示す予知信号を発生し、この信号によ
り、上記次の周期のPWM動作において上記第1,及び第２
のリロードレジスタ付カウンタのうちのそのカウンタ初
期値が“0"であるものは停止状態に保持され、そのカウ
ンタ初期値が“0"でないものは起動状態に保持されるも
のとしたから、実行時間長＝０を実現でき、PWM動作の
一周期が第１または第２の電圧レベルに固定されたPWM
直流出力を得ることができる。
第１図は本発明の一実施例によるPWMの構成を示してい
る。この図において、15は“PWM出力＝0"の時間長を制
御するリロードレジスタ付カウンタ、16は“PWM出力＝
1"の時間長を制御するリロードレジスタ付カウンタ、３
はリロードレジスタ付カウンタ15,16のカウンタに伝播
されるカウントパルス（クロック）、４はリロードレジ
スタ付カウンタ15のカウンタがターミナルカウント値に
到達したことを示す信号、17はリロードレジスタ付カウ
ンタ15のカウンタの次の周期のPWM動作におけるカウン
タ初期値が“0"である否かを示す信号、５はリロードレ
ジスタ付カウンタ16のカウンタがターミナルカウント値
に到達したことを示す信号、18はリロードレジスア付カ
ウンタ16のカウンタの次の周期のPWM動作におけるカウ
ンタ初期値が“0"であるか否かを示す信号、19は信号4,
5,17,18を受けてPWM出力を制御する出力制御部、７はPW
M出力である。
る。この図において、15は“PWM出力＝0"の時間長を制
御するリロードレジスタ付カウンタ、16は“PWM出力＝
1"の時間長を制御するリロードレジスタ付カウンタ、３
はリロードレジスタ付カウンタ15,16のカウンタに伝播
されるカウントパルス（クロック）、４はリロードレジ
スタ付カウンタ15のカウンタがターミナルカウント値に
到達したことを示す信号、17はリロードレジスタ付カウ
ンタ15のカウンタの次の周期のPWM動作におけるカウン
タ初期値が“0"である否かを示す信号、５はリロードレ
ジスタ付カウンタ16のカウンタがターミナルカウント値
に到達したことを示す信号、18はリロードレジスア付カ
ウンタ16のカウンタの次の周期のPWM動作におけるカウ
ンタ初期値が“0"であるか否かを示す信号、19は信号4,
5,17,18を受けてPWM出力を制御する出力制御部、７はPW
M出力である。
また、第２図はリロードレジスタ付カウンタ15,16の内
部構成を示している。この図において、20はカウンタ
（第５図に示したカウンタ８との相違は、次のカウンタ
初期値が“0"である否かを示す信号17（18）を出力する
点である。）、９はターミナルカウント値に到達した時
にカウンタ20に書込まれる値を保持するリロードレジス
タ、30はターミナルカウント値に到達したことを示す信
号４（５）によりリロードレジスタ９の値（＝リロード
設定値）を次のPWM動作周期のカウント動作が始まる前
にカウンタ20に書い込む（以下プリロードと称する）動
作を制御する回路（第５図に示した回路10との相違は、
書込みタイミングの差である）、11はカウントパルス３
をカウンタ20に伝播するか否かを制御するスイッチ回路
である。
部構成を示している。この図において、20はカウンタ
（第５図に示したカウンタ８との相違は、次のカウンタ
初期値が“0"である否かを示す信号17（18）を出力する
点である。）、９はターミナルカウント値に到達した時
にカウンタ20に書込まれる値を保持するリロードレジス
タ、30はターミナルカウント値に到達したことを示す信
号４（５）によりリロードレジスタ９の値（＝リロード
設定値）を次のPWM動作周期のカウント動作が始まる前
にカウンタ20に書い込む（以下プリロードと称する）動
作を制御する回路（第５図に示した回路10との相違は、
書込みタイミングの差である）、11はカウントパルス３
をカウンタ20に伝播するか否かを制御するスイッチ回路
である。
以下、動作について説明する。なお、リロードレジスタ
付カウンタ15,16のカウンタ20はダウンカウンタである
ものとし、そのターミナルカウント値は“1"であるとす
る。また、DC出力の例を示すため、リロードレジスタ付
カウンタ15のカウンタ20のカウンタ初期値＝2,リロード
レジスタ付カウンタ15のリロードレジスタ９のリロード
設定値＝０、リロードレジスタ付カウンタ16のカウンタ
20のカウンタ初期値＝3,リロードレジスタ付カウンタ16
のリロードレジスタ９のリロード設定値＝４とする。
付カウンタ15,16のカウンタ20はダウンカウンタである
ものとし、そのターミナルカウント値は“1"であるとす
る。また、DC出力の例を示すため、リロードレジスタ付
カウンタ15のカウンタ20のカウンタ初期値＝2,リロード
レジスタ付カウンタ15のリロードレジスタ９のリロード
設定値＝０、リロードレジスタ付カウンタ16のカウンタ
20のカウンタ初期値＝3,リロードレジスタ付カウンタ16
のリロードレジスタ９のリロード設定値＝４とする。
第３図において、21はリロードレジスタ付カウンタ15に
おけるカウントダウン動作を示す信号、22はリロードレ
ジスタ付カウンタ15の次のカンウンタ初期値が“0"であ
る否かを示す信号である。また、23はリロードレジスタ
付カウンタ16におけるカウントダウン動作を示す信号、
24はリロードレジスタ付カウンタ16の次のカウンタ初期
値が“0"である否かを示す信号である。まず、リロード
レジスタ付カウンタ15がそのカウンタ20のカウンタ初期
値（＝２）から順次カウントダウンを行なう。この間、
PWM出力７は“0"である。リロードレジスタ付カウンタ1
5のカウンタ20がターミナルカウントに到達すると、PWM
出力７は“0"→“1"に変化し、リロードレジスタ付カウ
ンタ16がそのカウンタ20のカウンタ初期値（＝３）から
カウントダウンを開始する。リロードレジスタ付カウン
タ16のカウンタ20は順次カウントダウンを行ない、タイ
ミングｃでターミナルカウント値に到達したことを示す
信号５を発生させる。これにより、このカウンタ20には
ただちに次のカウンタ初期値とリロードレジスタ９のリ
ロード設定値がプリロードされ、これが“0"であるか否
かの判定が行なわれる。この結果をタイミングｄ（＝次
のPWM動作周期のカウント動作が始まるタイミング）ま
でに判明されることにより、次のPWM動作周期を直流出
力にするよう制御することが可能になる。
おけるカウントダウン動作を示す信号、22はリロードレ
ジスタ付カウンタ15の次のカンウンタ初期値が“0"であ
る否かを示す信号である。また、23はリロードレジスタ
付カウンタ16におけるカウントダウン動作を示す信号、
24はリロードレジスタ付カウンタ16の次のカウンタ初期
値が“0"である否かを示す信号である。まず、リロード
レジスタ付カウンタ15がそのカウンタ20のカウンタ初期
値（＝２）から順次カウントダウンを行なう。この間、
PWM出力７は“0"である。リロードレジスタ付カウンタ1
5のカウンタ20がターミナルカウントに到達すると、PWM
出力７は“0"→“1"に変化し、リロードレジスタ付カウ
ンタ16がそのカウンタ20のカウンタ初期値（＝３）から
カウントダウンを開始する。リロードレジスタ付カウン
タ16のカウンタ20は順次カウントダウンを行ない、タイ
ミングｃでターミナルカウント値に到達したことを示す
信号５を発生させる。これにより、このカウンタ20には
ただちに次のカウンタ初期値とリロードレジスタ９のリ
ロード設定値がプリロードされ、これが“0"であるか否
かの判定が行なわれる。この結果をタイミングｄ（＝次
のPWM動作周期のカウント動作が始まるタイミング）ま
でに判明されることにより、次のPWM動作周期を直流出
力にするよう制御することが可能になる。
すなわち、第３図に示すタイミングｄでは、 （ａ）信号22が有意→カウンタ15の次のカウンタ初期値
は“0"である （ｂ）信号24が有意でない→カウンタ16の次のカウンタ
初期値は“0"でないことが判明しているため、出力制御
部19は、 （１）PWM出力７を、通常ならば『“1"→“0"にする』
ところを、『“1"のままにする』 （２）スイッチ11の操作により、通常ならば『カウンタ
16を停止し、カウンタ15を起動する』ところを、『カウ
ンタ15を停止のまま、カウンタ16を再起動する』 という動作を行なうことにより、DC出力（“1"）を実現
できる。
は“0"である （ｂ）信号24が有意でない→カウンタ16の次のカウンタ
初期値は“0"でないことが判明しているため、出力制御
部19は、 （１）PWM出力７を、通常ならば『“1"→“0"にする』
ところを、『“1"のままにする』 （２）スイッチ11の操作により、通常ならば『カウンタ
16を停止し、カウンタ15を起動する』ところを、『カウ
ンタ15を停止のまま、カウンタ16を再起動する』 という動作を行なうことにより、DC出力（“1"）を実現
できる。
なお、上記実施例では、タイミングｃでリロードレジス
タ９からカウンタ20へ次のリロード設定値をプリロード
することにより、次のカウンタ初期値が“0"かどうか判
定する例を示したが、これは、タイミングｃ〜タイミン
グｄの間にリロードレジスタ９のリロード設定値を直接
判定する回路をリロードレジスタ９に付加し、信号17,1
8に相当する信号を発生させるようにしてもよく、上記
実施例と同様の効果を得ることができる。
タ９からカウンタ20へ次のリロード設定値をプリロード
することにより、次のカウンタ初期値が“0"かどうか判
定する例を示したが、これは、タイミングｃ〜タイミン
グｄの間にリロードレジスタ９のリロード設定値を直接
判定する回路をリロードレジスタ９に付加し、信号17,1
8に相当する信号を発生させるようにしてもよく、上記
実施例と同様の効果を得ることができる。
以上のように、この発明に係るパルス幅変調器によれ
ば、PWM出力が第１電圧レベルである時間長を決定する
第１のリロードレジスタ付カウンタと、PWM出力が第２
電圧レベルである時間長を決定する第２のリロードレジ
スタ付カウンタと、該第１のリロードレジスタ付カウン
タのカウンタから出力される，当該カウンタの内容が所
定のターミナルカウント値に到達したことを示す第１の
ターミナルカウント値到達信号を受けて、PWM出力を上
記第１電圧レベルから上記第２電圧レベルに切り換えた
後、該第２のリロードレジスタ付カウンタのカウンタか
ら出力される，当該カウンタの内容が所定のターミナル
カウント値に到達したことを示す第２のターミナルカウ
ント値到達信号を受けて、PWM出力を上記第２電圧レベ
ルから上記第１電圧レベルに切り換えて、一周期分のPW
M動作を完了させる出力制御回路とを有し、上記第1,5及
び第２のリロードレジスタ付カウンタが、それぞれ上記
第１または第２のターミナルカウント値到達信号の発生
後、直ちに当該第１または第２のターミナルカウント値
到達信号により、そのリロードレジスタのリロード設定
値をそのカウンタにカウンタ初期値として書き込まれる
よう構成されてなるパルス幅変調器であって、上記第1,
及び第２のリロードレジスタ付カウンタの各カウンタ
を、これが上記第１または第２のターミナルカウント値
到達信号を発生した後，次の周期のPWM動作におけるカ
ウント動作を開始するまでの間に、上記カウンタ初期値
として書き込まれたリロード設定値が“0"であるか否か
を判定して、判定信号を出力するものとし、上記出力制
御回路を、上記第1,及び第２のリロードレジスタ付カウ
ンタの各々のカウンタから出力された上記判定信号を受
けて、上記第1,及び第２のリロードレジスタ付カウンタ
のうちのそのリロード設定値が“0"であると判定された
ものを、上記次の周期のPWM動作においてその動作を停
止状態に保持し、その上記リロード設定値が“0"ではな
いと判定されたものを上記次の周期のPWM動作において
その動作を起動状態に保持するよう制御するものとした
ので、実行時間長＝０が実現されて、直流出力を出力で
きる効果がある。また、PWM制御用ソフトウエアの負荷
を大幅に軽減できる効果がある。
ば、PWM出力が第１電圧レベルである時間長を決定する
第１のリロードレジスタ付カウンタと、PWM出力が第２
電圧レベルである時間長を決定する第２のリロードレジ
スタ付カウンタと、該第１のリロードレジスタ付カウン
タのカウンタから出力される，当該カウンタの内容が所
定のターミナルカウント値に到達したことを示す第１の
ターミナルカウント値到達信号を受けて、PWM出力を上
記第１電圧レベルから上記第２電圧レベルに切り換えた
後、該第２のリロードレジスタ付カウンタのカウンタか
ら出力される，当該カウンタの内容が所定のターミナル
カウント値に到達したことを示す第２のターミナルカウ
ント値到達信号を受けて、PWM出力を上記第２電圧レベ
ルから上記第１電圧レベルに切り換えて、一周期分のPW
M動作を完了させる出力制御回路とを有し、上記第1,5及
び第２のリロードレジスタ付カウンタが、それぞれ上記
第１または第２のターミナルカウント値到達信号の発生
後、直ちに当該第１または第２のターミナルカウント値
到達信号により、そのリロードレジスタのリロード設定
値をそのカウンタにカウンタ初期値として書き込まれる
よう構成されてなるパルス幅変調器であって、上記第1,
及び第２のリロードレジスタ付カウンタの各カウンタ
を、これが上記第１または第２のターミナルカウント値
到達信号を発生した後，次の周期のPWM動作におけるカ
ウント動作を開始するまでの間に、上記カウンタ初期値
として書き込まれたリロード設定値が“0"であるか否か
を判定して、判定信号を出力するものとし、上記出力制
御回路を、上記第1,及び第２のリロードレジスタ付カウ
ンタの各々のカウンタから出力された上記判定信号を受
けて、上記第1,及び第２のリロードレジスタ付カウンタ
のうちのそのリロード設定値が“0"であると判定された
ものを、上記次の周期のPWM動作においてその動作を停
止状態に保持し、その上記リロード設定値が“0"ではな
いと判定されたものを上記次の周期のPWM動作において
その動作を起動状態に保持するよう制御するものとした
ので、実行時間長＝０が実現されて、直流出力を出力で
きる効果がある。また、PWM制御用ソフトウエアの負荷
を大幅に軽減できる効果がある。
第１図は本発明の一実施例による２個のリロードレジス
タ付カウンタ回路を用いたPWMを示す構成図、第２図は
本発明によるリロードレジスタ付カウンタの内部構成の
一例を示す図、第３図は本発明によるPWM動作の一例を
示すタイミング図、第４図は従来の２個のリロードレジ
スタ付カウンタ回路を用いたPWMを示す構成図、第５図
は従来のリロードレジスタ付カウンタの内部構成の一例
を示す図、第６図は従来のPWM動作の一例を示すタイミ
ング図である。 4,5はターミナルカウント値に到達したことを示す信
号、７はPWM出力、15,16はリロードレジスタ付カウンタ
回路、17,18は次の設定値が“0"であることを示す信
号、19は出力制御部。 なお、図中、同一符号は同一又は相当部分を示す。
タ付カウンタ回路を用いたPWMを示す構成図、第２図は
本発明によるリロードレジスタ付カウンタの内部構成の
一例を示す図、第３図は本発明によるPWM動作の一例を
示すタイミング図、第４図は従来の２個のリロードレジ
スタ付カウンタ回路を用いたPWMを示す構成図、第５図
は従来のリロードレジスタ付カウンタの内部構成の一例
を示す図、第６図は従来のPWM動作の一例を示すタイミ
ング図である。 4,5はターミナルカウント値に到達したことを示す信
号、７はPWM出力、15,16はリロードレジスタ付カウンタ
回路、17,18は次の設定値が“0"であることを示す信
号、19は出力制御部。 なお、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】パルス幅変調（以下、PWMとも言う。）出
力が第１電圧レベルである時間長を決定する第１のリロ
ードレジスタ付カウンタと、 PWM出力が第２電圧レベルである時間長を決定する第２
のリロードレジスタ付カウンタと、 該第１のリロードレジスタ付カウンタのカウンタから出
力される，当該カウンタの内容が所定のターミナルカウ
ント値に到達したことを示す第１のターミナルカウント
値到達信号を受けて、PWM出力を上記第１電圧レベルか
ら上記第２電圧レベルに切り換えた後、該第２のリロー
ドレジスタ付カウンタのカウンタから出力される，当該
カウンタの内容が所定のターミナルカウント値に到達し
たことを示す第２のターミナルカウント値到達信号を受
けて、PWM出力を上記第２電圧レベルから上記第１電圧
レベルに切り換えて、一周期分のPWM動作を完了させる
出力制御回路とを有し、 上記第1,及び第２のリロードレジスタ付カウンタが、そ
れぞれ上記第１または第２のターミナルカウント値到達
信号の発生後、直ちに当該第１または第２のターミナル
カウント値到達信号に基づいて、そのリロードレジスタ
のリロード設定値をそのカウンタにカウンタ初期値とし
て書き込まれるよう構成されてなるパルス幅変調器であ
って、 上記第1,及び第２のリロードレジスタ付カウンタの各カ
ウンタは、これが上記第１または第２のターミナルカイ
ント値到達信号を発生した後，次の周期のPWM動作にお
けるカウント動作を開始するまでの間に、上記カウンタ
初期値として書き込まれたリロード設定値が“0"である
か否かを判定して、判定信号を出力するものであり、 上記出力制御回路は、上記第1,及び第２のリロードレジ
スタ付カウンタの各々のカウンタから出力された上記判
定信号を受けて、上記第1,及び第２のリロードレジスタ
付カウンタのうちのそのリロード設定値が“0"であると
判定されとものを、上記次の周期のPWM動作においてそ
の動作を停止状態に保持し、その上記リロード設定値が
“0"ではないと判定されたものを上記次の周期のPWM動
作においてその動作を起道状態に保持するよう制御する
ものであることを特徴とするパルス幅変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22933687A JPH0758891B2 (ja) | 1987-09-11 | 1987-09-11 | パルス幅変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22933687A JPH0758891B2 (ja) | 1987-09-11 | 1987-09-11 | パルス幅変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6471322A JPS6471322A (en) | 1989-03-16 |
| JPH0758891B2 true JPH0758891B2 (ja) | 1995-06-21 |
Family
ID=16890560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22933687A Expired - Fee Related JPH0758891B2 (ja) | 1987-09-11 | 1987-09-11 | パルス幅変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758891B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010113063A (ko) * | 2000-06-16 | 2001-12-28 | 이형도 | 데크의 리일 결합장치 |
-
1987
- 1987-09-11 JP JP22933687A patent/JPH0758891B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6471322A (en) | 1989-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
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