JPH075949A - 2重化クロック切替えの方法と装置 - Google Patents

2重化クロック切替えの方法と装置

Info

Publication number
JPH075949A
JPH075949A JP5147980A JP14798093A JPH075949A JP H075949 A JPH075949 A JP H075949A JP 5147980 A JP5147980 A JP 5147980A JP 14798093 A JP14798093 A JP 14798093A JP H075949 A JPH075949 A JP H075949A
Authority
JP
Japan
Prior art keywords
clock
clock signal
switching
circuits
generating means
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5147980A
Other languages
English (en)
Inventor
Toshiaki Ono
敏昭 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5147980A priority Critical patent/JPH075949A/ja
Priority to US08/254,559 priority patent/US5530726A/en
Priority to CA002125450A priority patent/CA2125450C/en
Publication of JPH075949A publication Critical patent/JPH075949A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04JMULTIPLEX COMMUNICATION
    • H04J3/00Time-division multiplex systems
    • H04J3/02Details
    • H04J3/06Synchronising arrangements
    • H04J3/0635Clock or time synchronisation in a network
    • H04J3/0685Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688Change of the master or reference, e.g. take-over or failure of the master
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0079Receiver details
    • H04L7/0083Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

(57)【要約】 【目的】 クロック2重化装置のクロック切り替え時の
クロックの揺らぎを防止する。 【構成】 各処理装置系10,11は、いずれも自系列
と他系列のクロック源のいずれかから同じクロック源を
選択する位相選択回路102,112と、選択されたク
ロック源と同位相のクロック信号をそれぞれ発生できる
クロック源101,111と、クロック源101,11
1の両方の出力がともに入力されるクロック選択(スイ
ッチ)回路103,113と、両クロック源101,1
11の出力を監視し、各位相選択回路102,112と
クロックスイッチ回路103,113とに選択すべきク
ロック源101または111を指示するクロック選択論
理回路104,114とを有する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、情報処理装置や同期方
式の通信装置等にクロック信号を安定に供給するための
クロック2重化装置の2重化クロック切替え装置に関す
る。
【0002】
【従来の技術】従来、運転中の業務を中断させないた
め、重要な装置を2重化する手段の一つとして、クロッ
ク信号発生装置を2重化し、故障したときなどにそれを
切替えてクロック信号を供給する手段が種々提案され、
実行されている。例えば、特開平2−134022号,
特開平2−159611号等には、1つの高精度の水晶
発振器を基準発振器とし、この基準発振器から分周され
た周波数を位相同期発振回路(PLL回路)に入力する
ことにより、クロック信号発生装置を2重化する手法が
開示されている。また、特開昭59−231668号,
特開昭62−169560号等には、独立なクロック信
号発生装置を含む2つのクロック信号発生装置系列を設
けて、各装置に供給するクロック信号を必要に応じて切
替える手法が開示された。
【0003】次に、これらクロック信号発生装置が独立
な従来の2重化装置について説明する。図3の2重化装
置は、2つの処理装置系20,21を1対として構成さ
れ、各系にそれぞれ独立なクロック信号発生手段である
クロック源201,211を有する。この2つの処理装
置系20,21は、互いに対称構造なので、以下、一方
の系列20について説明し、他方の系21を()で示
す。処理装置系20,(21)は、それぞれ、クロック
源201,(211)と、自系列のクロック源201,
(211)からクロック信号を入力するクロックゲート
208,(218)と、他系列のクロック源211,
(201)からクロック信号を入力するクロックゲート
209,(219)と、2つのクロックゲート208,
209,(218,219)の出力を入力してそのうち
の1つを出力するクロック選択(スイッチ)回路20
3,(213)と、2つの系列20,21のクロック信
号を監視し、クロックゲート208,209,(21
8,219)の開閉とクロック選択回路203,(21
3)から出力するクロック信号の切り替えとを制御する
クロック選択論理回路204,(214)と、クロック
スイッチ回路203,(213)の出力を入力する分配
回路207,(217)と、論理回路205,(21
5)とを有する。
【0004】2重化装置においては、一般的に両装置で
同一のクロック信号が使用されるので、クロック源20
1のクロック信号が選択されたときは、処理装置20で
は自装置系のクロックゲート208が、処理装置21で
は他装置系のクロックゲート219が、それぞれ開か
れ、分配回路207,217以下にはともにクロック源
201からのクロック信号が供給される。クロック源2
11に切り替えるときは、各系列ごとにクロック選択論
理回路204と214の制御により、クロック選択回路
203と213を切り替えた後、クロックゲート20
8,219を閉じてクロックゲート209,218を開
く。
【0005】また、図5の2重化装置の場合は、2つの
装置系列40,41がいずれも、図3の装置のようなク
ロックゲート208などを持たず、自装置系のクロック
源の出力と他装置系のクロック源の出力とを直接入力す
るクロック切替え回路403,413をそれぞれ有し、
さらにこの回路403,413と分配回路407,41
7との間に位相同期手段のPLL回路406,416が
設けられている。
【0006】
【発明が解決しようとする課題】上述の従来のクロック
2重化装置において、1つの基準発振器の周波数からP
LL回路などによりクロック信号を2重化する場合は、
クロックの切替えの前後に位相のずれを生じることはな
いが、基準発振器がただ1つで完全な2重化とはいえ
ず、故障予防として万全ではない。また、クロック源を
完全に2重化した図3および図5の場合は、クロック切
替え時のタイミングチャートが図4または図6のように
パルス幅が広がったり、クロック周期が詰まるか延びる
かして、パルスの抜けや、周期の変動を生じることがあ
る。処理装置が2重化される場合は、各装置間で同期を
取ることが多く、各装置に供給されるクロック間にゆら
ぎがあると、全装置の正常動作が保証されず、クロック
の切り替えが装置の縮退運転を招くという問題があっ
た。
【0007】本発明の目的は、2重化された独立のクロ
ック源を有する2重化処理装置において、クロック切替
え時のクロックの揺らぎのない2重化クロック切替え装
置を提供することにある。
【0008】
【課題を解決するための手段】本発明の2重化クロック
切替え装置は、各クロック信号発生手段に、自装置系と
他装置系とのクロック信号のいずれかを選択して前記ク
ロック切換え手段に指示する位相選択回路と、前記位相
選択手段の指示により、他装置系のクロック信号発生手
段の出力したクロック信号を入力し、そのクロック信号
の位相に同期したクロック信号を発生する手段とを有す
る。
【0009】
【作用】各装置系にクロック信号を供給して稼働中のク
ロック信号発生手段を除く他の待機運転中のクロック信
号発生手段は、稼働中のクロック信号発生手段の発生す
るクロック信号に同期したクロック信号を発生する。
【0010】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0011】図1は本発明の1実施例の構成を示すブロ
ック図、図2はそのタイミングチャートである。
【0012】図1において、本実施例は、それぞれ対称
的に構成された2つの処理装置系10,11からなり、
各処理装置系10,11は、いずれも自系列と他系列の
いずれかから同一のクロック源を選択する位相選択回路
102,112により選択されたクロック源の位相のク
ロック信号をそれぞれ発生できるクロック源101,1
11と、クロック源101,111の両方の出力がとも
に入力されるクロック選択(スイッチ)回路103,1
13と、両クロック源101,111の出力を監視し、
各位相選択回路102,112とクロックスイッチ回路
103,113とに選択すべきクロック源101または
111を指示するクロック選択論理回路104,114
とを有する。その他のPLL回路106,116、分配
回路107,117、論理回路105,115などは、
従来の装置と同様でよい。
【0013】クロック選択論理回路104,114がク
ロック源101を選択指示したときは、図2に示すよう
に、クロック源104は自由発振し、クロック源114
はクロック源104に同期した位相で発振する。クロッ
ク源111が選択指示された場合は、同様にしてどちら
のクロック源もおなじクロック源111の発振するクロ
ック信号を発生する。したがって、クロックの切替えを
行なうときは、切替えの前後のクロック信号が同期して
いるので、クロックの乱れがなく、直ちに動作を継続す
ることができる。
【0014】
【発明の効果】本発明は、自装置系と他装置系とのクロ
ック信号のいずれかを選択する位相選択回路と、他装置
系のクロック信号発生手段の出力したクロック信号を入
力し、そのクロック信号の位相に同期したクロック信号
を発生するクロック信号発生回路とを有することによ
り、各装置系にクロック信号を供給して稼働中のクロッ
ク信号発生手段を除く他の待機運転中のクロック信号発
生手段は、自装置系のクロック信号発生回路により、稼
働中のクロック信号発生手段の発生するクロック信号に
同期したクロック信号を発生することができ、クロック
の切替えを行なうときは、切替えの前後のクロック信号
が同期しているので、クロックの乱れがなく、直ちに動
作を継続することができる効果がある。
【図面の簡単な説明】
【図1】本発明の2重化クロック切替え装置の1実施例
のブロック図である。
【図2】図1の装置のタイムチャートである。
【図3】従来の2重化クロック装置の1実施例のブロッ
ク図である。
【図4】図3の装置のタイムチャートである。
【図5】従来の2重化クロック装置の他の実施例のブロ
ック図である。
【図6】図5の装置のタイムチャートである。
【符号の説明】
10,11,20,21,40,41 処理装置系 101,111,201,211,401,411
クロック源 102,112 位相選択回路 103,113,203,213,403,413
クロック選択(スイッチ)回路 104,114,204,214,404,414
クロック選択論理回路105,115,205,21
5,405,415 論理回路 106,116,406,416 PLL回路 107,117,207,217,407,417
分配回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 それぞれ互いに独立なクロック信号発生
    手段と、前記各クロック信号発生手段の出力したクロッ
    ク信号を入力してその1つを選択し、該クロック信号を
    自装置系に供給するクロック切替え手段とを有する2組
    の装置系からなるクロック2重化装置の2重化クロック
    切替え方法において、前記2組の装置系は、いずれか一
    方のクロック信号発生手段により発生されたクロック信
    号を等しく全装置系に供給し、他方のクロック信号発生
    手段は、前記全装置系に供給されるクロック信号に同期
    したクロック信号を発生し、クロック信号の切替え時に
    は、前記他方のクロック信号発生手段により発生された
    クロック信号を全装置系に供給することを特徴とする2
    重化クロック切替え方法。
  2. 【請求項2】 それぞれ互いに独立なクロック信号発生
    手段と、前記各クロック信号発生手段の出力したクロッ
    ク信号を入力してその1つを選択し、該クロック信号を
    自装置系に供給するクロック切替え手段とを有する2組
    の装置系からなるクロック2重化装置の2重化クロック
    切替え装置において、前記各クロック信号発生手段は、
    自装置系と他装置系とのクロック信号のいずれかを選択
    して前記クロック切換え手段に指示する位相選択手段
    と、前記位相選択手段の指示により、他装置系のクロッ
    ク信号発生手段の出力したクロック信号を入力し、その
    クロック信号の位相に同期したクロック信号を発生する
    手段とを有することを特徴とする2重化クロック切替え
    装置。
JP5147980A 1993-06-18 1993-06-18 2重化クロック切替えの方法と装置 Pending JPH075949A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5147980A JPH075949A (ja) 1993-06-18 1993-06-18 2重化クロック切替えの方法と装置
US08/254,559 US5530726A (en) 1993-06-18 1994-06-06 Method and apparatus for switching of duplexed clock system
CA002125450A CA2125450C (en) 1993-06-18 1994-06-08 Method and apparatus for switching of duplexed clock system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5147980A JPH075949A (ja) 1993-06-18 1993-06-18 2重化クロック切替えの方法と装置

Publications (1)

Publication Number Publication Date
JPH075949A true JPH075949A (ja) 1995-01-10

Family

ID=15442454

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5147980A Pending JPH075949A (ja) 1993-06-18 1993-06-18 2重化クロック切替えの方法と装置

Country Status (3)

Country Link
US (1) US5530726A (ja)
JP (1) JPH075949A (ja)
CA (1) CA2125450C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010205154A (ja) * 2009-03-05 2010-09-16 Fujitsu Ltd クロック供給方法及び情報処理装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675579A (en) * 1992-12-17 1997-10-07 Tandem Computers Incorporated Method for verifying responses to messages using a barrier message
US5758132A (en) * 1995-03-29 1998-05-26 Telefonaktiebolaget Lm Ericsson Clock control system and method using circuitry operating at lower clock frequency for selecting and synchronizing the switching of higher frequency clock signals
US6055362A (en) * 1996-03-29 2000-04-25 Bull Hn Information Systems Inc. Apparatus for phase synchronizing clock signals in a fully redundant computer system
JP4159618B2 (ja) * 1998-02-25 2008-10-01 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 外部網への位相連続同期を伴う通信装置
EP0982889A1 (de) * 1998-08-28 2000-03-01 Siemens Aktiengesellschaft Elektrische Schaltung mit einem Taktgenerator zur Erzeugung eines internen Taktes sowie entsprechendes Verfahren
DE10018190C2 (de) * 1999-05-18 2003-04-17 Ibm Unterbrechnungsloses Umschalten zwischen zwei Oszillator-Präzisionstaktgebern
US6194969B1 (en) * 1999-05-19 2001-02-27 Sun Microsystems, Inc. System and method for providing master and slave phase-aligned clocks
KR100328757B1 (ko) * 1999-09-07 2002-03-14 서평원 전송시스템의 클럭신호 전환에 의한 오류방지 장치
DE10123932B4 (de) * 2001-05-11 2005-03-24 Siemens Ag Verfahren zur Erzeugung eines internen Taktes in einer elektrischen Schaltung und entsprechende elektrische Schaltung mit einem zentralen Taktgenerator
JP3492655B2 (ja) * 2001-08-20 2004-02-03 エヌイーシーシステムテクノロジー株式会社 電子機器
CN101621372B (zh) * 2008-06-30 2013-01-30 华为技术有限公司 一种传送网络异步背板主备倒换的方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169560A (ja) * 1986-01-22 1987-07-25 Hitachi Ltd 二重化クロツク信号発生装置
JPH04278613A (ja) * 1991-03-07 1992-10-05 Nec Corp 2重化構成のクロック装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59231668A (ja) * 1983-06-15 1984-12-26 Nec Corp 二重化クロツク信号切替方式
US4899351A (en) * 1988-07-18 1990-02-06 Western Digital Corporation Transient free clock switch logic
JP2518909B2 (ja) * 1988-11-15 1996-07-31 富士通株式会社 クロック発生回路の二重化方式
JP2645880B2 (ja) * 1988-12-14 1997-08-25 富士通株式会社 システムクロック二重化方式
US5052030A (en) * 1989-05-31 1991-09-24 Siemens Aktiengesellschaft Method for synchronizing a clock, generated with the assistance of a counter, to a reference clock
US5355090A (en) * 1989-10-06 1994-10-11 Rockwell International Corporation Phase corrector for redundant clock systems and method
US5059925A (en) * 1990-09-28 1991-10-22 Stratacom, Inc. Method and apparatus for transparently switching clock sources
US5422915A (en) * 1993-12-23 1995-06-06 Unisys Corporation Fault tolerant clock distribution system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169560A (ja) * 1986-01-22 1987-07-25 Hitachi Ltd 二重化クロツク信号発生装置
JPH04278613A (ja) * 1991-03-07 1992-10-05 Nec Corp 2重化構成のクロック装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010205154A (ja) * 2009-03-05 2010-09-16 Fujitsu Ltd クロック供給方法及び情報処理装置

Also Published As

Publication number Publication date
CA2125450C (en) 1999-08-03
CA2125450A1 (en) 1994-12-19
US5530726A (en) 1996-06-25

Similar Documents

Publication Publication Date Title
JPH075949A (ja) 2重化クロック切替えの方法と装置
JP2004054350A (ja) クロック切り替え回路
JPH0292021A (ja) ディジタルpll回路
US5815694A (en) Apparatus and method to change a processor clock frequency
JP2737903B2 (ja) クロック切替方式
JP2704102B2 (ja) クロック同期方式
JPH01273451A (ja) 二重化クロック同期方式
JP2003198430A (ja) クロック発生装置
JPH02176916A (ja) クロック切替方式
JPH05130087A (ja) データ切替装置
KR950013799B1 (ko) 이중 클럭시스템의 클럭신호 선택장치
JPH02292613A (ja) N倍周期クロック生成方式および回路ならびに情報処理システム
JPH10229390A (ja) クロック中継方式
JPH01116815A (ja) クロック切換え回路
JP2653281B2 (ja) 多相クロック制御回路
JPH11355259A (ja) クロック交絡分配装置
JPH01290013A (ja) 非同期クロツク選択同期化回路
JPS62169560A (ja) 二重化クロツク信号発生装置
JPH03272234A (ja) 従属同期方式
JPS63299543A (ja) 同期クロック発生回路
JPH098786A (ja) 同期クロック切替方式
JPH04251312A (ja) クロツク供給方式
JPS605622A (ja) クロツク信号発生装置
JPH02166832A (ja) クロック発生装置のクロック位相制御回路
JPH0425946A (ja) 回路自己診断方式