JPH076046A - ｍ×ｎビットパラレルデータにおけるパリティ演算回路 - Google Patents
ｍ×ｎビットパラレルデータにおけるパリティ演算回路Info
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- JPH076046A JPH076046A JP5145281A JP14528193A JPH076046A JP H076046 A JPH076046 A JP H076046A JP 5145281 A JP5145281 A JP 5145281A JP 14528193 A JP14528193 A JP 14528193A JP H076046 A JPH076046 A JP H076046A
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Abstract
(57)【要約】
【目的】 ｍ×ｎビットパラレルデータにおけるパリテ
ィ演算回路に関し、ｎが大きくなっても小さな回路規模
で実現できるｍ×ｎビットパラレルデータにおけるパリ
ティ演算回路を提供することを目的とする。 【構成】 各チャネルのｍビットシリアルのデータがｍ
ビットパラレルのデータに変換された後、該データをビ
ット毎に入力し所定のパリティ演算を行うｍ個の演算回
路800-1〜800-ｍを有するパリティ演算回路において、
予め前記各チャネルデータがｍビットパラレルのデータ
に変換されたシリアルのチャネルデータをｎチャネルず
つパラレルのチャネルデータに変換した後、前記ｍ個の
演算回路のそれぞれの前段に、該１〜ｎチャネルの各対
応するビットのデータについて順次排他的論理和を求め
て出力するｎ−１段からなるｍ個の排他的論理和演算手
段700-1〜700-ｍを設けて構成する。
ィ演算回路に関し、ｎが大きくなっても小さな回路規模
で実現できるｍ×ｎビットパラレルデータにおけるパリ
ティ演算回路を提供することを目的とする。 【構成】 各チャネルのｍビットシリアルのデータがｍ
ビットパラレルのデータに変換された後、該データをビ
ット毎に入力し所定のパリティ演算を行うｍ個の演算回
路800-1〜800-ｍを有するパリティ演算回路において、
予め前記各チャネルデータがｍビットパラレルのデータ
に変換されたシリアルのチャネルデータをｎチャネルず
つパラレルのチャネルデータに変換した後、前記ｍ個の
演算回路のそれぞれの前段に、該１〜ｎチャネルの各対
応するビットのデータについて順次排他的論理和を求め
て出力するｎ−１段からなるｍ個の排他的論理和演算手
段700-1〜700-ｍを設けて構成する。
Description
【０００１】
【産業上の利用分野】本発明は、通信装置等におけるｍ
×ｎビットパラレルデータにおけるパリティ演算回路に
係り、特に８×ｎビットパラレルデータにおけるＢＩＰ
−８偶パリティ演算回路に関するものである。
×ｎビットパラレルデータにおけるパリティ演算回路に
係り、特に８×ｎビットパラレルデータにおけるＢＩＰ
−８偶パリティ演算回路に関するものである。
【０００２】
【従来の技術】ＢＩＰ−８偶パリティ演算とは、ＣＣＩ
ＴＴの勧告によるものであり、シリアルのデータに対し
て８個おきに行う偶パリティ演算を表す。ＢＩＰ−８偶
パリティ演算を行う場合、８ビットパラレルデータのバ
イト処理であるため、従来は図15に示すパリティ演算回
路を８ビットの各ビットごとに設けてＢＩＰ−８偶パリ
ティ演算処理を行っていた。
ＴＴの勧告によるものであり、シリアルのデータに対し
て８個おきに行う偶パリティ演算を表す。ＢＩＰ−８偶
パリティ演算を行う場合、８ビットパラレルデータのバ
イト処理であるため、従来は図15に示すパリティ演算回
路を８ビットの各ビットごとに設けてＢＩＰ−８偶パリ
ティ演算処理を行っていた。
【０００３】即ち図15において、入力データとフリップ
フロップ回路（以下ＦＦと称する）２のＱ端子出力デー
タ（８ビットパラレルの場合の直前のデータ）との排他
的論理和（以下ＥＸ−ＯＲと称する）をＥＸ−ＯＲ回路
１で求め、得られた結果をＦＦ２のＤ端子に加える。こ
の結果、入力データと直前のデータが等しい時には
“０”を、また等しくない時には“１”を、ＦＦ２のＱ
端子から出力する。
フロップ回路（以下ＦＦと称する）２のＱ端子出力デー
タ（８ビットパラレルの場合の直前のデータ）との排他
的論理和（以下ＥＸ−ＯＲと称する）をＥＸ−ＯＲ回路
１で求め、得られた結果をＦＦ２のＤ端子に加える。こ
の結果、入力データと直前のデータが等しい時には
“０”を、また等しくない時には“１”を、ＦＦ２のＱ
端子から出力する。
【０００４】図16に、１フレームが１２チャネル（以下
ＣＨと称する）からなる入力データの８ビットパラレル
（ａ７〜ａ０ビット）のａ７ビットの場合について、２
フレーム分の演算結果を示す。同図では、２フレーム目
の１２ＣＨの出力は“０”となっている。
ＣＨと称する）からなる入力データの８ビットパラレル
（ａ７〜ａ０ビット）のａ７ビットの場合について、２
フレーム分の演算結果を示す。同図では、２フレーム目
の１２ＣＨの出力は“０”となっている。
【０００５】しかし伝送路速度が大きくなった場合、回
路デバイスの処理速度がこれに追従できず８ビットパラ
レル入力では処理が困難となるため、８×ｎ（ｎ＝整
数）ビットパラレル入力に対するＢＩＰ−８演算処理回
路が必要となる。
路デバイスの処理速度がこれに追従できず８ビットパラ
レル入力では処理が困難となるため、８×ｎ（ｎ＝整
数）ビットパラレル入力に対するＢＩＰ−８演算処理回
路が必要となる。
【０００６】図14は１フレームが１２ＣＨのデータにつ
いて８ビットパラレルから16ビットパラレルに変換した
場合の一例を示している。同図に示すように１６ビット
パラレルデータに対してＢＩＰ−８偶パリティ演算を行
う場合には、ＣＨ番号が奇数のａ７〜ａ０、ＣＨ番号が
偶数のｂ７〜ｂ０の合計１６ビットに対し、前述したの
と同じパリティ演算回路で演算処理をする。
いて８ビットパラレルから16ビットパラレルに変換した
場合の一例を示している。同図に示すように１６ビット
パラレルデータに対してＢＩＰ−８偶パリティ演算を行
う場合には、ＣＨ番号が奇数のａ７〜ａ０、ＣＨ番号が
偶数のｂ７〜ｂ０の合計１６ビットに対し、前述したの
と同じパリティ演算回路で演算処理をする。
【０００７】図17はこの場合の演算回路の構成を示す
が、各パリティ演算回路3-1 〜3-16で演算処理された１
６ビットの結果をさらにＥＸ−ＯＲ回路4-1 〜4-8で上
位ビットから下位ビットの各々に対して対応するビット
（ａ７とｂ７、ａ６とｂ６、ａ５とｂ５、等々）出力の
比較を行い（ＥＸ−ＯＲをとる）、最終的なＢＩＰ−８
演算処理結果を出力するというような方法によってい
た。
が、各パリティ演算回路3-1 〜3-16で演算処理された１
６ビットの結果をさらにＥＸ−ＯＲ回路4-1 〜4-8で上
位ビットから下位ビットの各々に対して対応するビット
（ａ７とｂ７、ａ６とｂ６、ａ５とｂ５、等々）出力の
比較を行い（ＥＸ−ＯＲをとる）、最終的なＢＩＰ−８
演算処理結果を出力するというような方法によってい
た。
【０００８】
【発明が解決しようとする課題】しかしながら上述した
８×ｎ（ｎ＝整数）ビットパラレルデータに対するＢＩ
Ｐ−８偶パリティ演算回路では、ｎの値が大きくなるに
つれてその回路規模が非常に大きくなるという問題点が
あった。
８×ｎ（ｎ＝整数）ビットパラレルデータに対するＢＩ
Ｐ−８偶パリティ演算回路では、ｎの値が大きくなるに
つれてその回路規模が非常に大きくなるという問題点が
あった。
【０００９】したがって本発明は、ｎが大きくなっても
小さな回路規模で実現できるｍ×ｎビットパラレルデー
タにおけるパリティ演算回路を提供することを目的とす
る。
小さな回路規模で実現できるｍ×ｎビットパラレルデー
タにおけるパリティ演算回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記問題点は図１〜図３
に示す回路の構成によって解決される。即ち、図１にお
いて、（請求項１） 各フレームが一定数のシリアルの
チャネルデータで構成され、各チャネルデータがｍビッ
トシリアルのデータについて、各チャネルの該ｍビット
シリアルのデータがｍビットパラレルのデータに変換さ
れた後、該データをビット毎に入力し所定のパリティ演
算を行うｍ個の演算回路800-1〜800-ｍを有するパリテ
ィ演算回路において、予め前記各チャネルデータがｍビ
ットパラレルのデータに変換されたシリアルのチャネル
データをｎチャネルずつパラレルのチャネルデータに変
換した後、前記ｍ個の演算回路のそれぞれの前段に、該
１〜ｎチャネルの各対応するビットのデータについて順
次排他的論理和を求めて出力するｎ−１段からなるｍ個
の排他的論理和演算手段700-1〜700-ｍを設けて構成す
る。
に示す回路の構成によって解決される。即ち、図１にお
いて、（請求項１） 各フレームが一定数のシリアルの
チャネルデータで構成され、各チャネルデータがｍビッ
トシリアルのデータについて、各チャネルの該ｍビット
シリアルのデータがｍビットパラレルのデータに変換さ
れた後、該データをビット毎に入力し所定のパリティ演
算を行うｍ個の演算回路800-1〜800-ｍを有するパリテ
ィ演算回路において、予め前記各チャネルデータがｍビ
ットパラレルのデータに変換されたシリアルのチャネル
データをｎチャネルずつパラレルのチャネルデータに変
換した後、前記ｍ個の演算回路のそれぞれの前段に、該
１〜ｎチャネルの各対応するビットのデータについて順
次排他的論理和を求めて出力するｎ−１段からなるｍ個
の排他的論理和演算手段700-1〜700-ｍを設けて構成す
る。
【００１１】（請求項２） 前記フレームが新同期シス
テムにおけるフレームであって、前記ｍ個の演算回路80
0-1〜800-ｍのそれぞれの演算に対して、該新同期シス
テムにおけるフレームの先頭位置でクリアをかけるため
のクリア信号を出力するｍ個のクリア信号発生手段110-
1〜110-ｍと、該クリア信号により前記ｍ個の演算回路
のそれぞれの出力を保持する演算結果保持手段120-1〜1
20-ｍとを前記請求項１の発明に付加して設ける。
テムにおけるフレームであって、前記ｍ個の演算回路80
0-1〜800-ｍのそれぞれの演算に対して、該新同期シス
テムにおけるフレームの先頭位置でクリアをかけるため
のクリア信号を出力するｍ個のクリア信号発生手段110-
1〜110-ｍと、該クリア信号により前記ｍ個の演算回路
のそれぞれの出力を保持する演算結果保持手段120-1〜1
20-ｍとを前記請求項１の発明に付加して設ける。
【００１２】（請求項３） 前記フレームが新同期シス
テムにおけるフレームであって、該フレームの一定領域
のデータに対して所定のパリティ演算を行う場合、前記
ｍ個の演算回路800-1〜800-ｍのそれぞれの演算に対し
て、該新同期システムにおけるフレームの先頭位置でク
リアをかけるためのクリア信号を出力すると共に、該フ
レームの所定のパリティ演算を行わない領域に対応する
時点で前記ｍ個の演算回路へのデータの入力を防止する
ためのイネーブル信号を出力するｍ個のクリア／イネー
ブル信号発生手段140-1〜140-ｍと、該クリア信号によ
り前記ｍ個の演算回路のそれぞれの出力を保持する演算
結果保持手段120-1〜120-ｍとを前記請求項１の発明に
付加して設ける。
テムにおけるフレームであって、該フレームの一定領域
のデータに対して所定のパリティ演算を行う場合、前記
ｍ個の演算回路800-1〜800-ｍのそれぞれの演算に対し
て、該新同期システムにおけるフレームの先頭位置でク
リアをかけるためのクリア信号を出力すると共に、該フ
レームの所定のパリティ演算を行わない領域に対応する
時点で前記ｍ個の演算回路へのデータの入力を防止する
ためのイネーブル信号を出力するｍ個のクリア／イネー
ブル信号発生手段140-1〜140-ｍと、該クリア信号によ
り前記ｍ個の演算回路のそれぞれの出力を保持する演算
結果保持手段120-1〜120-ｍとを前記請求項１の発明に
付加して設ける。
【００１３】
【作用】図１において、（請求項１） 予め前記各チャ
ネルデータがｍビットパラレルのデータに変換されたシ
リアルのチャネルデータをｎチャネルずつパラレルのチ
ャネルデータに変換する。
ネルデータがｍビットパラレルのデータに変換されたシ
リアルのチャネルデータをｎチャネルずつパラレルのチ
ャネルデータに変換する。
【００１４】そして例えば排他的論理和演算手段700-1
において、１〜ｎチャネルの各１ビット目のデータにつ
いて順次排他的論理和を求める。排他的論理和演算手段
700-2 〜700-ｍにおいても同様にして、１〜ｎチャネル
の各２ビット目〜各ｍビット目のデータについて順次排
他的論理和を求める。これら排他的論理和演算手段700-
1 〜700-ｍの出力についてそれぞれ演算回路800-1〜800
-ｍでパリティ演算を行う。
において、１〜ｎチャネルの各１ビット目のデータにつ
いて順次排他的論理和を求める。排他的論理和演算手段
700-2 〜700-ｍにおいても同様にして、１〜ｎチャネル
の各２ビット目〜各ｍビット目のデータについて順次排
他的論理和を求める。これら排他的論理和演算手段700-
1 〜700-ｍの出力についてそれぞれ演算回路800-1〜800
-ｍでパリティ演算を行う。
【００１５】この結果、ｍビットパラレルデータに対す
る演算回路800-1〜800-ｍの前段にそれぞれ、ｎ−１段
構成の排他的論理和演算手段700-1 〜700-ｍを付加する
構成とすることにより、ｍ×ｎビットパラレルデータに
対してパリティ演算を行うことができるため、回路の大
規模化を防ぐことが可能となる。
る演算回路800-1〜800-ｍの前段にそれぞれ、ｎ−１段
構成の排他的論理和演算手段700-1 〜700-ｍを付加する
構成とすることにより、ｍ×ｎビットパラレルデータに
対してパリティ演算を行うことができるため、回路の大
規模化を防ぐことが可能となる。
【００１６】図２において、（請求項２） 新同期シス
テムにおけるフレームの先頭位置でクリア信号発生手段
110-1〜110-ｍから出力するクリア信号を演算回路800-1
〜800-ｍに加えることにより、パリティ演算にクリアが
かかり、新たなフレームの演算が始まる。
テムにおけるフレームの先頭位置でクリア信号発生手段
110-1〜110-ｍから出力するクリア信号を演算回路800-1
〜800-ｍに加えることにより、パリティ演算にクリアが
かかり、新たなフレームの演算が始まる。
【００１７】一方、このクリア信号により（該演算回路
の出力である）前フレームの演算結果が演算結果保持手
段120-1〜120-ｍに取り込まれ保持される。この結果、
請求項１の回路構成に簡単な回路を付加するだけで、新
同期システムにおけるフレームデータに対しても、本発
明を適用することが可能となる。
の出力である）前フレームの演算結果が演算結果保持手
段120-1〜120-ｍに取り込まれ保持される。この結果、
請求項１の回路構成に簡単な回路を付加するだけで、新
同期システムにおけるフレームデータに対しても、本発
明を適用することが可能となる。
【００１８】図３において、（請求項３） 前記フレー
ムが新同期システムにおけるフレームであって、該フレ
ームの一定領域のデータに対してのみ所定のパリティ演
算を行う場合、該フレームの所定のパリティ演算を行わ
ない領域に対応する時点で、クリア／イネーブル信号発
生手段140-1〜140-ｍの出力のイネーブル信号により演
算回路800-1 〜800-ｍへのデータの入力を防止する。ま
た、該新同期システムにおけるフレームの先頭位置でク
リア／イネーブル信号発生手段140-1〜140-ｍの出力の
クリア信号により、前記ｍ個の演算回路800-1〜800-ｍ
のそれぞれの演算に対してクリアをかける。
ムが新同期システムにおけるフレームであって、該フレ
ームの一定領域のデータに対してのみ所定のパリティ演
算を行う場合、該フレームの所定のパリティ演算を行わ
ない領域に対応する時点で、クリア／イネーブル信号発
生手段140-1〜140-ｍの出力のイネーブル信号により演
算回路800-1 〜800-ｍへのデータの入力を防止する。ま
た、該新同期システムにおけるフレームの先頭位置でク
リア／イネーブル信号発生手段140-1〜140-ｍの出力の
クリア信号により、前記ｍ個の演算回路800-1〜800-ｍ
のそれぞれの演算に対してクリアをかける。
【００１９】この結果、請求項１の回路構成に簡単な回
路を付加するだけで、新同期システムにおけるフレーム
データであって、該フレームの一定領域のデータに対し
てのみ所定のパリティ演算を行う場合に対しても、本発
明を適用することが可能となる。
路を付加するだけで、新同期システムにおけるフレーム
データであって、該フレームの一定領域のデータに対し
てのみ所定のパリティ演算を行う場合に対しても、本発
明を適用することが可能となる。
【００２０】
【実施例】本発明の一実施例（第１の実施例）として１
６ビットパラレルデータに対するＢＩＰ−８偶パリティ
演算の場合について以下に説明する。図14(A)に示すよ
うに、１フレームが１２ＣＨシリアルで構成され各ＣＨ
が８ビットパラレルのデータを、同図(B) に示すように
シリアル／パラレル変換回路（図示しない）により偶数
ＣＨと奇数ＣＨの群に分けて全体で16ビットパラレルの
データに変換する。
６ビットパラレルデータに対するＢＩＰ−８偶パリティ
演算の場合について以下に説明する。図14(A)に示すよ
うに、１フレームが１２ＣＨシリアルで構成され各ＣＨ
が８ビットパラレルのデータを、同図(B) に示すように
シリアル／パラレル変換回路（図示しない）により偶数
ＣＨと奇数ＣＨの群に分けて全体で16ビットパラレルの
データに変換する。
【００２１】図４は本第１の実施例の回路のブロック構
成図を示すが、同図のＥＸ−ＯＲ回路5-1 〜5-8で、上
記１６ビットパラレルデータの偶数／奇数の各ＣＨの対
応するビット（例えばａ７とｂ７、ａ６とｂ６、ａ５と
ｂ５、等々）ごとに排他的論理和を求める。この結果、
１６ビットパラレルのデータが８ビットパラレルのデー
タに変換される。この８ビットパラレルのデータに対し
て従来と同じパリティ演算回路6-1 〜6-8によりＢＩＰ
−８偶パリティ演算を行う。
成図を示すが、同図のＥＸ−ＯＲ回路5-1 〜5-8で、上
記１６ビットパラレルデータの偶数／奇数の各ＣＨの対
応するビット（例えばａ７とｂ７、ａ６とｂ６、ａ５と
ｂ５、等々）ごとに排他的論理和を求める。この結果、
１６ビットパラレルのデータが８ビットパラレルのデー
タに変換される。この８ビットパラレルのデータに対し
て従来と同じパリティ演算回路6-1 〜6-8によりＢＩＰ
−８偶パリティ演算を行う。
【００２２】上記演算を実現する実際の演算回路を１６
ビットパラレルデータの２ビット分について図５に示
す。この演算回路を用いた１６ビットパラレルデータの
ａ７ビット・ｂ７ビットに対するＢＩＰ−８偶パリティ
演算と、従来の８ビットパラレルデータのａ７ビットに
対するそれが同じ結果をもたらすことを図６に示す。
ビットパラレルデータの２ビット分について図５に示
す。この演算回路を用いた１６ビットパラレルデータの
ａ７ビット・ｂ７ビットに対するＢＩＰ−８偶パリティ
演算と、従来の８ビットパラレルデータのａ７ビットに
対するそれが同じ結果をもたらすことを図６に示す。
【００２３】また、１６ビットパラレルデータのａ７ビ
ットとｂ７ビットを用いたパリティ演算結果のタイムチ
ャートを図７に示す。同図において、例えば２フレーム
目のＣＨ１２の演算結果は“０”であるが、これは図16
に示す従来例の８ビットパラレルデータの２フレーム目
のＣＨ１２の演算結果と等しいことを示している。
ットとｂ７ビットを用いたパリティ演算結果のタイムチ
ャートを図７に示す。同図において、例えば２フレーム
目のＣＨ１２の演算結果は“０”であるが、これは図16
に示す従来例の８ビットパラレルデータの２フレーム目
のＣＨ１２の演算結果と等しいことを示している。
【００２４】上述した原理は、８×ｎビットのパラレル
データについても適用することができる。即ち、シリア
ルの入力データをシリアル／パラレル変換回路（図示し
ない）により図８に示すような８×ｎビットのパラレル
データに変換して、この１〜ｎチャネルの例えば１ビッ
ト目のデータを図９に示すｎ−１段のＥＸ−ＯＲ回路7-
1 〜7-(n-1)に入力して、８×ｎビットパラレルから８
ビットパラレルへの変換（演算）を行う。
データについても適用することができる。即ち、シリア
ルの入力データをシリアル／パラレル変換回路（図示し
ない）により図８に示すような８×ｎビットのパラレル
データに変換して、この１〜ｎチャネルの例えば１ビッ
ト目のデータを図９に示すｎ−１段のＥＸ−ＯＲ回路7-
1 〜7-(n-1)に入力して、８×ｎビットパラレルから８
ビットパラレルへの変換（演算）を行う。
【００２５】ＥＸ−ＯＲ回路7-1の出力をパリティ演算
回路８に加え、ＢＩＰ−８偶パリティ演算を行う。１〜
ｎチャネルの２〜８ビット目のデータについても、同様
にして行う。
回路８に加え、ＢＩＰ−８偶パリティ演算を行う。１〜
ｎチャネルの２〜８ビット目のデータについても、同様
にして行う。
【００２６】次に、本発明の第２の実施例として新同期
システムに応用した場合について説明する。図11に新同
期システムの１監視フレームの構成を示すが、同図にお
いて、１監視フレームはセクション・オーバーヘッド部
（Section Overhead部、以下ＳＯＨ部と称する）とペイ
ロード部とで構成され、それぞれ例えば36バイト×９
行、1044バイト×９行からなる。本第２の実施例では同
図のドット部分がＢＩＰ−８演算範囲となる。
システムに応用した場合について説明する。図11に新同
期システムの１監視フレームの構成を示すが、同図にお
いて、１監視フレームはセクション・オーバーヘッド部
（Section Overhead部、以下ＳＯＨ部と称する）とペイ
ロード部とで構成され、それぞれ例えば36バイト×９
行、1044バイト×９行からなる。本第２の実施例では同
図のドット部分がＢＩＰ−８演算範囲となる。
【００２７】図10は本第２の実施例のＢ１演算回路の構
成図を示すが、同図において、本発明回路７は前述した
図９のｎ−１段のＥＸ−ＯＲ回路で構成される回路であ
る。上述した監視フレームのＳＯＨ部とペイロード部の
データについて、左上から右方向に１行ずつとり出した
データをシリアル／パラレル変換回路（図示しない）に
より８×ｎビットパラレルデータに変換して、この本発
明回路７に入力する。本発明回路７の出力をＥＸ−ＯＲ
回路９とＦＦ10で構成されるパリティ演算回路８に加
え、ＢＩＰ−８偶パリティ演算を行う。
成図を示すが、同図において、本発明回路７は前述した
図９のｎ−１段のＥＸ−ＯＲ回路で構成される回路であ
る。上述した監視フレームのＳＯＨ部とペイロード部の
データについて、左上から右方向に１行ずつとり出した
データをシリアル／パラレル変換回路（図示しない）に
より８×ｎビットパラレルデータに変換して、この本発
明回路７に入力する。本発明回路７の出力をＥＸ−ＯＲ
回路９とＦＦ10で構成されるパリティ演算回路８に加
え、ＢＩＰ−８偶パリティ演算を行う。
【００２８】図10において、ペイロード部の最後尾デー
タのパリティ演算が終了し次の新たな監視フレームの先
頭位置に対応する時点で、クリアパルス発生回路（図示
しない）からパリティクリア・パルス（PTY CR）の
“０”を出力してＡＮＤ回路11に加え（負論理）、演算
にクリアをかける。
タのパリティ演算が終了し次の新たな監視フレームの先
頭位置に対応する時点で、クリアパルス発生回路（図示
しない）からパリティクリア・パルス（PTY CR）の
“０”を出力してＡＮＤ回路11に加え（負論理）、演算
にクリアをかける。
【００２９】同時にこのパリティクリア・パルス（PTY
CR）“０”をセレクタ12に加える。パリティクリア・パ
ルス（PTY CR）が“０”の時はセレクタ12はＸ１入力を
選択して出力しＦＦ13によりフィードバックさせること
により、前回の値を保持する。このＦＦ13のＱ端子出力
を図11に示す次の監視フレームのＢ１ビットに挿入し
て、新たな監視フレームの演算を開始する。
CR）“０”をセレクタ12に加える。パリティクリア・パ
ルス（PTY CR）が“０”の時はセレクタ12はＸ１入力を
選択して出力しＦＦ13によりフィードバックさせること
により、前回の値を保持する。このＦＦ13のＱ端子出力
を図11に示す次の監視フレームのＢ１ビットに挿入し
て、新たな監視フレームの演算を開始する。
【００３０】パリティクリア・パルス（PTY CR）が
“１”の時セレクタ12はＸo 入力に切り換えられ、前段
のＦＦ10の演算結果がＦＦ13に加えられ保持される。次
に、本発明の第３の実施例として新同期システムに応用
した場合の別の実施例について説明する。本第３の実施
例では図13にドットで示すペイロード部がＢＩＰ−８演
算範囲となる。
“１”の時セレクタ12はＸo 入力に切り換えられ、前段
のＦＦ10の演算結果がＦＦ13に加えられ保持される。次
に、本発明の第３の実施例として新同期システムに応用
した場合の別の実施例について説明する。本第３の実施
例では図13にドットで示すペイロード部がＢＩＰ−８演
算範囲となる。
【００３１】図12に本第３の実施例のＢ３演算回路の構
成を示すが、同図において、ペイロード部の最後尾デー
タのパリティ演算が終了し次の新たな監視フレームの先
頭位置に対応する時点で、クリアパルス発生回路（図示
しない）の出力のパリティクリア・パルス（PTY CR）の
“０”によりクリアをかけて、ＦＦ13に保持された演算
結果を図13のＢ３ビット（制御ビット）に挿入する。
成を示すが、同図において、ペイロード部の最後尾デー
タのパリティ演算が終了し次の新たな監視フレームの先
頭位置に対応する時点で、クリアパルス発生回路（図示
しない）の出力のパリティクリア・パルス（PTY CR）の
“０”によりクリアをかけて、ＦＦ13に保持された演算
結果を図13のＢ３ビット（制御ビット）に挿入する。
【００３２】本第３の実施例のＢ３演算では、新同期フ
レームのＳＯＨ部では演算を行わないため、この期間で
はパリティイネーブル・パルス（PTY EN）として“０”
をＡＮＤ回路14に加え（負論理）、ＡＮＤ回路14でパリ
ティ演算回路８へのデータの入力を防止する。その間、
演算された結果はＦＦ13に保持されているので問題は生
じない。
レームのＳＯＨ部では演算を行わないため、この期間で
はパリティイネーブル・パルス（PTY EN）として“０”
をＡＮＤ回路14に加え（負論理）、ＡＮＤ回路14でパリ
ティ演算回路８へのデータの入力を防止する。その間、
演算された結果はＦＦ13に保持されているので問題は生
じない。
【００３３】この結果、例えば１６ビットパラレルデー
タに対するＢＩＰ−８偶パリティ演算の場合、８ビット
パラレルデータにおいて使用するＢＩＰ−８偶パリティ
演算回路に図４に示したようにＥＸ−ＯＲ回路を各１個
ずつ（計８個）付加するだけで、１６ビットパラレルデ
ータに対してＢＩＰ−８偶パリティ演算を行うことがで
きるため、８ビットパラレルデータから１６ビットパラ
レルデータへの変換にともなう回路の大規模化を防ぐこ
とが可能となる。
タに対するＢＩＰ−８偶パリティ演算の場合、８ビット
パラレルデータにおいて使用するＢＩＰ−８偶パリティ
演算回路に図４に示したようにＥＸ−ＯＲ回路を各１個
ずつ（計８個）付加するだけで、１６ビットパラレルデ
ータに対してＢＩＰ−８偶パリティ演算を行うことがで
きるため、８ビットパラレルデータから１６ビットパラ
レルデータへの変換にともなう回路の大規模化を防ぐこ
とが可能となる。
【００３４】さらに、ＥＸ−ＯＲ回路を多段化して用い
ることにより、８×ｎビットパラレルデータに対するＢ
ＩＰ−８偶パリティ演算を、従来の演算法に比べ小さな
回路規模で実現することができる。
ることにより、８×ｎビットパラレルデータに対するＢ
ＩＰ−８偶パリティ演算を、従来の演算法に比べ小さな
回路規模で実現することができる。
【００３５】
【発明の効果】以上説明したように本発明によれば、ｍ
ビットパラレルデータに対する演算回路800-1〜800-ｍ
の前段にそれぞれ、ｎ−１段構成の排他的論理和演算手
段700-1〜700-ｍを付加する構成とすることにより、ｍ
×ｎビットパラレルデータに対してパリティ演算を行う
ことができるため、回路の大規模化を防ぐことが可能と
なる。
ビットパラレルデータに対する演算回路800-1〜800-ｍ
の前段にそれぞれ、ｎ−１段構成の排他的論理和演算手
段700-1〜700-ｍを付加する構成とすることにより、ｍ
×ｎビットパラレルデータに対してパリティ演算を行う
ことができるため、回路の大規模化を防ぐことが可能と
なる。
【００３６】また、請求項１の回路構成に簡単な回路を
付加するだけで、新同期システムにおけるフレームデー
タに対しても、本発明を適用することができる。更に、
新同期システムにおけるフレームデータであって、該フ
レームの一定領域のデータに対してのみ所定のパリティ
演算を行う場合に対しても、本発明を適用することが可
能となる。
付加するだけで、新同期システムにおけるフレームデー
タに対しても、本発明を適用することができる。更に、
新同期システムにおけるフレームデータであって、該フ
レームの一定領域のデータに対してのみ所定のパリティ
演算を行う場合に対しても、本発明を適用することが可
能となる。
【図１】は本請求項１の発明の原理図、
【図２】は本請求項２の発明の原理図、
【図３】は本請求項３の発明の原理図、
【図４】は本発明の第１の実施例の16ビットパリティデ
ータに対するＢＩＰ−８偶パリティ演算回路のブロック
構成図、
ータに対するＢＩＰ−８偶パリティ演算回路のブロック
構成図、
【図５】は第１の実施例の演算回路の構成図（16ビット
パラレルデータの２ビット分）、
パラレルデータの２ビット分）、
【図６】は８ビットパラレルデータと16ビットパラレル
データの偶パリティ演算の比較を示す図、
データの偶パリティ演算の比較を示す図、
【図７】は第１の実施例の16ビットパラレルデータに対
するパリティ演算のタイムチャート、
するパリティ演算のタイムチャート、
【図８】は実施例の８×ｎビットパラレルデータの配列
状態を示す図、
状態を示す図、
【図９】は８×ｎビットパラレルデータに対するＢＩＰ
−８演算回路の構成図、
−８演算回路の構成図、
【図10】は本発明の第２の実施例のＢ１演算回路の構成
図、
図、
【図11】は第２の実施例の新同期フレームの構成を示す
図、
図、
【図12】は本発明の第３の実施例のＢ３演算回路の構成
図、
図、
【図13】は第３の実施例における演算範囲とＢ３ビット
位置を示す図、
位置を示す図、
【図14】は一例の１２ＣＨ８ビットパラレルデータの１
６ビットパラレル変換図、
６ビットパラレル変換図、
【図15】は従来例のＢＩＰ−８偶パリティ演算回路の構
成図（１ビット分）、
成図（１ビット分）、
【図16】は従来例の８ビットパラレルデータに対するパ
リティ演算のタイムチャート、
リティ演算のタイムチャート、
【図17】は従来例の16ビットパラレルデータに対するＢ
ＩＰ−８偶パリティ演算回路の構成図である。
ＩＰ−８偶パリティ演算回路の構成図である。
110-1 〜110-ｍはクリア信号発生手段、 120-1 〜120-ｍは演算結果保持手段、 140-1 〜140-ｍはクリア／イネーブル信号発生手段、 700-1〜700-ｍは排他的論理和演算手段を示す。
Claims (3)
- 【請求項１】 各フレームが一定数のシリアルのチャネ
ルデータで構成され、各チャネルデータがｍビットシリ
アルのデータについて、各チャネルの該ｍビットシリア
ルのデータがｍビットパラレルのデータに変換された
後、該データをビット毎に入力し所定のパリティ演算を
行うｍ個の演算回路(800-1〜800-ｍ）を有するパリティ
演算回路において、 予め前記各チャネルデータがｍビットパラレルのデータ
に変換されたシリアルのチャネルデータをｎチャネルず
つパラレルのチャネルデータに変換した後、 前記ｍ個の演算回路のそれぞれの前段に、該１〜ｎチャ
ネルの各対応するビットのデータについて順次排他的論
理和を求めて出力するｎ−１段からなるｍ個の排他的論
理和演算手段(700-1〜700-ｍ）を設けたことを特徴とす
るｍ×ｎビットパラレルデータにおけるパリティ演算回
路。 - 【請求項２】 前記フレームが新同期システムにおける
フレームであって、前記ｍ個の演算回路(800-1〜800-
ｍ）のそれぞれの演算に対して、該新同期システムにお
けるフレームの先頭位置でクリアをかけるためのクリア
信号を出力するｍ個のクリア信号発生手段(110-1〜110-
ｍ）と、 該クリア信号により前記ｍ個の演算回路のそれぞれの出
力を保持する演算結果保持手段(120-1〜120-ｍ）とを付
加して設けたことを特徴とする請求項１記載のｍ×ｎビ
ットパラレルデータにおけるパリティ演算回路。 - 【請求項３】 前記フレームが新同期システムにおける
フレームであって、該フレームの一定領域のデータに対
して所定のパリティ演算を行う場合、 前記ｍ個の演算回路(800-1〜800-ｍ）のそれぞれの演算
に対して、該新同期システムにおけるフレームの先頭位
置でクリアをかけるためのクリア信号を出力すると共
に、該フレームの所定のパリティ演算を行わない領域に
対応する時点で前記ｍ個の演算回路へのデータの入力を
防止するためのイネーブル信号を出力するｍ個のクリア
／イネーブル信号発生手段(140-1〜140-ｍ）と、 該クリア信号により前記ｍ個の演算回路のそれぞれの出
力を保持する演算結果保持手段(120-1〜120-ｍ）とを付
加して設けたことを特徴とする請求項１記載のｍ×ｎビ
ットパラレルデータにおけるパリティ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145281A JPH076046A (ja) | 1993-06-17 | 1993-06-17 | ｍ×ｎビットパラレルデータにおけるパリティ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145281A JPH076046A (ja) | 1993-06-17 | 1993-06-17 | ｍ×ｎビットパラレルデータにおけるパリティ演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076046A true JPH076046A (ja) | 1995-01-10 |
Family
ID=15381516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5145281A Withdrawn JPH076046A (ja) | 1993-06-17 | 1993-06-17 | ｍ×ｎビットパラレルデータにおけるパリティ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076046A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004008757A1 (de) * | 2004-02-23 | 2005-09-15 | Infineon Technologies Ag | Paritätsprüfungs-Schaltung zur kontinuierlichen Prüfung der Parität einer Speicherzelle |
-
1993
- 1993-06-17 JP JP5145281A patent/JPH076046A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004008757A1 (de) * | 2004-02-23 | 2005-09-15 | Infineon Technologies Ag | Paritätsprüfungs-Schaltung zur kontinuierlichen Prüfung der Parität einer Speicherzelle |
| DE102004008757B4 (de) * | 2004-02-23 | 2006-04-06 | Infineon Technologies Ag | Paritätsprüfungs-Schaltung zur kontinuierlichen Prüfung der Parität einer Speicherzelle |
| US7509561B2 (en) | 2004-02-23 | 2009-03-24 | Infineon Technologies Ag | Parity checking circuit for continuous checking of the parity of a memory cell |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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