JPH0760595B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、とくに複数の出力ポート
を有する半導体メモリに関する。

〔従来の技術〕

メモリ技術の発展に伴い、従来の単一ポートメモリに代
って１チップ上に複数のポートを備えるデュアルポート
メモリが開発され実用化されている。このデュアルポー
トメモリは単一チップ上に複数の出力ポートを有してい
るため、複数のデータを非同期に処理することができる
という大きな利点をもっている。例えば、近年著しい発
展を遂げた画像処理分野においては、画像データを保持
するメモリ（ビデオメモリと呼ばれている）として、こ
のデュアルポートメモリが使用されている。この種のデ
ュアルポートメモリはランダムアクセスポートとシリア
ルアクセスポートとを単一チップ上に含んでいる。ラン
ダムアクセスポートは従来のRAM（ランダムアクセスメ
モリ）に具備されているポートと同じで、１ビット出力
用のメモリの場合にはランダムにアクセスされた１つの
メモリセルに対して１ビットのデータのリード／ライト
を行なうためのポートであり、また多ビット並列出力用
のメモリの場合には複数のビットのメモリセルのデータ
を同時にリード／ライトするポートである。一方、後者
のシリアルアクセスポートは通常１ワード分のビット数
に対応するバッファ（以下、ラインバッファという）を
有し、セルアレイの中で行アドレスによって選択された
一本のワード線に接続されている１ワード分のメモリセ
ルの内容を同時に取り込み、これらをシリアルに外部へ
出力するポートである。

かかるデュアルポートメモリにおいては、ランダムアク
セスポートとシリアルアクセスポートとを非同期に使用
することができるため、CPUからビデオメモリへの画像
データのリード／ライトとビデオメモリから表示装置
（例えばCRTや液晶表示装置等）への表示データのリー
ドとを非同期に行なうことができる。従って、CPUの処
理効率の向上、表示処理の高速化／簡素化ができるとと
もに、TVやVTR等のディジタル化にも大きく寄与できる
というメリットがある。

以下に、第５図のメモリブロック図を参照して従来のデ
ュアルポートメモリの基本概念を説明する。ランダムア
クセスポート（以下、RAMポートという）は、メモリセ
ルアレイ50,ロウデコーダ51,カラムデコーダ52,センス
アンプ群53およびセンスアンプを介して読み出されたデ
ータを外部へ出力したり、外部から入力されたデータを
メモリセルアレイに書込むためのランダムポート54を有
し、シリアルアクセスポート（以下、SAMポートとい
う）はメモリセルアレイ50内の１ワード分（１本のワー
ド線に接続されている全てのセル）のデータを一時保持
する機能を有するワードデータ保持回路（以下、ライン
バッファという）55と、ラインバッファに格納された１
ワード分のデータのうち任意のビットから順番に指定す
る機能を有するシリアルポインタ56（通常プログラマブ
ルシフトレジスタが使用される）と、シリアルポインタ
56によって指定されたビットをシリアルに外部へ出力し
たり、あるいは外部からシリアルに入力されるデータを
ラインバッファに書込むためのシリアルポート57を含
む。なお、ランダムポート54およびシリアルポート57に
は外部端子が必要本数分接続されるが、ここでは図示を
省略する。

上述したデュアルポートメモリの動作を以下に述べる。
第５図からシリアルアクセスポートを取り除くと従来の
ランダムアクセスメモリと同じになり、外部から与えら
れるアドレスの上位側がロウデコーダ51に入力されて１
本のワード線が選択され、上記アドレスの下位側がカラ
ムデコーダ52に入力されて一本のビット線が選択され
る。その結果、これら選択されたワード線とビット線と
の支点に位置するメモリセルがアクセスされリードモー
ドもしくはライトモードに応じてデータのリード／ライ
トが行なわれる。一方、シリアルアクセスポートのライ
ンバッファ55はランダムアクセスポート内のセンスアン
プ群53の各入出力節点と転送ゲート群58を介して結合さ
れており、データ転送モードと呼ばれる特定のサイクル
時のみすべての転送ゲートを開きメモリセルアレイ50と
ラインバッファ55とを電気的に接続するように設計され
ている。前記データ転送モードとはランダムアクセスポ
ートがリードサイクルおよびライトサイクルのいずれで
もないメモリサイクルであり、この期間にメモリセルア
レイ50中の１ワード分のデータが一括してラインバッフ
ァ55に転送され、あるいはラインバッファ55内の一ワー
ド分のデータが一括してメモリセルアレイ50に転送され
る。データ転送モードは外部から入力されるRAS（ロウ
アドレスストローブ）信号およびOE（アウトプットイネ
ーブル）信号を用いて設定することができ、これらの信
号によって転送ゲート群58の開閉を制御する制御信号59
が作り出されている。

データ転送モードによってメモリセルアレイ50内の１ワ
ード分のデータがラインバッファ55に書込まれると、転
送ゲート群58はすべて閉じられる。この結果ランダムア
クセスポートとシリアルアクセスポートとは電気的に切
り離される。従って、例えばラインバッファ55の内容を
シリアルにシリアルポート57から外部へ出力するのと同
時に、ランダムポート54を介してメモリセルアレイ50へ
外部からデータを書込んだりあるいは外部へデータを読
み出すことができる。即ち、ランダムアクセスポートと
シリアルアクセスポートとを同時に、かつ互いに非同期
に操作することができるので、メモリの使用効率が大幅
に向上する。なお、シリアルアクセスポートのラインバ
ッファ55に複数ワード分（例えば４ワード分）の容量を
もたせれば、シリアルポート57を介して４ビットの並列
データを同時に入出力することができるのは明らかであ
る。

しかるに、第５図に示したデュアルポートメモリを実際
にチップ上に実現するためには、第６図のようなレイア
ウト設計が行なわれている。即ち、メモリセルアレイ50
を２分割（セルアレイ（ａ）と（ｂ））として、左右に
配置し、夫々にセルアレイ（ａ）のセンスアンプ群
（ａ）およびラインバッファ（ａ）、並びにセルアレイ
（ｂ）のセンスアンプ群（ｂ）およびラインバッファ
（ｂ）を設け、その中央にカラムデコーダ52とシリアル
ポインタ56とを設けるようになされている。この理由
は、主としてセンスアンプの感度を劣化させないためで
ある。即ち、セルアレイを１ブロック化すると、ディジ
ット線が長くなり、ディジット線に付加される浮遊容量
が増えるとともに、センスアンプの負荷（セル数）が増
加するためセンス感度が悪くなってしまう。さらに、デ
ィジット線のプリチャージ時間が長くなり、メモリの応
答速度が悪化する。このため、セルアレイを複数のブロ
ックに分割してデジット線の長さを短かくし、かつセン
スアンプを各ブロック毎に設けてセンス感度が低下しな
いようにしている。また、プリチャージ時間を短かくし
て高速応答できるようにしている。なお、セルアレイの
分割に応じてロウデコーダも分割されるが、ロウアドレ
スは分割されたロウデコーダに対して共通に印加され、
２つのセルアレイ（ａ）および（ｂ）は同時に活性化さ
れる。よって第６図ではセルアレイ（ａ）の（ｂ）とを
合わせて第５図のメモリセルアレイ50の１ワード分とな
る。

以上、第５図および第６図を参照してデュアルポートメ
モリの基本的な構成について説明したが、大容量のメモ
リを１チップ上に集積化するためには更に改善が要求さ
れる。その１つとして低電圧駆動による低消費電力化の
要求が強い。この要求を満足するため第７図に示す改善
案が提供されている。第７図は改善されたデュアルポー
トメモリチップのレイアウト図である。同図から明らか
なように、メモリ全体が複数のプレーン（例では４プレ
ーン）に分割され、ロウアドレスの上位ビットの内容に
応じて任意の１つのプレーンだけが選択され、他のプレ
ーンは非選択状態となるように工夫されている。以下、
これをデコーダ分割方式と呼ぶ。各プレーンは第６図に
示したメモリレイアウトと同じで、第６図のメモリを複
数個集合せしめて１つの大容量メモリが構成されている
と見ることができ。第７図ではロウアドレスレジスタ70
に入力されたロウアドレスのうち上位２ビットがプレデ
コーダ71に印加され、その内容に応じて各プレーン内の
２つのロウデコーダがペアとして選択される。例えば、
上位ビットが「0.0」の時はプレーン１が、「0.1」の時
はプレーン２が、「1.0」と時はプレーン３が、「1.1」
の時はプレーン４が選択される。ロウアドレス中の前述
した上位２ビットを除く他のビットは各プレーンのロウ
デコーダ対に共通に印加される。

このようにすれば、ロウアドレスの上位２ビットの内容
に従って、唯一つのプレーンのみが選択される。選択さ
れたプレーンは活性化されメモリ動作を行なうが、非選
択状態にある残りのプレーンは非動作状態となる。従っ
て、これら非動作状態にあるプレーンにおいては、デコ
ーダやセンスアンプは非活性状態となり、もちろんメモ
リのリフレッシュも行なわれない。よって、選択された
プレーンのみで電力が消費されるだけで、残りのプレー
ンでの不要な電力消費を節約することができ、低消費電
力の要求を満足することができるわけである。

〔発明が解決しようとする問題点〕

上述したように大容量のデュアルポートメモリは低消費
電力で動作可能となったが、以下に述べる欠点が顕著に
なり更に改善が必要であることが判明した。

すなわち、セルアレイの分割化が進むにつれ、デュアル
ポートメモリの核となるラインバッファの数を分割数に
比例して増やさなければならない。従って、セルアレイ
全体のトータルの面積は分割しても差程変わらないが、
ラインバッファを占める面積は分割数に比例して増加し
てしまう。この結果、メモリセルアレイの容量が制限さ
れてしまうという問題がある。とくに、ラインバッファ
を有するシリアルアクセスポートはセルアレイを含むラ
ンダムアクセスポートとは非同期に動作できるものでな
ければならない以上、アレイ中のメモリセルにダイナミ
ック型メモリトランジスタを採用したとしても、ライン
バッファはリフレッシュが不要なスタティック型のメモ
リトランジスタを用いることが望ましい。しかるに、ス
タティック型のメモリトランジスタが必要とする面積は
ダイナミック型のメモリトランジスタのそれに比べて非
常に大きなものとなってしまう。さらに、ラインバッフ
ァ自体の消費電力を減らすためには相補型MOSトランジ
スタ（CMOS）構成としなければならない。従って、ライ
ンバッファとして１ワード分の容量をもつバッファを作
成するためには、メモリセルアレイ中での１ワード分の
メモリセルが占める面積の約10倍の面積が必要となりメ
モリセルアレイの分割数を増加するに従い、ラインバッ
ファの占有面積が無視できなくなってしまうという新た
な問題に直面することになる。

ここで、１つのプレーン内に存在する２つのラインバッ
フッァを共用できれば、ラインバッファ全体の占有面積
を半減することができるのであるが、第６図および第７
図に示すように１つのプレーン内の２つのブロック（す
なわち、プレーン１の場合はセルアレイ（ａ）を含むブ
ロックとセルアレイ（ｂ）を含むブロック）は同時に選
択されるものである以上、そこに存在するラインバッフ
ァ（ａ）と（ｂ）とを共用することは困難である。この
ことを第８図を参照してより詳しく説明する。

第８図は第７図のプレーン１の内部回路ブロック図であ
る。なお他のプレーン内の回路ブロックも第８図のもの
と同じであることはいうまでもない。各プレーンは第８
図に代表されるように、分割された２つのブロックを有
し、第１ブロックにはメモリセルアレイ（ａ）およびそ
のセンスアンプ群（ａ）とラインバッファ（ａ）とロウ
デコーダ（ａ）が存在し、第２ブロックにはメモリセル
アレイ（ｂ）およびそのセンスアンプ群（ｂ）とライン
バッファ（ｂ）とロウデコーダ（ｂ）が存在する。２つ
のセルアレイ（ａ）と（ｂ）とのディジット線を共通に
選択するカラムデコーダと、２つのラインバッファ
（ａ）と（ｂ）とのアドレスを共通に指定するシリアル
ポインタとは２つのブロックに対して共用することがで
きる。メモリセルアレイ（ａ）とラインバッファ（ａ）
とは第１の転送ゲート群80により結合され、メモリセル
アレイ（ｂ）とラインバッファ（ｂ）とは第２の転送ゲ
ート群81により結合される。これら第１および第２の転
送ゲート群80,81はプレーン１を選択する信号および前
述したデータ転送モードを設定するために外部から印加
される信号（例えばRAS信号やOE信号）に基いてゲート
の開閉を制御する回路82からの制御信号C1によって同時
にオン／オフされる。第１ブロックにはランダムポート
（ａ）およびシリアルポート（ａ）を介してデータ転送
が行なわれ、第２ブロックにはランダムポート（ｂ）お
よびシリアルポート（ｂ）を介してデータ転送が行なわ
れる。

今、例えばラインバッファ（ａ）と（ｂ）が夫々１ワー
ド分の容量を有するものと仮定すれば、データ転送モー
ドはメモリセルアレイ（ａ）と（ｂ）から各１ワードの
データが対応するラインバッファ（ａ）と（ｂ）とに夫
々同時に転送される。転送されたデータはシリアルポイ
ンタによって指定されるビットら順に各シリアルポート
（ａ）および（ｂ）を介して同時に外部へ出力される。
この結果、２ビットのデータを並列に転送することがで
きる。

ここで、仮にラインバッファ（ａ）と（ｂ）とを共通化
して１本のラインバッファに置き換えた場合、各メモリ
セルアレイからラインバッファへのデータ転送は時分割
に行なわなければならなくなる。従って、夫々の転送ゲ
ート群（ａ）と（ｂ）のオン／オフも時分割に行なうよ
うに制御回路82の構成を変更しなければならず、そのた
めに回路構成が非常に複雑になってしまう。さらに、時
分割転送のためにはデータ転送モードとして本来の２倍
の期間を割り当てなければならないので、転送時間が長
くなるという欠点もある。加えて、シリアルポートから
は同時に１ビットの情報しか転送できないので、外部と
のデータ転送時間も長くなってしまう。以上のように、
従来ではラインバッファの数を減らすことが非常に困難
であった。

従って、本発明の目的はラインバッファの数を減らし、
その占有面積を縮小することができる半導体メモリを提
供することにあり、とくにそれによって低消費電力化が
防げられることのないデュアルポートメモリを提供する
ことである。

〔問題点を解決するための手段〕

本発明はプレーン内に存在する複数のブロックのどれも
が非選択状態にあるプレーンが同一チップ上に存在する
との知見に基きなされたもので、選択状態にあるプレー
ン内の少なくとも１つのブロックと非選択状態にあるプ
レーン内のいずれか少なくとも１つのブロックとを置換
することによって、プレーン内のラインバッファの共通
化を計ったことを特徴とする。

換言すれば、本発明はデコーダ分割方式のデュアルポー
トメモリにおいて、１つのデコーダ選択信号によって活
性化される複数のメモリブロックが同一プレーン内に複
数個存在することがないように分散配置したことを特徴
とするものである。

なお、本発明によれば１つのプレーン内でラインバッフ
ァを共用できるとともに、必要に応じてセンスアンプを
も共用することができるようになっている。

〔実施例〕

次に、第１図を参照して本発明の一実施例について詳し
く説明する。第１図は本発明を４プレーンを有するデュ
アルポートメモリに適用した時のチップレイアウト図で
ある。単一の半導体チップ上に４つのプレーン（デコー
ダ分割方式によって分割されたプレーン）が存在し、各
プレーン内には従来同様２つのメモリブロック（１ブロ
ックがディジット線容量を低減するために分割された１
つのメモリセルアレイを有する）が設けられている。し
かるに、従来プレーン１内に設けられていた２つのメモ
リブロックのうち一方のメモリブロック（第１図ではメ
モリセルアレイ（ｂ）、ロウデコーダ（ｂ）、センスア
ンプ群（ｂ）を含むブロック）はプレーン１とは異なる
プレーン（第１図ではプレーン２）に設けられている。
一方、従来プレーン２内に存在していた２つのメモリブ
ロックのうち一方のブロック（第１図ではメモリセルア
レイ（ｃ）、センスアンプ（ｃ）およびロウデコーダ
（ｃ）を含むブロック）をプレーン１に設けるようにし
ている。同様に従来のプレーン３内の一方のメモリブロ
ック（ｆ）と従来のプレーン４内の一方のメモリブロッ
ク（ｇ）とが図示のように置換して配置されている。な
お、第１図中８個存在するメモリブロックはいずれも同
一の回路構成でよいため、ブロック自体の置換は不要
で、図示のようにデコーダ選択のための選択信号の配線
を変更するだけでよい。従って、回路設計上の大幅な変
更や制御のための付加回路を特別に別途設ける必要もな
いので、設計、製造も極めて簡単である。

以上のようなレイアウトを行なうことによって、各プレ
ーン内でラインバッファ（図中斜線を施した部分）を共
用することができる。従って、全体としてラインバッフ
ァの占める面積を従来に比べて半減することができる。

なお、実際の動作時は、ロウアドレスレジスタ70に入力
されたロウアドレスの上位２ビットをプレデコーダ71に
よってデコードされる。その結果、第１の選択信号10が
発生されると、メモリブロック（ａ）と（ｂ）が従来同
様選択されるが、実際にはプレーン１内のブロック
（ａ）とプレーン２内のメモリブロック（ｂ）が選択さ
れ、他のメモリブロック（ｃ）〜（ｈ）はすべて非選択
状態となる。選択された２つのメモリブロック（ａ）と
（ｂ）では夫々のロウデコーダ（ａ）（ｂ）が活性化さ
れロウアドレスの上位２ビットを除く残りのビットが共
通にデコードされる。この結果、各メモリブロック内の
１本のワード線が活性化される。従って、活性化された
２つのメモリブロックに対しては夫々のランダムアクセ
スポートよびシリアルアクセスポートが動作可能状態と
なり、ランダムアクセスポートを使用するモードが設定
されればランダムポートを介してメモリセルアレイ
（ａ）および（ｂ）と外部装置（例えばCPU）との間で
データ転送を行なうことができる。また、データ転送モ
ードが設定されれば、メモリブロック（ａ）においてセ
ンスアンプ群（ａ）を介してプレーン１のラインバッフ
ァに１ワード分のデータが転送され、同時にメモリブロ
ック（ｂ）においてはセンスアンプ群（ｂ）を介してプ
レーン２のラインバッファに１ワード分のデータが転送
される。この間プレーン１内のメモリブロック（ｃ）と
プレーン２内のメモリブロック（ｄ）とは非活性状態に
あるためラインバッファに対して何ら影響を及ぼすこと
はない。さらに、データ転送モードが終了するとプレー
ン１および２の各ラインバッファから対応するシリアル
ポートを介して夫々１ビットづつのデータが同時にかつ
シリアルに外部装置（例えばCRTや液晶表示装置等）へ
出力される。なお、この動作はランダムアクセスポート
の動作とは非同期に行なわれるので、ランダムアクセス
とシリアルアクセスとをオーバーラップして実行するこ
ともできる。

第１図中のプレーン１を代表にしてその内部回路ブロッ
ク図を第２図に示し、データ転送モードにおけるプレー
ン内部の動作をより詳しく説明する。第２図から明らか
なように、メモリブロック（ａ）のロウデコーダはデコ
ーダ選択信号線10に接続され、メモリブロック（ｃ）の
ロウデコーダはデコーダ選択線11に接続される。単一の
ラインバッファ（斜線部）が２つのメモリでブロック
（ａ）と（ｃ）に対して共用され、ラインバッファの入
出力端はブロック（ａ）のメモリセルアレイ（ａ）のデ
ィジット線と転送ゲート群20を介して結合されるととも
にブロック（ｃ）のメモリセルアレイ（ｃ）のディジッ
ト線と転送ゲート群21を介して結合される。ここで、メ
モリブロック（ａ）の転送ゲート群20は第８図と同様の
機能を有する制御回路82から出力される信号23によって
制御されるが、メモリブロック（ｃ）の転送ゲート群21
は制御回路82から出力される信号24によって制御され
る。信号23はプレーン２のメモリブロック（ｂ）内の転
送ゲート群を制御し、信号24はプレーン２のメモリブロ
ック（ｄ）内の転送ゲート群を制御することはいうまで
もない。

かかる構成により、メモリブロック（ａ）と（ｂ）とが
選択されると、プレーン１のメモリブロック（ａ）とプ
レーン２のメモリブロック（ｂ）とが同時に活性化され
る。そして、データ転送モードが設定されると、信号23
が発生され、プレーン１のメモリブロック（ａ）内の転
送ゲート群20とプレーン２のメモリブロック（ｂ）内の
転送ゲート群（図示せず）が同時にオンされる。この
時、信号24は発生されないので、プレーン１のメモリブ
ロック（ｃ）内の転送ゲート群21およびプレーン２のメ
モリブロック（ｄ）内の転送ゲート群（図示せず）はと
もにオフ状態となる。従って、夫々のプレーン内のライ
ンバッファはいずれか一方のメモリセルアレイのみと電
気的に接続され、他方のメモリセルアレイとは電気的に
遮断されるので、各プレーン内でラインバッファを共用
することが可能となる。また、シリアルポートもプレー
ン内で共用することができる。

第３図および第４図は本発明の他の実施例を示すチップ
レイアウト図とプレーン内の回路ブロック図である。こ
の例では、ラインバッファのみならず各プレーン内のセ
ンスアンプをも共用したものである。ここで、センスア
ンプによって増幅したデータをラインバッファに転送す
る場合、センスアンプを共用すると、第４図のようにラ
インバッファとセンスアンプとを接続する転送ゲート群
40も２つのメモリブロック（ａ）と（ｃ）に対して共用
することができる。しかしながら、センスアンプを共用
しているために各メモリセルアレイ（ａ）と（ｂ）は夫
々別々のスイッチングゲート群41と42を用いて結合する
必要がある。従って、いずれのブロックを用いるかに応
じて、スイッチングゲート群41と42のいずれか一方を選
択するセルアレイ選択回路が必要となる。しかし、セル
アレイ選択回路43を省略して、デコーダ選択信号10,11
によっていずれか一方のスイッチングゲート群が対応す
るロウデコーダと同期してオンされるようにしてもよ
い。かかる実施例によれば、多少の回路変更だけでセン
スアンプをも共用することができる。

以上第１〜４図を参照して本発明の２つの実施例を説明
したが、これらの実施例において各プレーン内のライン
バッファを夫々２ワード分の容量をもつバッファ構成す
ると、４ビットづつのデータをシリアルアクセスポート
を介して並列に順次取り出すことができる。しかしなが
ら、１つのラインバッファを２系統にして２本のワード
線分の容量をもたせると、２系統の各ラインバッファが
すぐ近くに隣接して配置され、しかも２つとも同時に動
作状態となる。従って、高密度化されたチップレイアウ
トでは二系統のラインバッファ間で相互緩衝が生じ、信
号のリークやビット情報の反転が生じる危険性がある。
故にかかる不都合を解消するためには第９図のようにす
ればよい。

第９図は本発明の更に他の実施例を示すレイアウト図で
ある。同図より明らかなように、各プレーンには夫々２
つのメモリブロックを設け、各プレーン内には夫々１つ
のラインバッファを設ける。そして、各プレーンの一方
のメモリブロック（ａ），（ｂ），（ｃ）および（ｄ）
と他方のメモリブロック（ｅ），（ｆ），（ｇ）および
（ｈ）とを排他的に選択できるようにすればよい。この
ために、ロウアドレスの上位１ビットが“H"レベルのと
きはメモリブロック（ａ）〜（ｄ）を選択し、それが
“L"レベルの時はメモリブロック（ｅ）〜（ｈ）を選択
するようにプレデコーダ71の出力信号線を配線すればよ
い。この結果、４つのプレーンの一方のメモリブロック
が同時に活性化され、夫々物理的に離れた場所に配置さ
れたラインバッファから４ビットのデータを並列に取り
出すことができ、ラインバッファ間の相互緩衝による影
響をなくすことができ、高密度化にとって極めて有利で
ある。なお、各プレーン中非選択状態にある方のメモリ
ブロックにおいては電力消費がないため低消費電力化を
阻害することはない。

〔発明の効果〕

以上説明したように本発明によれば複雑な回路や設計変
更を伴なうことなくラインバッファの占有面積を小さく
することかできるという優れた効果が得られる。また、
デコーダ分割方式およびセルアレイ分割方式による利点
が損われることはない。とくに、本発明によれば、従来
１本のラインバッファのためにメモリセルアレイ中の10
ワード線分程度もの面積が必要であったのを、半減でき
るという効果はメモリの大容量化に大きく貢献できる要
因となりうる。また、種々の実施例で示したようにライ
ンバッファのみならず、センスアンプやシリアルポート
の共用化も可能となり更に大きな効果を得ることができ
る。

なお、本発明はメモリセルアレイ部をダイナミックメモ
リとしラインバッファをスタティックメモリとするのみ
ならず、両者をともにスタティックメモリにしたり、と
もにダイナミックメモリで構成するようにした場合にも
適用できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例のパターンレイアウト図、第
２図は第１図のプレーン１の内部回路ブロック図、第３
図は本発明の他の実施例のパターンレイアウト図、第４
図は第３図のプレーン１の内部回路ブロック図、第５図
は従来のデュアルポートメモリの基本ブロック図、第６
図は第５図のパターンレイアウト図、第７図は改良され
た従来のデュアルポートメモリのパターンレイアウト
図、第８図は第７図のプレーン１の内部回路ブロック
図、第９図は本発明の更に他の実施例のパターンレイア
ウト図である。 50……メモリセルアレイ、51……ロウデコーダ、52……
カラムデコーダ、53……センスアンプ群、54……ランダ
ムポート、55……ラインバッファ、56……シリアルポイ
ンタ、57……シリアルポート、80,81,20,21,40……転送
ゲート群、70……ロウアドレスレジスタ、71……プレデ
コーダ、82……制御回路、43……セルアレイ選択回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】それぞれ複数のメモリセルを有する第１及
   び第２のセルアレイと、それぞれ前記第１及び第２のセ
   ルアレイに接続された第１及び第２の選択部と、それぞ
   れ前記第１及び第２のセルアレイに接続された第１及び
   第２の増幅部と、前記第１及び第２のセルアレイに対し
   て共通に接続され、前記第１及び第２のセルアレイのう
   ち選択された一方からのデータを保持するための第１の
   データバッファと、 それぞれ複数のメモリセルを有する第３及び第４のセル
   アレイと、それぞれ前記第３及び第４のセルアレイに接
   続された第３及び第４の選択部と、それぞれ前記第３及
   び第４のセルアレイに接続された第３及び第４の増幅部
   と、前記第３及び第４のセルアレイに対して共通に接続
   され、前記第３及び第４のセルアレイのうち選択された
   一方からのデータを保持するための第２のデータバッフ
   ァと、 アドレス信号を供給される選択制御部であって、前記ア
   ドレス信号に応じて選択的に前記第１及び第３の選択部
   に対して第１の制御信号を出力して活性化し前記第１及
   び第３のセルアレイを選択させるとともに、前記第２及
   び第４の選択部を非活性化状態に維持して、前記第１及
   び第３のセルアレイと前記第１及び第２のデータバッフ
   ァとの間でそれぞれデータを転送させ、また選択的に前
   記第２及び第４の選択部に対して第２の制御信号を出力
   して活性化し前記第２及び第４のセルアレイを選択させ
   るとともに、前記第１及び第３の選択部を非活性化状態
   に維持して、前記第２及び第４のセルアレイと前記第１
   及び第２のデータバッファとの間でそれぞれデータを転
   送させる選択制御部と、 前記第１及び第２のデータバッファとの間でそれぞれデ
   ータ転送を行う第１及び第２の入出力回路とを有するこ
   とを特徴とする半導体メモリ。