JPH0760599B2 - デ−タ記憶回路 - Google Patents
デ−タ記憶回路Info
- Publication number
- JPH0760599B2 JPH0760599B2 JP61133894A JP13389486A JPH0760599B2 JP H0760599 B2 JPH0760599 B2 JP H0760599B2 JP 61133894 A JP61133894 A JP 61133894A JP 13389486 A JP13389486 A JP 13389486A JP H0760599 B2 JPH0760599 B2 JP H0760599B2
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- JP
- Japan
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- line
- transistor
- emitter
- row
- memory cell
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デイジタル信号データを記憶するデータ記憶
回路、特に例えば、デイジタル通信方式及びコンピュー
タに不可欠なランダム・アクセス・メモリ回路としての
データ記憶回路に関するものである。
回路、特に例えば、デイジタル通信方式及びコンピュー
タに不可欠なランダム・アクセス・メモリ回路としての
データ記憶回路に関するものである。
第３図は、従来のかかるデータ記憶回路の構成を示すブ
ロック図である。同図において１−a1,1−a2,1−a3,1−
b1〜１−c3はそれぞれ記憶回路を構成するメモリセルで
あり、２−1,2−2,2−３はそれぞれ書き込み回路、３−
1,3−2,3−３はそれぞれ読み出し回路、４−1,▲
▼,4−2,▲▼,4−3,▲▼はそれぞれビット
線、5+−a,5-−a,5+−b,5-−b,5+−c,5-−ｃはそれぞれ
ワード線、６−1,6−2,6−３はそれぞれ定電流源であ
る。
ロック図である。同図において１−a1,1−a2,1−a3,1−
b1〜１−c3はそれぞれ記憶回路を構成するメモリセルで
あり、２−1,2−2,2−３はそれぞれ書き込み回路、３−
1,3−2,3−３はそれぞれ読み出し回路、４−1,▲
▼,4−2,▲▼,4−3,▲▼はそれぞれビット
線、5+−a,5-−a,5+−b,5-−b,5+−c,5-−ｃはそれぞれ
ワード線、６−1,6−2,6−３はそれぞれ定電流源であ
る。
また、第４図は、第３図に示す従来のデータ記憶回路に
おける一つのメモリセル、例えば１−a1を改めて１とし
て示した回路図、第５図は同じく書き込み回路、例えば
２−１を改めて２として示した回路図、第６図は同じく
読み出し回路、例えば３−１を改めて３として示した回
路図、である。
おける一つのメモリセル、例えば１−a1を改めて１とし
て示した回路図、第５図は同じく書き込み回路、例えば
２−１を改めて２として示した回路図、第６図は同じく
読み出し回路、例えば３−１を改めて３として示した回
路図、である。
第３図、第４図、第５図、第６図を参照して、従来のデ
ータ記憶回路の動作を説明する。
ータ記憶回路の動作を説明する。
メモリセル１への書き込み動作は、まず、第５図の書き
込み回路２におけるDATA端子より書き込みデータが入力
され、▲▼端子が‘Ｌレベル’になることにより、
書き込み命令が入力される。
込み回路２におけるDATA端子より書き込みデータが入力
され、▲▼端子が‘Ｌレベル’になることにより、
書き込み命令が入力される。
その結果、書き込み回路２の働きにより、ビット線４及
びの電圧が、メモリセル１の状態を変化させるだけの
電圧となる。
びの電圧が、メモリセル１の状態を変化させるだけの
電圧となる。
書き込みを行なうメモリセルはワード線5+,5-の電圧の
差を大きくし、セルをアクテイブにすることによって選
択される。例えば第３図のワード線5+−b,5-−ｂの電圧
差を大きくすると、メモリセル１−b1,1−b2,1−b3が選
択されデータが書き込まれる。
差を大きくし、セルをアクテイブにすることによって選
択される。例えば第３図のワード線5+−b,5-−ｂの電圧
差を大きくすると、メモリセル１−b1,1−b2,1−b3が選
択されデータが書き込まれる。
このように、従来のデータ記憶回路では、ワード線によ
り行方向のある行のセルが選択される。
り行方向のある行のセルが選択される。
メモリセル１の読み出しは書き込みと同様に、あるワー
ド線5+,5-の電圧差を大きくすることにより、メモリセ
ルをアクテイブにし、さらに、第６図の読み出し回路３
の電圧VRを高くすることにより、そのセルの内容をビッ
ト線4,を通して読み取り、電圧レベルに変換し、読み
出し回路３中のData Outよりデータを出力する。この場
合、ワード線5+,5-はある行をすべて選択し、ワード単
位で出力する構成となっていた。
ド線5+,5-の電圧差を大きくすることにより、メモリセ
ルをアクテイブにし、さらに、第６図の読み出し回路３
の電圧VRを高くすることにより、そのセルの内容をビッ
ト線4,を通して読み取り、電圧レベルに変換し、読み
出し回路３中のData Outよりデータを出力する。この場
合、ワード線5+,5-はある行をすべて選択し、ワード単
位で出力する構成となっていた。
第７図に、本発明に関係する従来技術として、時分割交
換の際のデータ伝送フオーマットの変換例を示す。
換の際のデータ伝送フオーマットの変換例を示す。
第７図において、７−1,7−2,7−3,7−４はそれぞれデ
ータハイウェイ、８は直並列変換回路である。
ータハイウェイ、８は直並列変換回路である。
データハイウェイ上７−1,7−2,7−3,7−４では、１ワ
ードのデータ（第７図では例えばa1〜a4の４ビット）が
ハイウェイ上を直列に伝送されてくる。そして、記憶回
路上では、１ワードは並列に格納されるため、直並列変
換回路８により、直列に送られてきた各１ワードのデー
タをそれぞれ並列１ワードのデータに変換して、図示せ
ざる記憶回路に書き込む必要がある。
ードのデータ（第７図では例えばa1〜a4の４ビット）が
ハイウェイ上を直列に伝送されてくる。そして、記憶回
路上では、１ワードは並列に格納されるため、直並列変
換回路８により、直列に送られてきた各１ワードのデー
タをそれぞれ並列１ワードのデータに変換して、図示せ
ざる記憶回路に書き込む必要がある。
本発明は、このように、ハイウェイ上を直列に伝送され
てくるデータをフオーマット変換を行なわずにデータ記
憶回路に書き込み可能にすること、を解決すべき問題点
としている。従って本発明は、かかる書き込みを可能と
するデータ記憶回路を提供することを目的とする。
てくるデータをフオーマット変換を行なわずにデータ記
憶回路に書き込み可能にすること、を解決すべき問題点
としている。従って本発明は、かかる書き込みを可能と
するデータ記憶回路を提供することを目的とする。
マトリクス状に配列された複数のメモリセルにおいて、
その各セルをワード線２組とビット線２組を接続できる
構成とし、前記マトリクス配列の複数のメモリの行方向
に第１のワード線を、列方向に第１のビット線を、それ
ぞれ配設すると共に、前記行方向に第２のビット線を、
前記列方向に第２のワード線を、それぞれ配設した。
その各セルをワード線２組とビット線２組を接続できる
構成とし、前記マトリクス配列の複数のメモリの行方向
に第１のワード線を、列方向に第１のビット線を、それ
ぞれ配設すると共に、前記行方向に第２のビット線を、
前記列方向に第２のワード線を、それぞれ配設した。
前記ワード線およびビット線による前記メモリセルへの
データの書き込み、読み出しに際して、前記第１のワー
ド線、ビット線と第２のワード線、ビット線を使い分け
ることにより、前記マトリクス配列におけるメモリセル
のワード構成を、行方向にも、列方向にもとり得るよう
する。
データの書き込み、読み出しに際して、前記第１のワー
ド線、ビット線と第２のワード線、ビット線を使い分け
ることにより、前記マトリクス配列におけるメモリセル
のワード構成を、行方向にも、列方向にもとり得るよう
する。
次に図を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。同図において、１−a1,1−a2,1−a3,1−b1〜１−c3
はそれぞれメモリセル、２−1,2−2,2−３はそれぞれ書
き込み回路、３−a,3−b,3−ｃはそれぞれ読み出し回
路、4R−a,▲▼,4R−b,▲▼,4R−c,▲
▼,4W−1,▲▼,4W−2,▲▼,4
W−3,▲▼はそれぞれビット線であり、4R−a,
▲▼〜4R−c,▲▼のビット線は、行方
向に配設され、行方向のメモリセル、例えばメモリセル
１−a1,1−a2,1−a3に共通に結線されており、また、ビ
ット線4W−1,▲▼〜4W−3,▲▼は列方
向に配設され、列方向のメモリセル、例えばメモリセル
１−a1,1−b1,1−c1に共通に結線されている。
る。同図において、１−a1,1−a2,1−a3,1−b1〜１−c3
はそれぞれメモリセル、２−1,2−2,2−３はそれぞれ書
き込み回路、３−a,3−b,3−ｃはそれぞれ読み出し回
路、4R−a,▲▼,4R−b,▲▼,4R−c,▲
▼,4W−1,▲▼,4W−2,▲▼,4
W−3,▲▼はそれぞれビット線であり、4R−a,
▲▼〜4R−c,▲▼のビット線は、行方
向に配設され、行方向のメモリセル、例えばメモリセル
１−a1,1−a2,1−a3に共通に結線されており、また、ビ
ット線4W−1,▲▼〜4W−3,▲▼は列方
向に配設され、列方向のメモリセル、例えばメモリセル
１−a1,1−b1,1−c1に共通に結線されている。
5+R−1,5-R−1,5+R−2,5-R−2,5+R−3,5-R−3,5+W−a,5
-W−a,5+W−b,5-W−b,5+W−c,5-W−ｃはワード線であ
り、5+R−1,5-R−１〜5+R−3,5-R−３のワード線は列方
向に配設され、列方向のメモリセル、例えば、メモリセ
ル１−a1,1−b1,1−c1に共通に結線されている。
-W−a,5+W−b,5-W−b,5+W−c,5-W−ｃはワード線であ
り、5+R−1,5-R−１〜5+R−3,5-R−３のワード線は列方
向に配設され、列方向のメモリセル、例えば、メモリセ
ル１−a1,1−b1,1−c1に共通に結線されている。
また、ワード線、5+W−a,5-W−ａ〜5+W−c,5-W−ｃは行
方向に配設され、行方向のメモリセル、例えばメモリセ
ル１−a1,1−a2,1−a3に共通に結線されている。６−a,
6−b,6−ｃはそれぞれ定電流源である。
方向に配設され、行方向のメモリセル、例えばメモリセ
ル１−a1,1−a2,1−a3に共通に結線されている。６−a,
6−b,6−ｃはそれぞれ定電流源である。
第１図に示した実施例は、書き込みを行方向、読み出し
を列方向に行なう場合の実施例である。
を列方向に行なう場合の実施例である。
第２図は、第１図におけるメモリセル例えば１−a1を改
めて１として示した回路図である。
めて１として示した回路図である。
第２図に示したメモリセル１は、第４図に示した従来の
メモリセルと異なり、一つのセルにおいて、ワード線２
組（5+R,5-Rと5+W,5-W）とビット線２組（4R,▲▼
と4W,▲▼）を接続できる構成になっていることが
認められるであろう。
メモリセルと異なり、一つのセルにおいて、ワード線２
組（5+R,5-Rと5+W,5-W）とビット線２組（4R,▲▼
と4W,▲▼）を接続できる構成になっていることが
認められるであろう。
次に第１図、第２図及び先にも参照した第５図、第６図
を参照して、本発明の一実施例の回路動作を説明する。
を参照して、本発明の一実施例の回路動作を説明する。
書き込みは、第５図に示した様な書き込み回路２を用い
て縦方向（列方向）に配設された書き込み用のビット線
4W,▲▼を用いてセルにデータを送る。メモリセル
１は、書き込み用のワード線5+W,5-Wによって、行方向
に選択される。例えば、5+W−a,5-W−ａのワード線の電
圧差を大きくすることにより、１−a1,1−a2,1−a3の行
方向の三つのセルが選択され、それぞれ２−1,2−2,2−
３の書き込み回路の内容がビット線4W−1,▲▼
〜4W−3,▲▼を通して書き込まれる。
て縦方向（列方向）に配設された書き込み用のビット線
4W,▲▼を用いてセルにデータを送る。メモリセル
１は、書き込み用のワード線5+W,5-Wによって、行方向
に選択される。例えば、5+W−a,5-W−ａのワード線の電
圧差を大きくすることにより、１−a1,1−a2,1−a3の行
方向の三つのセルが選択され、それぞれ２−1,2−2,2−
３の書き込み回路の内容がビット線4W−1,▲▼
〜4W−3,▲▼を通して書き込まれる。
一方、読み出し動作は読み出し用のワード線5+R,5-Rに
電位をあたえ、読み出し用のビット線4R,▲▼を通
してデータを読み出し、第６図に示す読み出し回路３に
よりデータを読み出す。例えば5+R−1,5-R−１に電圧を
与えることによりメモリセル１−a1,1−b1,1−c1の列方
向三つのセルがアクテイブとなり、それぞれ、4R−a,▲
▼ａ〜4R−c,▲▼を通して、読み出し回
路３−a,3−b,3−ｃによりデータを読み出す。
電位をあたえ、読み出し用のビット線4R,▲▼を通
してデータを読み出し、第６図に示す読み出し回路３に
よりデータを読み出す。例えば5+R−1,5-R−１に電圧を
与えることによりメモリセル１−a1,1−b1,1−c1の列方
向三つのセルがアクテイブとなり、それぞれ、4R−a,▲
▼ａ〜4R−c,▲▼を通して、読み出し回
路３−a,3−b,3−ｃによりデータを読み出す。
このような構成になっているから、書き込みデータは列
方向を１ワードとして並列に書き込め、読み出しは行方
向を１ワードとして並列に読み出すことができる。その
ため、その効果として、書き込み、読み出しのフオーマ
ット変換を、そのための特別な変換回路を必要としない
で行うことのできる記憶回路を提供できる。
方向を１ワードとして並列に書き込め、読み出しは行方
向を１ワードとして並列に読み出すことができる。その
ため、その効果として、書き込み、読み出しのフオーマ
ット変換を、そのための特別な変換回路を必要としない
で行うことのできる記憶回路を提供できる。
また、このような構成を実現するため、第２図に示した
メモリセル１には、先にも述べたようにワード線を２
組、ビット線を２組をとれるように、例えばダイオード
とマルチエミッタ・トランジスタを図示の如く有してい
る。
メモリセル１には、先にも述べたようにワード線を２
組、ビット線を２組をとれるように、例えばダイオード
とマルチエミッタ・トランジスタを図示の如く有してい
る。
以上説明したように、本発明によるデータ記憶回路は、
書き込み動作は行単位に、読み出し動作は列単位に、そ
れぞれ行なうことができるように、ワード線、ビット線
を書き込み用、読み出し用それぞれ独立に設けてあり、
書き込み用ワード線は行方向のセルを選択し、また読み
出し用ワード線は列方向のセルを選択するように配設し
てあるため、例えば、時分割交換機のバッファメモリと
してこのデータ記憶回路を用いると、フオーマット変換
のための特別な変換回路が不要になるという利点があ
り、またこの特徴を生かすと、直並列／並直列変換回路
をデータ記憶回路だけで実現することができる。
書き込み動作は行単位に、読み出し動作は列単位に、そ
れぞれ行なうことができるように、ワード線、ビット線
を書き込み用、読み出し用それぞれ独立に設けてあり、
書き込み用ワード線は行方向のセルを選択し、また読み
出し用ワード線は列方向のセルを選択するように配設し
てあるため、例えば、時分割交換機のバッファメモリと
してこのデータ記憶回路を用いると、フオーマット変換
のための特別な変換回路が不要になるという利点があ
り、またこの特徴を生かすと、直並列／並直列変換回路
をデータ記憶回路だけで実現することができる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図におけるメモリセルの構成例を示す回路
図、第３図は従来のデータ記憶回路の構成を示すブロッ
ク図、第４図は第３図における従来のメモリセルの構成
を示す回路図、第５図は書き込み回路の構成を示す回路
図、第６図は読み出し回路の構成を示す回路図、第７図
は本発明に関係する従来技術として時分割交換機のフオ
ーマット変換例を示した説明図、である。 符号の説明 １……メモリセル、２……書き込み回路、３……読み出
し回路、４……ビット線、５……ワード線、６……定電
流源、７……データハイウェイ、８……直並列変換回
路。
２図は第１図におけるメモリセルの構成例を示す回路
図、第３図は従来のデータ記憶回路の構成を示すブロッ
ク図、第４図は第３図における従来のメモリセルの構成
を示す回路図、第５図は書き込み回路の構成を示す回路
図、第６図は読み出し回路の構成を示す回路図、第７図
は本発明に関係する従来技術として時分割交換機のフオ
ーマット変換例を示した説明図、である。 符号の説明 １……メモリセル、２……書き込み回路、３……読み出
し回路、４……ビット線、５……ワード線、６……定電
流源、７……データハイウェイ、８……直並列変換回
路。
Claims (1)
- 【請求項１】二次元マトリクス状に配列された複数のメ
モリセルから成る記憶回路であって、前記各メモリセル
は、 ベースとコレクタが交叉接続され、マルチエミッタの中
の第１のエミッタが共通接続されたバイポーラのマルチ
エミッタトランジスタ対から成り、かつ トランジスタ対の一方のトランジスタのコレクタにイン
ピーダンス素子及び第１のダイオードを介して接続され
た第１の線、及び共通接続された前記第１のエミッタに
第２のダイオードを介して接続された第２の線、により
構成される書き込み用のワード線と、 トランジスタ対の他方のトランジスタのコレクタにイン
ピーダンス素子及び第３のダイオードを介して接続され
た第３の線、及び共通接続された前記第１のエミッタに
第４のダイオードを介して接続された第４の線、により
構成される読み出し用のワード線と、 トランジスタ対の一方のトランジスタのマルチエミッタ
の中の第２のエミッタに接続された第５の線、及び他方
のトランジスタのマルチエミッタの中の第２のエミッタ
に接続された第６の線、により構成される書き込み用の
ビット線と、 トランジスタ対の一方のトランジスタのマルチエミッタ
の中の第３のエミッタに接続された第７の線、及び他方
のトランジスタのマルチエミッタの中の第３のエミッタ
に接続された第８の線、により構成される読み出し用の
ビット線と、 を有し、 前記二次元マトリクス状に配列された複数メモリセルの
行（又は列）方向にそれぞれのメモリセルの書き込み用
のワード線を、列（又は行）方向にそれぞれのメモリセ
ルの書き込み用のビット線を、それぞれ配設して直列接
続することにより、列（又は行）方向に並列にそれぞれ
のメモリセルに信号の書き込みを行い、列（又は行）方
向にそれぞれのメモリセルの読み出し用のワード線を、
行（又は列）方向にそれぞれのメモリセルの読み出し用
のビット線を、それぞれ配設して直列接続することによ
り、行（又は列）方向に並列にそれぞれのメモリセルか
ら信号の読み出しを行うことを特徴とするデータ記憶回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133894A JPH0760599B2 (ja) | 1986-06-11 | 1986-06-11 | デ−タ記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133894A JPH0760599B2 (ja) | 1986-06-11 | 1986-06-11 | デ−タ記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62291787A JPS62291787A (ja) | 1987-12-18 |
| JPH0760599B2 true JPH0760599B2 (ja) | 1995-06-28 |
Family
ID=15115590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133894A Expired - Lifetime JPH0760599B2 (ja) | 1986-06-11 | 1986-06-11 | デ−タ記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760599B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
| JPS5948892A (ja) * | 1982-09-14 | 1984-03-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1986
- 1986-06-11 JP JP61133894A patent/JPH0760599B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62291787A (ja) | 1987-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |