JPH0760858B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0760858B2 JPH0760858B2 JP59226294A JP22629484A JPH0760858B2 JP H0760858 B2 JPH0760858 B2 JP H0760858B2 JP 59226294 A JP59226294 A JP 59226294A JP 22629484 A JP22629484 A JP 22629484A JP H0760858 B2 JPH0760858 B2 JP H0760858B2
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- memory cell
- line
- capacitor
- wiring
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模集積回路化された半導体メモリ装置に
関し、特にダイナミック・ランダム・アクセス・メモリ
（以下ダイナミックRAMと称する）に関するものであ
る。
関し、特にダイナミック・ランダム・アクセス・メモリ
（以下ダイナミックRAMと称する）に関するものであ
る。
〔従来の技術〕 まず一般的なダイナミックRAMの配置について、第２図
を参照しながら説明する。図において、（MCA）はメモ
リセルアレイ、（WL）はワード線、（BL）はビット線、
（SA）はセンスアンプであり、ワード線（WL）及びビッ
ト線（BL）はメモリ容量に応じてメモリセルアレイ（MC
A）内に複数本設けられるが、ここでは各々１本のみ図
示している。
を参照しながら説明する。図において、（MCA）はメモ
リセルアレイ、（WL）はワード線、（BL）はビット線、
（SA）はセンスアンプであり、ワード線（WL）及びビッ
ト線（BL）はメモリ容量に応じてメモリセルアレイ（MC
A）内に複数本設けられるが、ここでは各々１本のみ図
示している。
次に第２図のメモリセルアレイ（MCA）内に配置される
メモリセルの構成について、例えば特開昭57−58295号
公報に示されたメモリセルの構成を示す第３図を参照し
ながら説明する。図において、（１）は拡散層、（２）
は第１ポリシリコン層により形成されたセルプレート、
（３）は第２ポリシリコン層により形成されたトランス
ファゲート、（BL）はアルミニウムにより形成されたビ
ット線、（Ｃ）は拡散層とビット線とを接続するコンタ
クトである。ここで拡散層（１）とセルプレート（２）
によってメモリセルのコンデンサが形成されている。ま
た、トランスファゲート（３）はそのまま第２図のワー
ド線を兼ねている。
メモリセルの構成について、例えば特開昭57−58295号
公報に示されたメモリセルの構成を示す第３図を参照し
ながら説明する。図において、（１）は拡散層、（２）
は第１ポリシリコン層により形成されたセルプレート、
（３）は第２ポリシリコン層により形成されたトランス
ファゲート、（BL）はアルミニウムにより形成されたビ
ット線、（Ｃ）は拡散層とビット線とを接続するコンタ
クトである。ここで拡散層（１）とセルプレート（２）
によってメモリセルのコンデンサが形成されている。ま
た、トランスファゲート（３）はそのまま第２図のワー
ド線を兼ねている。
第２図のメモリセルアレイ（MCA）内には第３図に示し
たメモリセルが配置されているが、例えば第２図のa,b,
c,dで囲まれるメモリセルアレイ（MCA）の端の部分につ
いてビット線（BL）とコンタクト（Ｃ）及びメモリセル
アレイ（MCA）の外側のアルミ配線について従来のもの
の配置を示した図が第４図である。図において、（BL
1），▲▼及び（BL2）はビット線であり、
（C11a），（C11b），…，（C21b）は拡散層とビット線
とを接続するコンタクトである。また（４）は第２図の
メモリセルアレイ（MCA）の端の部分で第３図のセルプ
レート（２）を短絡するアルミ配線であり、（C4a）〜
（C4c）はセルプレート（２）とアルミ配線（４）とを
接続するコンタクトである。
たメモリセルが配置されているが、例えば第２図のa,b,
c,dで囲まれるメモリセルアレイ（MCA）の端の部分につ
いてビット線（BL）とコンタクト（Ｃ）及びメモリセル
アレイ（MCA）の外側のアルミ配線について従来のもの
の配置を示した図が第４図である。図において、（BL
1），▲▼及び（BL2）はビット線であり、
（C11a），（C11b），…，（C21b）は拡散層とビット線
とを接続するコンタクトである。また（４）は第２図の
メモリセルアレイ（MCA）の端の部分で第３図のセルプ
レート（２）を短絡するアルミ配線であり、（C4a）〜
（C4c）はセルプレート（２）とアルミ配線（４）とを
接続するコンタクトである。
従来のダイナミックRAMでは第４図に示すように隣り合
うビット線同志の間隔d2及びビット線とビット線のコン
タクト部との間隔d1は各ビット線毎に等しくなるように
配置されるが、メモリセルアレイ（MCA）内の最も外側
のビット線（BL1）と更にその外側に配置されたアルミ
配線（４）との間隔d4及びd3は、ビット線同志の間隔d2
及びd1とは異なるように配置されている。この第４図で
はd3及びd4がd1及びd2より各々小さい場合を示してい
る。
うビット線同志の間隔d2及びビット線とビット線のコン
タクト部との間隔d1は各ビット線毎に等しくなるように
配置されるが、メモリセルアレイ（MCA）内の最も外側
のビット線（BL1）と更にその外側に配置されたアルミ
配線（４）との間隔d4及びd3は、ビット線同志の間隔d2
及びd1とは異なるように配置されている。この第４図で
はd3及びd4がd1及びd2より各々小さい場合を示してい
る。
第２図に示すようにメモリセルアレイ（MCA）の外側に
はセンスアンプ（SA）が配置されているが、そのビット
線とセンスアンプ（SA）との接続を示したものが第５図
である。図では、メモリセルアレイ（MCA）内の最も外
側のビット線（BL1）とその隣りのビット線▲
▼について示している。図において、絶縁ゲート電界
効果トランジスタ（以下FETと称す）（QS1）及び（QS
2）はセンスアンプを構成するFETであり、該FET（QS1）
及び（QS2）のドレインには各々ビット線（BL1）及び▲
▼が接続され、ゲートには各々ビット線▲
▼及び（BL1）が接続され、さらにソースには
共通にセンスアンプ活性化信号（Ｓ）が接続されてい
る。なお、以下図においてFETはＮチャンネルFETである
とする。
はセンスアンプ（SA）が配置されているが、そのビット
線とセンスアンプ（SA）との接続を示したものが第５図
である。図では、メモリセルアレイ（MCA）内の最も外
側のビット線（BL1）とその隣りのビット線▲
▼について示している。図において、絶縁ゲート電界
効果トランジスタ（以下FETと称す）（QS1）及び（QS
2）はセンスアンプを構成するFETであり、該FET（QS1）
及び（QS2）のドレインには各々ビット線（BL1）及び▲
▼が接続され、ゲートには各々ビット線▲
▼及び（BL1）が接続され、さらにソースには
共通にセンスアンプ活性化信号（Ｓ）が接続されてい
る。なお、以下図においてFETはＮチャンネルFETである
とする。
（WL1）及び（WL2）はワード線であり、（DWL1）及び
（DWL2）はダミーワード線である。（QC1），（QC2）及
び（CC1），（CC2）はメモリセルを構成するFET及びコ
ンデンサであり、（QD1），（QD2）及び（CD1），（CD
2）はダミーセルを構成するFET及びコンデンサである。
また、（QR1）及び（QR2）はダミーセル放電用FETであ
り、各々のゲートにはダミーセルリセット信号（RST）
が接続されている。
（DWL2）はダミーワード線である。（QC1），（QC2）及
び（CC1），（CC2）はメモリセルを構成するFET及びコ
ンデンサであり、（QD1），（QD2）及び（CD1），（CD
2）はダミーセルを構成するFET及びコンデンサである。
また、（QR1）及び（QR2）はダミーセル放電用FETであ
り、各々のゲートにはダミーセルリセット信号（RST）
が接続されている。
ビット線（BL1）及び▲▼には接地電位に対
する浮遊容量（CS10）及び（CS20）とビット線（BL
1），▲▼相互間の線間容量（CS12）が電気
的に接続され、更にビット線（BL1）には外側のアルミ
配線（４）に対する線間容量（CS14）が接続され、ビッ
ト線▲▼には隣りのビット線（BL2）との線
間容量（CS23）が接続される。なお第４図に示すよう
に、ビット線（BL1）及び▲▼の側辺形状は
ほぼ同一であるので浮遊容量（CS10）と（CS20）とはほ
ぼ同じ値である。一方、ビット線同志の間隔d1及びd2と
メモリセル内の最も外側のビット線（BL1）と更にその
外側のアルミ配線（４）との間隔d3及びd4とは異なるた
め、線間容量（CS23）と（CS14）とは同一ではなく、CS
23＜CS14なる関係を有する。従って、ビット線（BL1）
に接続される全容量は、ビット線▲▼に接続
される全容量よりも大きくなっている。
する浮遊容量（CS10）及び（CS20）とビット線（BL
1），▲▼相互間の線間容量（CS12）が電気
的に接続され、更にビット線（BL1）には外側のアルミ
配線（４）に対する線間容量（CS14）が接続され、ビッ
ト線▲▼には隣りのビット線（BL2）との線
間容量（CS23）が接続される。なお第４図に示すよう
に、ビット線（BL1）及び▲▼の側辺形状は
ほぼ同一であるので浮遊容量（CS10）と（CS20）とはほ
ぼ同じ値である。一方、ビット線同志の間隔d1及びd2と
メモリセル内の最も外側のビット線（BL1）と更にその
外側のアルミ配線（４）との間隔d3及びd4とは異なるた
め、線間容量（CS23）と（CS14）とは同一ではなく、CS
23＜CS14なる関係を有する。従って、ビット線（BL1）
に接続される全容量は、ビット線▲▼に接続
される全容量よりも大きくなっている。
次にビット線及びその外側のアルミ配線が上記のように
配置されたダイナミックRAMの動作を第５図のメモリセ
ルのコンデンサ（CC1）の記憶内容を読み出す場合につ
いて、第５図及びビット線の動作波形図である第６図を
参照しながら説明する。
配置されたダイナミックRAMの動作を第５図のメモリセ
ルのコンデンサ（CC1）の記憶内容を読み出す場合につ
いて、第５図及びビット線の動作波形図である第６図を
参照しながら説明する。
ここではまず、コンデンサ（CC1）の記憶内容が“1"で
あるとする。最初にダミーセルリセット信号（RST）が
“H"になり、FET（QR1）及び（QR2）がオンしてコンデ
ンサ（CD1）及び（CD2）が放電される。また、ビット線
（BL1）及び▲▼は図示しないプリチャージ
手段により“H"レベルにプリチャージされる。次にダミ
ーセルリセット信号（RST）が“L"になった後、時刻t0
においてワード線（WL1）及びダミーワード線（DML2）
が“H"になりFET（QC1）及び（QD2）がオンしてビット
線（BL1）とコンデンサ（CC1），ビット線▲
▼とコンデンサ（CD2）とが接続される。この動作によ
りビット線（BL1）に接続された浮遊容量（CS10），線
間容量（CS14）及び（CS12）に蓄えられた電荷とコンデ
ンサ（CC1）に蓄えられた電荷とが平均化され、同時
に、ビット線▲▼に接続された浮遊容量（CS
20），線間容量（CS23）及び（CS12）に蓄えられた電荷
とコンデンサ（CD2）に蓄えられた電荷とが平均化され
る。
あるとする。最初にダミーセルリセット信号（RST）が
“H"になり、FET（QR1）及び（QR2）がオンしてコンデ
ンサ（CD1）及び（CD2）が放電される。また、ビット線
（BL1）及び▲▼は図示しないプリチャージ
手段により“H"レベルにプリチャージされる。次にダミ
ーセルリセット信号（RST）が“L"になった後、時刻t0
においてワード線（WL1）及びダミーワード線（DML2）
が“H"になりFET（QC1）及び（QD2）がオンしてビット
線（BL1）とコンデンサ（CC1），ビット線▲
▼とコンデンサ（CD2）とが接続される。この動作によ
りビット線（BL1）に接続された浮遊容量（CS10），線
間容量（CS14）及び（CS12）に蓄えられた電荷とコンデ
ンサ（CC1）に蓄えられた電荷とが平均化され、同時
に、ビット線▲▼に接続された浮遊容量（CS
20），線間容量（CS23）及び（CS12）に蓄えられた電荷
とコンデンサ（CD2）に蓄えられた電荷とが平均化され
る。
ここで、メモリセルのコンデンサ（CC1）の容量はダミ
ーセルのコンデンサ（CD2）よりも大きく作られてお
り、かつメモリセルのコンデンサ（CC1）の記憶内容が
“1",ダミーセルのコンデンサ（CD2）は放電されて“0"
と同様の状態であるので、ビット線（BL1）の電位はビ
ット線▲▼の電位よりも高くなる。このと
き、上記のようにビット線（BL1）に接続された全容量
はビット線▲▼に接続された全容量よりも大
きいため、“H"レベルにプリチャージされたビット線
（BL1）の電位は変動を受けにくい。
ーセルのコンデンサ（CD2）よりも大きく作られてお
り、かつメモリセルのコンデンサ（CC1）の記憶内容が
“1",ダミーセルのコンデンサ（CD2）は放電されて“0"
と同様の状態であるので、ビット線（BL1）の電位はビ
ット線▲▼の電位よりも高くなる。このと
き、上記のようにビット線（BL1）に接続された全容量
はビット線▲▼に接続された全容量よりも大
きいため、“H"レベルにプリチャージされたビット線
（BL1）の電位は変動を受けにくい。
次に時刻t1でセンスアンプ駆動信号（Ｓ）が“L"になり
センスアンプが活性化されると、このとき上記のよう
に、ビット線（BL1）、即ちFET（QS2）のゲート電位は
ビット線▲▼、即ちFET（QS1）のゲート電位
よりも高いためFET（QS2）はオン,FET（QS1）はオフし
て第６図（ａ）に示すようにビット線▲▼の
電位は更に低くなり、その結果、ビット線（BL1）にメ
モリセルのコンデンサ（CC1）の記憶内容“1"が読み出
される。
センスアンプが活性化されると、このとき上記のよう
に、ビット線（BL1）、即ちFET（QS2）のゲート電位は
ビット線▲▼、即ちFET（QS1）のゲート電位
よりも高いためFET（QS2）はオン,FET（QS1）はオフし
て第６図（ａ）に示すようにビット線▲▼の
電位は更に低くなり、その結果、ビット線（BL1）にメ
モリセルのコンデンサ（CC1）の記憶内容“1"が読み出
される。
次にメモリセルのコンデンサ（CC1）の記憶内容が“0"
である場合の読み出し動作について説明する。この場合
のダミーセルのコンデンサの放電，ビット線のプリチャ
ージ，ワード線及びダミーワード線が“H"になる動作は
上記の場合と同様に行われる。
である場合の読み出し動作について説明する。この場合
のダミーセルのコンデンサの放電，ビット線のプリチャ
ージ，ワード線及びダミーワード線が“H"になる動作は
上記の場合と同様に行われる。
今、ビット線（BL1）とコンデンサ（CC1）とが接続さ
れ、ビット線▲▼とコンデンサ（CD2）とが
接続されると、コンデンサ（CC1）の記憶内容は“0"で
あり、また、コンデンサ（CD2）も放電されて“0"と同
様の状態であるので、ビット線（BL1）及びビット線▲
▼の電位は共に低くなる。このとき、コンデ
ンサ（CC1）の容量はコンデンサ（CD2）の容量に比べ大
きく作られているが、上記のようにビット線（BL1）に
接続された線間容量（CS14）とビット線▲▼
に接続された線間容量（CS23）との間にはCS14＞CS23な
る関係があり、この差が大きい場合には第６図（ｂ）に
示すようにビット線（BL1）の電位がビット線▲
▼の電位よりも高くなってしまう。従ってFET（QS
2）がオン,FET（QS1）がオフしてしまうために、ビット
線（BL1）の電位は第６図（ｂ）の破線のようにはなら
ず、逆にビット線▲▼の電位が更に低くな
り、その結果、ビット線（BL1）には“1"が読み出され
てしまい、読み出しエラーがおこる。
れ、ビット線▲▼とコンデンサ（CD2）とが
接続されると、コンデンサ（CC1）の記憶内容は“0"で
あり、また、コンデンサ（CD2）も放電されて“0"と同
様の状態であるので、ビット線（BL1）及びビット線▲
▼の電位は共に低くなる。このとき、コンデ
ンサ（CC1）の容量はコンデンサ（CD2）の容量に比べ大
きく作られているが、上記のようにビット線（BL1）に
接続された線間容量（CS14）とビット線▲▼
に接続された線間容量（CS23）との間にはCS14＞CS23な
る関係があり、この差が大きい場合には第６図（ｂ）に
示すようにビット線（BL1）の電位がビット線▲
▼の電位よりも高くなってしまう。従ってFET（QS
2）がオン,FET（QS1）がオフしてしまうために、ビット
線（BL1）の電位は第６図（ｂ）の破線のようにはなら
ず、逆にビット線▲▼の電位が更に低くな
り、その結果、ビット線（BL1）には“1"が読み出され
てしまい、読み出しエラーがおこる。
従来の半導体メモリ装置は以上のように構成されてお
り、上記のようにビット線相互の配置が対称であって
も、メモリセルアレイ内の最も外側のビット線とさらに
その外側のアルミ配線との間隔がビット線同志の間隔と
異なるので、ビット線に接続される線間容量が両者で異
なるために読み出しエラーがおこる。
り、上記のようにビット線相互の配置が対称であって
も、メモリセルアレイ内の最も外側のビット線とさらに
その外側のアルミ配線との間隔がビット線同志の間隔と
異なるので、ビット線に接続される線間容量が両者で異
なるために読み出しエラーがおこる。
特に、メモリセルアレイ内の最も外側のビット線と更に
その外側のアルミ配線との距離がメモリセルアレイ内の
ビット線同志の距離よりも小さい場合にはメモリセルア
レイ内の最も外側のビット線に接続されたメモリセルの
コンデンサに“0"が記憶されている場合に読み出しエラ
ーが発生し易く、また上記の場合とは逆に、メモリセル
アレイ内の最も外側のビット線と更にその外側のアルミ
配線との距離がメモリセルアレイ内のビット線同志の距
離よりも大きい場合には、メモリセルアレイ内の最も外
側のビット線に接続される線間容量が他のビット線に接
続される線間容量よりも小さくなり、メモリセルアレイ
内の最も外側のビット線に接続されたメモリセルのコン
デンサに“1"が記憶されている場合に読み出しエラーが
発生し易いという問題があった。
その外側のアルミ配線との距離がメモリセルアレイ内の
ビット線同志の距離よりも小さい場合にはメモリセルア
レイ内の最も外側のビット線に接続されたメモリセルの
コンデンサに“0"が記憶されている場合に読み出しエラ
ーが発生し易く、また上記の場合とは逆に、メモリセル
アレイ内の最も外側のビット線と更にその外側のアルミ
配線との距離がメモリセルアレイ内のビット線同志の距
離よりも大きい場合には、メモリセルアレイ内の最も外
側のビット線に接続される線間容量が他のビット線に接
続される線間容量よりも小さくなり、メモリセルアレイ
内の最も外側のビット線に接続されたメモリセルのコン
デンサに“1"が記憶されている場合に読み出しエラーが
発生し易いという問題があった。
しかも半導体メモリの集積度が上がりビット線同志の間
隔が狭くなると、例えば昭58年度電子通信学会総合全国
大会 講演論文番号552に示すように、各ビット線の線
間容量が問題となる。即ち、集積度の向上に伴ってビッ
ト線間隔が狭くなってくると全ビット線容量に対する線
間容量の割合も増加するが、このとき上記のように線間
容量にアンバランスがあると、ダイナミックRAMの読み
出し動作が正常に行われなくなる。
隔が狭くなると、例えば昭58年度電子通信学会総合全国
大会 講演論文番号552に示すように、各ビット線の線
間容量が問題となる。即ち、集積度の向上に伴ってビッ
ト線間隔が狭くなってくると全ビット線容量に対する線
間容量の割合も増加するが、このとき上記のように線間
容量にアンバランスがあると、ダイナミックRAMの読み
出し動作が正常に行われなくなる。
本発明はかかる問題点に鑑みてなされたもので、メモリ
セルアレイ内の最も外側のビット線に接続されたメモリ
セルの内容を読み出す場合にも読み出しエラーが発生し
ない半導体メモリ装置を提供することを目的とする。
セルアレイ内の最も外側のビット線に接続されたメモリ
セルの内容を読み出す場合にも読み出しエラーが発生し
ない半導体メモリ装置を提供することを目的とする。
本発明に係る半導体メモリ装置は、複数のメモリセルお
よび相互に並行に配列されたビット線を有するメモリセ
ルアレイと、このメモリセルアレイの最も外側に配置さ
れた前記ビット線の近傍にこのビット線と平行に配設さ
れ、メモリ動作上必要な電位を伝達する配線とを備えた
ものにおいて前記配線と最も外側の前記ビット線との距
離をビット線の対応部分同士の距離とほぼ等しくするよ
うにしたものである。
よび相互に並行に配列されたビット線を有するメモリセ
ルアレイと、このメモリセルアレイの最も外側に配置さ
れた前記ビット線の近傍にこのビット線と平行に配設さ
れ、メモリ動作上必要な電位を伝達する配線とを備えた
ものにおいて前記配線と最も外側の前記ビット線との距
離をビット線の対応部分同士の距離とほぼ等しくするよ
うにしたものである。
この発明においては、上述のように構成したことによ
り、メモリセルアレイの最も外側に配置されたビット線
に付随する容量と、その他のビット線に付随する容量と
をほぼ等しくすることができ、前記メモリセルアレイ内
の最も外側のビット線に接続されたメモリセルの内容を
読み出す際のエラーの発生を抑制できる。
り、メモリセルアレイの最も外側に配置されたビット線
に付随する容量と、その他のビット線に付随する容量と
をほぼ等しくすることができ、前記メモリセルアレイ内
の最も外側のビット線に接続されたメモリセルの内容を
読み出す際のエラーの発生を抑制できる。
以下、本発明の実施例を図について説明する。第１図は
本発明の一実施例による半導体メモリ装置を示す平面図
である。同図は従来例の第４図に対応するものであり、
第２図のように配置されたダイナミックRAMのメモリセ
ルアレイ（MCA）内に第３図に示すメモリセルが配置さ
れた場合の第２図のa,b,c,dで囲まれた部分、即ちメモ
リセルアレイ（MCA）の端の部分を示している。
本発明の一実施例による半導体メモリ装置を示す平面図
である。同図は従来例の第４図に対応するものであり、
第２図のように配置されたダイナミックRAMのメモリセ
ルアレイ（MCA）内に第３図に示すメモリセルが配置さ
れた場合の第２図のa,b,c,dで囲まれた部分、即ちメモ
リセルアレイ（MCA）の端の部分を示している。
第１図において、（BL1），▲▼及び（BL2）
はビット線であり、（C11a），（C11b）〜（C21b）は拡
散層とビット線とを接続するコンタクトである。（４）
は第２図のメモリセルアレイ（MCA）の外側の部分で第
３図のセルプレート（２）を短絡するアルミ配線であ
り、（C4a）〜（C4c）はセルプレート（２）とアルミ配
線（４）とを接続するコンタクトである。また、隣り合
うビット線同志の間隔d1及びd2は各ビット線に対して等
しく、同時にメモリセルアレイ（MCA）内の最も外側の
ビット線（BL1）と更にその外側に配置されたアルミ配
線（４）との間隔もd1及びd2になるように配置されてい
る。
はビット線であり、（C11a），（C11b）〜（C21b）は拡
散層とビット線とを接続するコンタクトである。（４）
は第２図のメモリセルアレイ（MCA）の外側の部分で第
３図のセルプレート（２）を短絡するアルミ配線であ
り、（C4a）〜（C4c）はセルプレート（２）とアルミ配
線（４）とを接続するコンタクトである。また、隣り合
うビット線同志の間隔d1及びd2は各ビット線に対して等
しく、同時にメモリセルアレイ（MCA）内の最も外側の
ビット線（BL1）と更にその外側に配置されたアルミ配
線（４）との間隔もd1及びd2になるように配置されてい
る。
従って、第５図に示すビット線とセンスアンプとの接続
されて、ビット線（BL1）及び▲▼に接続さ
れる線間容量（CS14）及び（CS23）はほぼ等しくなり、
その結果、ビット線（BL1）に接続される全容量はビッ
ト線▲▼に接続される全容量とほぼ等しくな
る。
されて、ビット線（BL1）及び▲▼に接続さ
れる線間容量（CS14）及び（CS23）はほぼ等しくなり、
その結果、ビット線（BL1）に接続される全容量はビッ
ト線▲▼に接続される全容量とほぼ等しくな
る。
次に本実施例によるダイナミックRAMの動作を第５図の
メモリセルのコンデンサ（CC1）の記憶内容を読み出す
場合について、第５図及びビット線の動作波形図である
第７図を参照しながら説明する。
メモリセルのコンデンサ（CC1）の記憶内容を読み出す
場合について、第５図及びビット線の動作波形図である
第７図を参照しながら説明する。
ここではまずコンデンサ（CC1）の記憶内容が“1"であ
るとする。最初にダミーセルリセット信号（RST）が
“H"になり、FET（QR1）及び（QR2）がオンしてコンデ
ンサ（CD1）及び（CD2）が放電され、また、ビット線
（BL1）及び▲▼は図示しないプリチャージ
手段により“H"レベルにプリチャージされる。次に、ダ
ミーセルリセット信号（RST）が“L"になった後、時刻t
0においてワード線（WL1）及びダミーワード線（DWL2）
が“H"になり、FET（QC1）及び（QD2）がオンしてビッ
ト線（BL1）とコンデンサ（CC1），ビット線▲
▼とコンデンサ（CD2）とが接続される。
るとする。最初にダミーセルリセット信号（RST）が
“H"になり、FET（QR1）及び（QR2）がオンしてコンデ
ンサ（CD1）及び（CD2）が放電され、また、ビット線
（BL1）及び▲▼は図示しないプリチャージ
手段により“H"レベルにプリチャージされる。次に、ダ
ミーセルリセット信号（RST）が“L"になった後、時刻t
0においてワード線（WL1）及びダミーワード線（DWL2）
が“H"になり、FET（QC1）及び（QD2）がオンしてビッ
ト線（BL1）とコンデンサ（CC1），ビット線▲
▼とコンデンサ（CD2）とが接続される。
この動作によりビット線（BL1）に接続された浮遊容量
（CS10），線間容量（CS14）及び（CS12）に蓄えられた
電荷とコンデンサ（CC1）に蓄えられた電荷とが平均化
され、同時にビット線▲▼に接続された浮遊
容量（CS20），線間容量（CS23）及び（CS12）に蓄えら
れた電荷とコンデンサ（CD2）に蓄えられた電荷とが平
均化される。ここで、メモリセルのコンデンサ（CC1）
の容量はダミーセルのコンデンサ（CD2）よりも大きく
作られており、メモリセルのコンデンサ（CC1）の記憶
内容が“1"であり、ダミーセルのコンデンサ（CD2）は
放電されて“0"と同様の状態になっているので、ビット
線（BL1）の電位はビット線▲▼の電位より
も高くなる。
（CS10），線間容量（CS14）及び（CS12）に蓄えられた
電荷とコンデンサ（CC1）に蓄えられた電荷とが平均化
され、同時にビット線▲▼に接続された浮遊
容量（CS20），線間容量（CS23）及び（CS12）に蓄えら
れた電荷とコンデンサ（CD2）に蓄えられた電荷とが平
均化される。ここで、メモリセルのコンデンサ（CC1）
の容量はダミーセルのコンデンサ（CD2）よりも大きく
作られており、メモリセルのコンデンサ（CC1）の記憶
内容が“1"であり、ダミーセルのコンデンサ（CD2）は
放電されて“0"と同様の状態になっているので、ビット
線（BL1）の電位はビット線▲▼の電位より
も高くなる。
時刻t1にセンスアンプ活性化信号（Ｓ）が“L"になりセ
ンスアンプが活性化される。このとき、上記のようにビ
ット線（BL1）の電位，即ちFET（QS2）のゲート電位は
ビット線▲▼の電位，即ちFET（QS1）のゲー
ト電位よりも高いため、FET（QS2）はオン,FET（QS1）
はオフして第７図（ａ）に示すようにビット線▲
▼の電位は更に低くなり、ビット線（BL1）にメモ
リセルのコンデンサ（CC1）の記憶内容“1"が読み出さ
れる。
ンスアンプが活性化される。このとき、上記のようにビ
ット線（BL1）の電位，即ちFET（QS2）のゲート電位は
ビット線▲▼の電位，即ちFET（QS1）のゲー
ト電位よりも高いため、FET（QS2）はオン,FET（QS1）
はオフして第７図（ａ）に示すようにビット線▲
▼の電位は更に低くなり、ビット線（BL1）にメモ
リセルのコンデンサ（CC1）の記憶内容“1"が読み出さ
れる。
次にメモリセルのコンデンサ（CC1）の記憶内容が“0"
である場合の読み出し動作について説明する。この場合
の、ダミーセルのコンデンサの放電，ビット線のプリチ
ャージ，ワード線及びダミーワード線が“H"になる動作
は上記と同様に行われる。
である場合の読み出し動作について説明する。この場合
の、ダミーセルのコンデンサの放電，ビット線のプリチ
ャージ，ワード線及びダミーワード線が“H"になる動作
は上記と同様に行われる。
今、ビット線（BL1）とコンデンサ（CC1）とが接続さ
れ、ビット線▲▼とコンデンサ（CD2）とが
接続されると、コンデンサ（CC1）の記憶内容は“0"で
あり、また、コンデンサ（CD2）も放電されて“0"と同
様の状態であるので、ビット線（BL1）及びビット線▲
▼の電位は共に低くなる。
れ、ビット線▲▼とコンデンサ（CD2）とが
接続されると、コンデンサ（CC1）の記憶内容は“0"で
あり、また、コンデンサ（CD2）も放電されて“0"と同
様の状態であるので、ビット線（BL1）及びビット線▲
▼の電位は共に低くなる。
このとき、コンデンサ（CC1）の容量はコンデンサ（CD
2）の容量に比べて大きく作られており、また、上記の
ようにビット線（BL1）及びビット線▲▼に
接続された浮遊容量及び線間容量の和はほぼ等しいの
で、ビット線（BL1）の電位はビット線▲▼
の電位よりも確実に低くなる。従って第７図（ｂ）に示
すようにビット線（BL1）の電位はビット線▲
▼の電位よりも低くなり、ビット線（BL1）にメモリ
セルのコンデンサ（CC1）の記憶内容“0"が正常に読み
出される。
2）の容量に比べて大きく作られており、また、上記の
ようにビット線（BL1）及びビット線▲▼に
接続された浮遊容量及び線間容量の和はほぼ等しいの
で、ビット線（BL1）の電位はビット線▲▼
の電位よりも確実に低くなる。従って第７図（ｂ）に示
すようにビット線（BL1）の電位はビット線▲
▼の電位よりも低くなり、ビット線（BL1）にメモリ
セルのコンデンサ（CC1）の記憶内容“0"が正常に読み
出される。
このように、本実施例によれば、メモリセルアレイ内の
最も外側のビット線とその外側に配置された配線との線
間容量とビット線同士の線間容量とが等しいので、最外
側のビット線に接続されたメモリセルの記憶内容を読み
出す場合でも読み出しエラーが発生しない。
最も外側のビット線とその外側に配置された配線との線
間容量とビット線同士の線間容量とが等しいので、最外
側のビット線に接続されたメモリセルの記憶内容を読み
出す場合でも読み出しエラーが発生しない。
また、このような読み出しエラー対策を既存の配線と最
外側のビット線との間隔を変更することだけで実現でき
るので、メモリが高集積化しメモリセルアレイが多数に
分割される場合にも少ない面積増でエラー対策を実現で
きる。
外側のビット線との間隔を変更することだけで実現でき
るので、メモリが高集積化しメモリセルアレイが多数に
分割される場合にも少ない面積増でエラー対策を実現で
きる。
また、第１図に示すように、相隣るビット線で交互に配
置したコンタクトホールの配置関係が配線についても成
立つように配置されており、この面でも高集積化に寄与
する。
置したコンタクトホールの配置関係が配線についても成
立つように配置されており、この面でも高集積化に寄与
する。
また、配線とビット線とが同一材料、即ち、同一層のた
め、同一のマスクで同時に形成できる。
め、同一のマスクで同時に形成できる。
なお、メモリセルアレイの最外側に形成されたビット線
とそれ以外のビット線との容量の不均衡を解消するとい
う、本発明と同様の目的を達成できるようにしたものと
して、特開昭58−111183号公報に示されたダイナミック
RAM集積回路装置がある。この先行技術では、その目的
を達成するために、メモリセルアレイの最外側に形成さ
れたビット線のさらにその外側にダミービット線を形成
することにより、各ビット線の容量を均一化するように
している。しかしながら、この先行技術の方式では、セ
ルプレートに接続された本発明の配線（４）のように、
メモリ動作上必要な電位を供給する配線に加えて上記ダ
ミービット線が別途必要となり、従ってダミービット線
を形成する分面積が余分に必要となってしまうのに対
し、本発明では、配線（４）がセルプレートへの電位の
供給用配線とビット線間の容量バランス用配線の両方の
役割を果たすので、上記先行技術に比しより少ない面積
で、メモリセルアレイの最外側に形成されたビット線に
接続されたメモリセルを読み出す際の誤動作を防止する
ことができる。
とそれ以外のビット線との容量の不均衡を解消するとい
う、本発明と同様の目的を達成できるようにしたものと
して、特開昭58−111183号公報に示されたダイナミック
RAM集積回路装置がある。この先行技術では、その目的
を達成するために、メモリセルアレイの最外側に形成さ
れたビット線のさらにその外側にダミービット線を形成
することにより、各ビット線の容量を均一化するように
している。しかしながら、この先行技術の方式では、セ
ルプレートに接続された本発明の配線（４）のように、
メモリ動作上必要な電位を供給する配線に加えて上記ダ
ミービット線が別途必要となり、従ってダミービット線
を形成する分面積が余分に必要となってしまうのに対
し、本発明では、配線（４）がセルプレートへの電位の
供給用配線とビット線間の容量バランス用配線の両方の
役割を果たすので、上記先行技術に比しより少ない面積
で、メモリセルアレイの最外側に形成されたビット線に
接続されたメモリセルを読み出す際の誤動作を防止する
ことができる。
なお、上記実施例ではビット線及びその外側の配線がア
ルミニウムで形成された場合について説明したが、他の
材料で形成された場合であっても同様の効果を奏する。
ルミニウムで形成された場合について説明したが、他の
材料で形成された場合であっても同様の効果を奏する。
また上記実施例ではビット線とその外側の配線とを同一
材料により形成したが、該外側の配線の位置及び側辺形
状を適宜選択することにより、該外側の配線のみビット
線とは異なる材料で形成することができ、上記実施例と
同様の効果を奏する。
材料により形成したが、該外側の配線の位置及び側辺形
状を適宜選択することにより、該外側の配線のみビット
線とは異なる材料で形成することができ、上記実施例と
同様の効果を奏する。
また、上記実施例ではFETはＮチャンネルFETであるとし
たが、ＰチャンネルFETやコンプリメンタリMISFET,更に
はバイポーラトランジスタであってもよく、上記実施例
と同様の効果が得られる。
たが、ＰチャンネルFETやコンプリメンタリMISFET,更に
はバイポーラトランジスタであってもよく、上記実施例
と同様の効果が得られる。
また、上記実施例ではダイナミックRAMを例にとって説
明したが、スタティックRAM等の他のメモリであっても
よく、同様の効果が得られる。
明したが、スタティックRAM等の他のメモリであっても
よく、同様の効果が得られる。
以上のように、この発明に係る半導体メモリ装置によれ
ば、複数のメモリセルおよび相互に並行に配列されたビ
ット線を有するメモリセルアレイと、このメモリセルア
レイの最も外側に配置された前記ビット線の近傍にこの
ビット線と平行に配設され、メモリ動作上必要な電位を
伝達する配線とを備えたものにおいて、前記配線と最も
外側の前記ビット線との距離をビット線の対応部分同士
の距離とほぼ等しくするようにしたので、メモリセルア
レイの各ビット線に付随する容量をほぼ均一化でき、メ
モリセルアレイ内の最も外側に配置されたビット線に接
続されたメモリセルの内容を読み出す場合のエラー発生
を抑制できるという効果がある。
ば、複数のメモリセルおよび相互に並行に配列されたビ
ット線を有するメモリセルアレイと、このメモリセルア
レイの最も外側に配置された前記ビット線の近傍にこの
ビット線と平行に配設され、メモリ動作上必要な電位を
伝達する配線とを備えたものにおいて、前記配線と最も
外側の前記ビット線との距離をビット線の対応部分同士
の距離とほぼ等しくするようにしたので、メモリセルア
レイの各ビット線に付随する容量をほぼ均一化でき、メ
モリセルアレイ内の最も外側に配置されたビット線に接
続されたメモリセルの内容を読み出す場合のエラー発生
を抑制できるという効果がある。
第１図は本発明の一実施例による半導体メモリ装置を示
す平面図、第２図はダイナミックRAMの配置図、第３図
はダイナミックRAMのメモリセルの平面図、第４図は従
来のダイナミックRAMのビット線及び配線の配置図、第
５図はメモリセルとセンスアンプとの接続を示す図、第
６図は従来のダイナミックRAMの動作の一部を示す波形
図、第７図は第１図の装置の動作の一部を示す波形図で
ある。 図において、（MCA）はメモリセルアレイ、（BL），（B
L1），▲▼，（BL2）はビット線、（４）は
配線である。 なお図中同一符号は同一又は相当部分を示す。
す平面図、第２図はダイナミックRAMの配置図、第３図
はダイナミックRAMのメモリセルの平面図、第４図は従
来のダイナミックRAMのビット線及び配線の配置図、第
５図はメモリセルとセンスアンプとの接続を示す図、第
６図は従来のダイナミックRAMの動作の一部を示す波形
図、第７図は第１図の装置の動作の一部を示す波形図で
ある。 図において、（MCA）はメモリセルアレイ、（BL），（B
L1），▲▼，（BL2）はビット線、（４）は
配線である。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３６２ Ｂ (72)発明者 山田 通裕 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭58−111183（ＪＰ，Ａ)
Claims (5)
- 【請求項１】複数のメモリセルおよび相互に並行に配列
されたビット線を有するメモリセルアレイと、 このメモリセルアレイの最も外側に配置された前記ビッ
ト線の近傍にこのビット線と平行に配設され、メモリ動
作上必要な電位を伝達する配線とを備えた半導体メモリ
装置において、 前記配線と最も外側の前記ビット線との距離をビット線
の対応部分同士の距離とほぼ等しくしたことを特徴とす
る半導体メモリ装置。 - 【請求項２】前記ビット線と前記配線とが同一材料によ
って形成されたことを特徴とする特許請求の範囲第１項
記載の半導体メモリ装置。 - 【請求項３】前記配線の少なくとも前記ビット線側の側
辺形状が前記最も外側のビット線のとなりのビット線の
側辺形状と同様になるようにしたことを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。 - 【請求項４】前記所定電位は、前記メモリセルのセルプ
レート電位であることを特徴とする特許請求の範囲第１
項記載の半導体メモリ装置。 - 【請求項５】前記ビット線と前記配線とがアルミニウム
により形成されたことを特徴とする特許請求の範囲第１
項記載の半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226294A JPH0760858B2 (ja) | 1984-10-26 | 1984-10-26 | 半導体メモリ装置 |
| DE19853538053 DE3538053A1 (de) | 1984-10-26 | 1985-10-25 | Halbleiterspeichervorrichtung |
| US06/792,071 US4689770A (en) | 1984-10-26 | 1985-10-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226294A JPH0760858B2 (ja) | 1984-10-26 | 1984-10-26 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61105797A JPS61105797A (ja) | 1986-05-23 |
| JPH0760858B2 true JPH0760858B2 (ja) | 1995-06-28 |
Family
ID=16842952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59226294A Expired - Lifetime JPH0760858B2 (ja) | 1984-10-26 | 1984-10-26 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4689770A (ja) |
| JP (1) | JPH0760858B2 (ja) |
| DE (1) | DE3538053A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666442B2 (ja) * | 1985-03-08 | 1994-08-24 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPS61230359A (ja) * | 1985-04-05 | 1986-10-14 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| KR890003372B1 (ko) * | 1986-11-24 | 1989-09-19 | 삼성전자 주식회사 | 다이나믹 랜덤 액세스 메모리 어레이 |
| JP2534700B2 (ja) * | 1987-04-02 | 1996-09-18 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0632214B2 (ja) * | 1987-04-06 | 1994-04-27 | 日本電気株式会社 | 半導体記憶装置 |
| JP3005223B2 (ja) * | 1988-06-27 | 2000-01-31 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JP2681285B2 (ja) * | 1988-09-19 | 1997-11-26 | 富士通株式会社 | 半導体記憶装置 |
| JP2621442B2 (ja) * | 1988-11-28 | 1997-06-18 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0834295B2 (ja) * | 1988-11-30 | 1996-03-29 | 日本電気株式会社 | 半導体記憶装置 |
| DE4139719C1 (ja) * | 1991-12-02 | 1993-04-08 | Siemens Ag, 8000 Muenchen, De | |
| DE19908428C2 (de) * | 1999-02-26 | 2000-12-07 | Siemens Ag | Halbleiterspeicheranordnung mit Bitleitungs-Twist |
| JP4251739B2 (ja) | 1999-12-27 | 2009-04-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US8395199B2 (en) | 2006-03-25 | 2013-03-12 | 4D-S Pty Ltd. | Systems and methods for fabricating self-aligned memory cell |
| US7932548B2 (en) | 2006-07-14 | 2011-04-26 | 4D-S Pty Ltd. | Systems and methods for fabricating self-aligned memory cell |
| JP4832202B2 (ja) * | 2006-07-24 | 2011-12-07 | 新明和工業株式会社 | 水中ポンプ装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603706B2 (ja) * | 1981-07-31 | 1985-01-30 | 株式会社日立製作所 | 半導体メモリ |
| JPS5850765A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| US4506351A (en) * | 1982-06-23 | 1985-03-19 | International Business Machines Corporation | One-device random access memory having enhanced sense signal |
| JPS59172761A (ja) * | 1983-03-23 | 1984-09-29 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-10-26 JP JP59226294A patent/JPH0760858B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-25 DE DE19853538053 patent/DE3538053A1/de active Granted
- 1985-10-28 US US06/792,071 patent/US4689770A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61105797A (ja) | 1986-05-23 |
| US4689770A (en) | 1987-08-25 |
| DE3538053A1 (de) | 1986-05-07 |
| DE3538053C2 (ja) | 1990-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |