JPH076085A - メモリ・システム - Google Patents
メモリ・システムInfo
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- JPH076085A JPH076085A JP6062059A JP6205994A JPH076085A JP H076085 A JPH076085 A JP H076085A JP 6062059 A JP6062059 A JP 6062059A JP 6205994 A JP6205994 A JP 6205994A JP H076085 A JPH076085 A JP H076085A
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- Japan
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- memory
- banks
- subsystem
- address
- bank
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 容量を容易に拡張できるディジタル・コンピ
ュータ・メモリ・システムを提供する。 【構成】 バス・システム11は複数のプロセッサに適合
することを目的としたものであり、適切な高いスループ
ットを提供するために、比較的広いバス構造が実施され
ており、 128ビットのデータ・ライン及び32ビットのア
ドレス・ライン、ならびに各サブバスに対する適切な数
のパリティ・ビットまたはＥＣＣビット、あるいはその
両方がある。バス11はプロセッサ・カードに適合してお
り、これらのカードの各々には２つのＣＰＵユニットを
組み込むことができる。このようなカードの１枚を参照
符号20で示し、プロセッサを参照符号21及び23で示す。
これらのＣＰＵは特定の実施例においては、モトローラ
88000 ファミリーのプロセッサで構成することができ
る。各ＣＰＵにはそれぞれのメモリ・コントローラ25及
び27、ならびに高速キャッシュ・メモリ31及び33が関連
づけられている。
ュータ・メモリ・システムを提供する。 【構成】 バス・システム11は複数のプロセッサに適合
することを目的としたものであり、適切な高いスループ
ットを提供するために、比較的広いバス構造が実施され
ており、 128ビットのデータ・ライン及び32ビットのア
ドレス・ライン、ならびに各サブバスに対する適切な数
のパリティ・ビットまたはＥＣＣビット、あるいはその
両方がある。バス11はプロセッサ・カードに適合してお
り、これらのカードの各々には２つのＣＰＵユニットを
組み込むことができる。このようなカードの１枚を参照
符号20で示し、プロセッサを参照符号21及び23で示す。
これらのＣＰＵは特定の実施例においては、モトローラ
88000 ファミリーのプロセッサで構成することができ
る。各ＣＰＵにはそれぞれのメモリ・コントローラ25及
び27、ならびに高速キャッシュ・メモリ31及び33が関連
づけられている。
Description
【０００１】
【産業上の利用分野】本発明はディジタル・コンピュー
タ用の拡張可能なメモリ・システム、詳細にいえば、実
際に存在しているメモリ・バンクの数にしたがってイン
タリーブ機能を実現するこのようなシステムに関する。
タ用の拡張可能なメモリ・システム、詳細にいえば、実
際に存在しているメモリ・バンクの数にしたがってイン
タリーブ機能を実現するこのようなシステムに関する。
【０００２】
【従来の技術】当分野の技術者に周知のように、ディジ
タル・コンピュータに利用される主直接アドレス可能メ
モリは通常、いわゆるダイナミック・ランダム・アクセ
ス・メモリ集積回路ないしチップ（ＤＲＡＭ）によって
実現される。このような集積回路においては、データの
各ビットは各メモリ・セルに含まれているキャパシタン
スの電荷として格納される。セルは通常マトリックスの
形で配列されており、個々のセルは行アドレス及び列ア
ドレスを与えることによってアクセスされる。行及び列
アドレスは行アドレス・ストローブ信号（ＲＡＳ）及び
列アドレス・ストローブ信号（ＣＡＳ）が印加されたと
きに、格納されている電荷を読み出すために利用され
る。ＲＡＳ及びＣＡＳ信号を印加するラインに、集合キ
ャパシタンスが関連づけられているため、これらのライ
ンの各々に関連した固有の回復時間が存在している。こ
の回復時間が経過してからでなければ、このラインをセ
ルのアクセスに再度使用することはできず、ＲＡＳ信号
に対する遅延は通常、ＣＡＳ信号に対するものよりもか
なり長くなる。したがって、インタリーブ手法にしたが
ってメモリ・アドレスをマップし、プロセッサに対して
連続して現れるアドレスが実際には、物理的に異なるメ
モリ要素内のものであるようにすることが望ましい。し
かしながら、通常、このようなメモリ・マッピング及び
インタリーブ手法は固定されており、サイズにかかわり
なく、メモリ・システム全体に対して予め定められてい
る。さらに、従来技術のメモリ・システムは通常、メモ
リ・システム全体にわたって固定されたタイミングを利
用しているので、すべてのメモリ要素はメモリ・システ
ム全体にわたって共通な所定の最小時間内に有効なデー
タに対してアクセスを与えなければならない。したがっ
て、メモリ・アドレス・スペースのいずれかの部分によ
り高速なメモリ要素を利用することを望んだ場合、すべ
てのメモリ要素、たとえばＤＲＡＭを高速な構成要素と
置き換えなければならない。周知の通り、一般に中規模
コンピュータに分類されるタイプのコンピュータ・シス
テムの場合、ランダム・アクセス・メモリ全体の置換は
きわめて費用のかさむ作業となる。
タル・コンピュータに利用される主直接アドレス可能メ
モリは通常、いわゆるダイナミック・ランダム・アクセ
ス・メモリ集積回路ないしチップ（ＤＲＡＭ）によって
実現される。このような集積回路においては、データの
各ビットは各メモリ・セルに含まれているキャパシタン
スの電荷として格納される。セルは通常マトリックスの
形で配列されており、個々のセルは行アドレス及び列ア
ドレスを与えることによってアクセスされる。行及び列
アドレスは行アドレス・ストローブ信号（ＲＡＳ）及び
列アドレス・ストローブ信号（ＣＡＳ）が印加されたと
きに、格納されている電荷を読み出すために利用され
る。ＲＡＳ及びＣＡＳ信号を印加するラインに、集合キ
ャパシタンスが関連づけられているため、これらのライ
ンの各々に関連した固有の回復時間が存在している。こ
の回復時間が経過してからでなければ、このラインをセ
ルのアクセスに再度使用することはできず、ＲＡＳ信号
に対する遅延は通常、ＣＡＳ信号に対するものよりもか
なり長くなる。したがって、インタリーブ手法にしたが
ってメモリ・アドレスをマップし、プロセッサに対して
連続して現れるアドレスが実際には、物理的に異なるメ
モリ要素内のものであるようにすることが望ましい。し
かしながら、通常、このようなメモリ・マッピング及び
インタリーブ手法は固定されており、サイズにかかわり
なく、メモリ・システム全体に対して予め定められてい
る。さらに、従来技術のメモリ・システムは通常、メモ
リ・システム全体にわたって固定されたタイミングを利
用しているので、すべてのメモリ要素はメモリ・システ
ム全体にわたって共通な所定の最小時間内に有効なデー
タに対してアクセスを与えなければならない。したがっ
て、メモリ・アドレス・スペースのいずれかの部分によ
り高速なメモリ要素を利用することを望んだ場合、すべ
てのメモリ要素、たとえばＤＲＡＭを高速な構成要素と
置き換えなければならない。周知の通り、一般に中規模
コンピュータに分類されるタイプのコンピュータ・シス
テムの場合、ランダム・アクセス・メモリ全体の置換は
きわめて費用のかさむ作業となる。
【０００３】
【発明が解決しようとする課題】本発明のいくつかの目
的には、容量を容易に拡張できるディジタル・コンピュ
ータ・メモリ・システムを提供すること、実際に存在し
ているメモリの量にしたがって変動するインタリーブ機
能を備えているようなメモリ・システムを提供するこ
と、メモリに格納されているデータへの高速アクセスを
もたらすようなメモリ・システムを提供すること、異な
る速度のメモリ要素の利用を可能とするようなメモリ・
システムを提供すること、ならびに信頼性が高く、比較
的単純で、費用のかからない構造のものであるようなメ
モリ・システムを提供することがある。その他の目的及
び特徴は部分的には以下から明らかとなり、また部分的
には以下で記載される。
的には、容量を容易に拡張できるディジタル・コンピュ
ータ・メモリ・システムを提供すること、実際に存在し
ているメモリの量にしたがって変動するインタリーブ機
能を備えているようなメモリ・システムを提供するこ
と、メモリに格納されているデータへの高速アクセスを
もたらすようなメモリ・システムを提供すること、異な
る速度のメモリ要素の利用を可能とするようなメモリ・
システムを提供すること、ならびに信頼性が高く、比較
的単純で、費用のかからない構造のものであるようなメ
モリ・システムを提供することがある。その他の目的及
び特徴は部分的には以下から明らかとなり、また部分的
には以下で記載される。
【０００４】
【課題を解決するための手段】本発明のメモリ・システ
ムはデータ信号及び複数のシステム・アドレス信号の、
所定の数の個別に交換可能なメモリ・バンクとの接続を
もたらし、かつ各このようなバンクの各々に活動メモリ
が存在することを決定する手段を含んでいるメモリ・サ
ブシステムを備えている。メモリ・アドレス信号の所定
のサブセットによって読み出すことができ、システム・
アドレス信号の他のものに応答してメモリ・バンクの個
々のものを選択するように作動するバンク・アドレスな
いし選択信号をもたらす書込み可能メモリを含んでいる
プログラマブル・アドレス・デコーダを含んでいる。サ
ブシステムはメモリ・サブシステムと相互接続されてい
る活動メモリのバンクの番号を決定し、書込み可能メモ
リへ、このように決定された番号に対応するインタリー
ブされたバンク・アドレスをもたらすパターン・データ
を書き込むための手段も含んでいる。
ムはデータ信号及び複数のシステム・アドレス信号の、
所定の数の個別に交換可能なメモリ・バンクとの接続を
もたらし、かつ各このようなバンクの各々に活動メモリ
が存在することを決定する手段を含んでいるメモリ・サ
ブシステムを備えている。メモリ・アドレス信号の所定
のサブセットによって読み出すことができ、システム・
アドレス信号の他のものに応答してメモリ・バンクの個
々のものを選択するように作動するバンク・アドレスな
いし選択信号をもたらす書込み可能メモリを含んでいる
プログラマブル・アドレス・デコーダを含んでいる。サ
ブシステムはメモリ・サブシステムと相互接続されてい
る活動メモリのバンクの番号を決定し、書込み可能メモ
リへ、このように決定された番号に対応するインタリー
ブされたバンク・アドレスをもたらすパターン・データ
を書き込むための手段も含んでいる。
【０００５】本発明の他の態様によれば、複数個の個別
に交換可能なメモリ・バンクの各々は、アドレス信号の
印加後に所定の時間でデータ信号をもたらすそれぞれの
倍数の類似したメモリ要素を備えている。バンクの各々
において、それぞれの遅延手段はアドレス信号をそのバ
ンク内のメモリ要素に印加した後、それぞれの予め選択
可能な時間に出力信号をもたらし、予め選択可能な遅延
時間はそれぞれのメモリ要素のそれぞれの所定の応答時
間に対応している。該バンクの各々は、データをそれぞ
れのバンクから転送する準備ができている旨を、ホスト
・サブシステムに連絡するための、それぞれの遅延手段
に応答する信号結像手段も含んでいる。したがって、ホ
スト・サブシステムは異なる速度のメモリ要素を用いた
混合メモリ・バンクを利用することができる。
に交換可能なメモリ・バンクの各々は、アドレス信号の
印加後に所定の時間でデータ信号をもたらすそれぞれの
倍数の類似したメモリ要素を備えている。バンクの各々
において、それぞれの遅延手段はアドレス信号をそのバ
ンク内のメモリ要素に印加した後、それぞれの予め選択
可能な時間に出力信号をもたらし、予め選択可能な遅延
時間はそれぞれのメモリ要素のそれぞれの所定の応答時
間に対応している。該バンクの各々は、データをそれぞ
れのバンクから転送する準備ができている旨を、ホスト
・サブシステムに連絡するための、それぞれの遅延手段
に応答する信号結像手段も含んでいる。したがって、ホ
スト・サブシステムは異なる速度のメモリ要素を用いた
混合メモリ・バンクを利用することができる。
【０００６】
【実施例】図１には、総括的に参照符号11で示されてい
るシステム・バスを中心として構成されたコンピュータ
・システム全体が示されている。このシステム・バスは
アドレス・バス13、データ・バス15及び診断インタフェ
ース・バス17に分割されているものとみなすことができ
る。周知のように、バスは各種のサブシステムを挿入す
ることのできるバックプレーン・システムとして実施さ
れている。バス・システムの特性については、Timothy
J. Sullivan 、Ralph C. Frangioso, Jr. 、Mark A. De
sMarais 及びLawrence L. Krantz名義で本願と同日付け
出願の「A Data Processing System Using A Non-Multi
plexed, Asynchronous Address/DataBus System」なる
名称の係属ならびに共通譲渡出願に詳細に記載されてお
り、該係属出願の開示は参照することによって本願の一
部となるものである。バス及びその他のシステム構成要
素の個々の作動は本発明の一部を構成するものではない
が、以下の記載は本発明の拡張可能メモリ・システムが
コンピュータ・システム全体とどのように対話するのか
を理解するのに役立つものである。
るシステム・バスを中心として構成されたコンピュータ
・システム全体が示されている。このシステム・バスは
アドレス・バス13、データ・バス15及び診断インタフェ
ース・バス17に分割されているものとみなすことができ
る。周知のように、バスは各種のサブシステムを挿入す
ることのできるバックプレーン・システムとして実施さ
れている。バス・システムの特性については、Timothy
J. Sullivan 、Ralph C. Frangioso, Jr. 、Mark A. De
sMarais 及びLawrence L. Krantz名義で本願と同日付け
出願の「A Data Processing System Using A Non-Multi
plexed, Asynchronous Address/DataBus System」なる
名称の係属ならびに共通譲渡出願に詳細に記載されてお
り、該係属出願の開示は参照することによって本願の一
部となるものである。バス及びその他のシステム構成要
素の個々の作動は本発明の一部を構成するものではない
が、以下の記載は本発明の拡張可能メモリ・システムが
コンピュータ・システム全体とどのように対話するのか
を理解するのに役立つものである。
【０００７】バス・システム11は複数のプロセッサに適
合することを目的としたものであり、適切な高いスルー
プットを提供するために、比較的広いバス構造が実施さ
れており、 128ビットのデータ・ライン及び32ビットの
アドレス・ライン、ならびに各サブバスに対する適切な
数のパリティ・ビットまたはＥＣＣビット、あるいはそ
の両方がある。バス11はプロセッサ・カードに適合して
おり、これらのカードの各々には２つのＣＰＵユニット
を組み込むことができる。このようなカードの１枚を参
照符号20で示し、プロセッサを参照符号21及び23で示
す。これらのＣＰＵは特定の実施例においては、モトロ
ーラ88000 ファミリーのプロセッサで構成することがで
きる。各ＣＰＵにはそれぞれのメモリ・コントローラ25
及び27、ならびに高速キャッシュ・メモリ31及び33が関
連づけられている。各プロセッサ・カード内には、アド
レス・ライン35及びデータ・ライン37からなるローカル
・バスがあり、このローカル・バスはモトローラの規則
及び標準にしたがって実施されている。ローカル・バス
からのアドレス信号は、パリティ検査回路39を介してシ
ステム・アドレス・バス13に結合されており、データ信
号は多重化及びバッファ回路システム41を介して結合さ
れている。
合することを目的としたものであり、適切な高いスルー
プットを提供するために、比較的広いバス構造が実施さ
れており、 128ビットのデータ・ライン及び32ビットの
アドレス・ライン、ならびに各サブバスに対する適切な
数のパリティ・ビットまたはＥＣＣビット、あるいはそ
の両方がある。バス11はプロセッサ・カードに適合して
おり、これらのカードの各々には２つのＣＰＵユニット
を組み込むことができる。このようなカードの１枚を参
照符号20で示し、プロセッサを参照符号21及び23で示
す。これらのＣＰＵは特定の実施例においては、モトロ
ーラ88000 ファミリーのプロセッサで構成することがで
きる。各ＣＰＵにはそれぞれのメモリ・コントローラ25
及び27、ならびに高速キャッシュ・メモリ31及び33が関
連づけられている。各プロセッサ・カード内には、アド
レス・ライン35及びデータ・ライン37からなるローカル
・バスがあり、このローカル・バスはモトローラの規則
及び標準にしたがって実施されている。ローカル・バス
からのアドレス信号は、パリティ検査回路39を介してシ
ステム・アドレス・バス13に結合されており、データ信
号は多重化及びバッファ回路システム41を介して結合さ
れている。
【０００８】主モードの作動において、メモリ・コント
ローラ25及び27によって実施されるキャッシュ手法は、
それぞれのキャッシュ・メモリを64バイト、すなわち51
2 ビットずつロードする。このデータの量を、以下、
「キャッシュ・ライン」と呼ぶ。キャッシュ・メモリの
このモードの作動を容易とするには、メイン・メモリ・
システムがその量の連続したデータをきわめて短い応答
時間で与えられること、ならびに連続したこのような量
を最小限の遅延で利用できることが有利である。本発明
の態様の１つによれば、柔軟性のあるインタリーブ手法
を実現し、複数個のメモリ・バンクが存在していること
を条件として、連続したキャッシュ・ラインのデータを
異なるバンクから取り込む。
ローラ25及び27によって実施されるキャッシュ手法は、
それぞれのキャッシュ・メモリを64バイト、すなわち51
2 ビットずつロードする。このデータの量を、以下、
「キャッシュ・ライン」と呼ぶ。キャッシュ・メモリの
このモードの作動を容易とするには、メイン・メモリ・
システムがその量の連続したデータをきわめて短い応答
時間で与えられること、ならびに連続したこのような量
を最小限の遅延で利用できることが有利である。本発明
の態様の１つによれば、柔軟性のあるインタリーブ手法
を実現し、複数個のメモリ・バンクが存在していること
を条件として、連続したキャッシュ・ラインのデータを
異なるバンクから取り込む。
【０００９】システム全体の各カードには診断インタフ
ェース・サブシステムも組み込まれており、プロセッサ
・カードに対するサブシステムは参照符号33で示されて
いる。診断インタフェース・サブシステムはそれぞれの
カードの選択されたレジスタを読み取ることができ、シ
ステムの初期化中、ならびにパリティまたはＥＣＣのヒ
ットなどの各種のエラー・フラグを書き留めたり、記録
するための作動中に利用される。プロセッサ・カードは
ローカル診断インタフェース・バス45を含んでおり、こ
のバスはマルチプレクサ47を介してローカル・データ・
バスとデータを交換することができる。
ェース・サブシステムも組み込まれており、プロセッサ
・カードに対するサブシステムは参照符号33で示されて
いる。診断インタフェース・サブシステムはそれぞれの
カードの選択されたレジスタを読み取ることができ、シ
ステムの初期化中、ならびにパリティまたはＥＣＣのヒ
ットなどの各種のエラー・フラグを書き留めたり、記録
するための作動中に利用される。プロセッサ・カードは
ローカル診断インタフェース・バス45を含んでおり、こ
のバスはマルチプレクサ47を介してローカル・データ・
バスとデータを交換することができる。
【００１０】システムの他のカードの各々と同様に、プ
ロセッサ・カードは電気的消去可能プログラマブル・メ
モリ（ＥＥＰＲＯＭ）として実現されていることが好ま
しいプログラマブル・メモリを含んでおり、このメモリ
はカード、その特性及び構成を識別するデータを保持し
ている。このＥＥＰＲＯＭを便宜上レジュームＰＲＯＭ
と呼ぶが、プロセッサ・カード20において、このＰＲＯ
Ｍは参照符号44で示されている。
ロセッサ・カードは電気的消去可能プログラマブル・メ
モリ（ＥＥＰＲＯＭ）として実現されていることが好ま
しいプログラマブル・メモリを含んでおり、このメモリ
はカード、その特性及び構成を識別するデータを保持し
ている。このＥＥＰＲＯＭを便宜上レジュームＰＲＯＭ
と呼ぶが、プロセッサ・カード20において、このＰＲＯ
Ｍは参照符号44で示されている。
【００１１】以下で詳細に説明するように、本発明の拡
張可能メモリは、サブシステム・ホストとして働き、複
数個の個別に交換可能なメモリ・バンクにアドレス及び
データ接続をもたらすマザーボード63によって実現され
る。これらのメモリ・バンクはマザーボード状で個別に
交換できるいわゆるドータ・カードとして実現され、こ
れらのドータ・カードは第１図において参照符号65A −
H で示されている。
張可能メモリは、サブシステム・ホストとして働き、複
数個の個別に交換可能なメモリ・バンクにアドレス及び
データ接続をもたらすマザーボード63によって実現され
る。これらのメモリ・バンクはマザーボード状で個別に
交換できるいわゆるドータ・カードとして実現され、こ
れらのドータ・カードは第１図において参照符号65A −
H で示されている。
【００１２】プロセッサ・カード及びメモリ・カードに
加えて、システム・バス11は通常Ｉ／Ｏ（入出力）カー
ドにも適合しており、このカードは参照符号51で示され
ており、固定回転ディスク・メモリ及びテープ・ドライ
ブなどの大容量記憶装置、ならびにユーザ端末装置及び
ワークステーションなどの各種の装置によるアクセスを
もたらすユーザ及びネットワーク・ポートとのインタフ
ェースを提供する。
加えて、システム・バス11は通常Ｉ／Ｏ（入出力）カー
ドにも適合しており、このカードは参照符号51で示され
ており、固定回転ディスク・メモリ及びテープ・ドライ
ブなどの大容量記憶装置、ならびにユーザ端末装置及び
ワークステーションなどの各種の装置によるアクセスを
もたらすユーザ及びネットワーク・ポートとのインタフ
ェースを提供する。
【００１３】メモリ・システム自体を参照すると、個別
に交換可能なドータ・カードのメモリ・バンク65A −65
H の各々と同様に、マザーボード63がレジュームＰＲＯ
Ｍ71を含んでおり、これらのＰＲＯＭは75A −75H で示
されている。
に交換可能なドータ・カードのメモリ・バンク65A −65
H の各々と同様に、マザーボード63がレジュームＰＲＯ
Ｍ71を含んでおり、これらのＰＲＯＭは75A −75H で示
されている。
【００１４】メモリ・バンク自体は参照符号73A −73H
で示されており、アドレス選択信号またはバンク選択信
号、あるいはこれら両方に応答して、データを読み書き
できる特定のメモリ位置を指定するＤＲＡＭ集積回路ま
たはチップのアレイとして、比較的周知の態様で実施さ
れている。比較的周知の態様で、総括的に参照符号81で
示されているバス・トランシーバを介して、かつドータ
・ボードの各々に配置されているそれぞれのマルチプレ
クサ／レシーバを介して、データはシステム・データ・
バス15とメモリ・バンクとの間に結合されている。これ
らのマルチプレクサ／レシーバは参照符号76A −76H で
示されている。
で示されており、アドレス選択信号またはバンク選択信
号、あるいはこれら両方に応答して、データを読み書き
できる特定のメモリ位置を指定するＤＲＡＭ集積回路ま
たはチップのアレイとして、比較的周知の態様で実施さ
れている。比較的周知の態様で、総括的に参照符号81で
示されているバス・トランシーバを介して、かつドータ
・ボードの各々に配置されているそれぞれのマルチプレ
クサ／レシーバを介して、データはシステム・データ・
バス15とメモリ・バンクとの間に結合されている。これ
らのマルチプレクサ／レシーバは参照符号76A −76H で
示されている。
【００１５】しかしながら、固定した、あるいは所定の
態様でのアドレス・バス13におけるデコーディング・シ
ステムのアドレスではなく、本発明のメモリ・システム
にはプログラマブル・アドレス・デコーダ91が組み込ま
れており、これには周知の固定的な態様でアドレス・ビ
ットの多くをデコードする固定デコーダ論理回路93だけ
でなく、以下で詳細に説明する起動後に、システム・ア
ドレス・ビットの１つに応答して、変更可能なバンク・
インタリーブ機能を行うバンク選択信号をデコードする
システム・アドレス・ビットのうち選択したものに応答
する書込み可能メモリ95も組み込まれている。固定論理
回路は本質的に周知の態様で、各種の制御及びハンドシ
ェーク信号も処理し、これらの信号のうち適切なものが
参照符号88で示すように、メモリ・バンクへ渡される。
書込み可能メモリ95はスタティックＲＡＭ（ＳＲＡＭ）
によって実現されていることが好ましく、以下で説明す
る特定の実施例においては、スタティックＲＡＭは2K×
16ビットの記憶域からなっている。ここで、K は周知の
ように、1024の係数の略語として使用されている。
態様でのアドレス・バス13におけるデコーディング・シ
ステムのアドレスではなく、本発明のメモリ・システム
にはプログラマブル・アドレス・デコーダ91が組み込ま
れており、これには周知の固定的な態様でアドレス・ビ
ットの多くをデコードする固定デコーダ論理回路93だけ
でなく、以下で詳細に説明する起動後に、システム・ア
ドレス・ビットの１つに応答して、変更可能なバンク・
インタリーブ機能を行うバンク選択信号をデコードする
システム・アドレス・ビットのうち選択したものに応答
する書込み可能メモリ95も組み込まれている。固定論理
回路は本質的に周知の態様で、各種の制御及びハンドシ
ェーク信号も処理し、これらの信号のうち適切なものが
参照符号88で示すように、メモリ・バンクへ渡される。
書込み可能メモリ95はスタティックＲＡＭ（ＳＲＡＭ）
によって実現されていることが好ましく、以下で説明す
る特定の実施例においては、スタティックＲＡＭは2K×
16ビットの記憶域からなっている。ここで、K は周知の
ように、1024の係数の略語として使用されている。
【００１６】マザーボード63において、診断インタフェ
ース・アレイ96は書込み専用レジスタを含んでおり、こ
のレジスタには診断バスを介して書込みを行うことがで
きる。このレジスタのビットの１つを使用して、ドータ
・カード・メモリ・アレイへではなく、スタティックＲ
ＡＭ95へのデータ・バス15からの書込みを可能とする。
スタティックＲＡＭ15はシステム・データ・バスの下位
16ビットに対して書き込まれ、アドレス指定は以下で詳
細に説明するように、アドレス・バスの高位ビットから
行われる。
ース・アレイ96は書込み専用レジスタを含んでおり、こ
のレジスタには診断バスを介して書込みを行うことがで
きる。このレジスタのビットの１つを使用して、ドータ
・カード・メモリ・アレイへではなく、スタティックＲ
ＡＭ95へのデータ・バス15からの書込みを可能とする。
スタティックＲＡＭ15はシステム・データ・バスの下位
16ビットに対して書き込まれ、アドレス指定は以下で詳
細に説明するように、アドレス・バスの高位ビットから
行われる。
【００１７】スタティックＲＡＭ95の2Kのアドレスの各
々に対し、活動ドータ・ボードの１枚を識別し、かつそ
の構成ならびに利用されているインタリーブ・パターン
に関するいくつかの情報をたたえる16ビットのワードが
書き込まれる。以下で説明する特定の実施例の特定のビ
ットの重みは以下のように指定される。
々に対し、活動ドータ・ボードの１枚を識別し、かつそ
の構成ならびに利用されているインタリーブ・パターン
に関するいくつかの情報をたたえる16ビットのワードが
書き込まれる。以下で説明する特定の実施例の特定のビ
ットの重みは以下のように指定される。
【００１８】
【表１】 16メガビット− ＳＲＡＭのこのビットは現在アクセス
されているボードが４メガビットＤＲＡＭを有している
か、16メガビットＤＲＡＭを有しているかを示す。
「０」は16メガビットのＤＲＡＭを示し、「１」は４メ
ガビットのＤＲＡＭを示す。
されているボードが４メガビットＤＲＡＭを有している
か、16メガビットＤＲＡＭを有しているかを示す。
「０」は16メガビットのＤＲＡＭを示し、「１」は４メ
ガビットのＤＲＡＭを示す。
【００１９】８ウェイ− 「０」は現在のアクセスが８
ウェイ手法でインタリーブされているボードに対するも
のであることを示す。このビットは列アドレスｍｕｘ
ｐａｌへの入力である。「１」は８ウェイが実施されて
いないことを示す。
ウェイ手法でインタリーブされているボードに対するも
のであることを示す。このビットは列アドレスｍｕｘ
ｐａｌへの入力である。「１」は８ウェイが実施されて
いないことを示す。
【００２０】４ウェイ− 「０」は現在のアクセスが４
ウェイ手法または８ウェイ手法でインタリーブされてい
るボードに対するものであることを示す。このビットは
列アドレスｍｕｘ ｐａｌへの入力である。「１」は４
ウェイ手法も８ウェイも実施されていないことを示す。
ウェイ手法または８ウェイ手法でインタリーブされてい
るボードに対するものであることを示す。このビットは
列アドレスｍｕｘ ｐａｌへの入力である。「１」は４
ウェイ手法も８ウェイも実施されていないことを示す。
【００２１】２ウェイ− 「０」は現在のアクセスが２
ウェイ手法、４ウェイ手法または８ウェイ手法でインタ
リーブされているボードに対するものであることを示
す。このビットは列アドレスｍｕｘ ｐａｌへの入力で
ある。「１」はインタリーブがまったく行われていない
ことを示す。
ウェイ手法、４ウェイ手法または８ウェイ手法でインタ
リーブされているボードに対するものであることを示
す。このビットは列アドレスｍｕｘ ｐａｌへの入力で
ある。「１」はインタリーブがまったく行われていない
ことを示す。
【００２２】予約− ビット11−9 は現在未使用であ
り、将来使用するために予約されている。
り、将来使用するために予約されている。
【００２３】任意のＳＥＬ− 任意のＳＥＬは８枚のド
ータ・ボードのデコードの「ＯＲ」にすぎない。Ｎ Ｄ
ＥＣＯＤＥビットのいずれかが「０」である場合、この
ビットは「０」にセットされる。このビットが「１」で
あることはアイオロス・ボードがいずれもアクセスされ
ていないことを示す。
ータ・ボードのデコードの「ＯＲ」にすぎない。Ｎ Ｄ
ＥＣＯＤＥビットのいずれかが「０」である場合、この
ビットは「０」にセットされる。このビットが「１」で
あることはアイオロス・ボードがいずれもアクセスされ
ていないことを示す。
【００２４】デコード[7:0] − これらの８つのビット
は８枚の考えられるドータ・ボードに対応している。一
時にアクセスできるボードは１枚だけであるから、これ
らのビットは相互排除される。ビットのいずれかにおけ
る「０」はそのドータ・カードに対するアクセスを示
す。「１」はそのボードに対するアクセスがないことを
16メガビット− ＳＲＡＭのこのビットは現在アクセス
されているボードが４示す。
は８枚の考えられるドータ・ボードに対応している。一
時にアクセスできるボードは１枚だけであるから、これ
らのビットは相互排除される。ビットのいずれかにおけ
る「０」はそのドータ・カードに対するアクセスを示
す。「１」はそのボードに対するアクセスがないことを
16メガビット− ＳＲＡＭのこのビットは現在アクセス
されているボードが４示す。
【００２５】システム・バスの観点からいうと、メモリ
は位置「０」から始まり、連続していなければならな
い。２枚以上のドータ・ボードがシステムに存在してい
る場合には、ＳＲＡＭに書込みが行われ、交番キャッシ
ュ・ラインにデコードを与える。換言すれば、隣接する
キャッシュ・ラインは同一のドータ・カードにおかれて
いない。これはＳＲＡＭのアドレス・フィールドのアド
レス・ビット[8:6] を使用して行うことができる。イン
タリーブの度合いは存在しているボードの数によって決
定される。この特定の実施例における唯一の制限事項は
インタリーブ因数がモジュロ２でなければならないとい
うことである。それ故、５枚のボードは下位 128メガバ
イトに対して、４ウェイをベースにしてインタリーブし
（４つのボードのどれにアクセスするかを決定するため
に、ビット[7:6] を使用して）、上位32メガバイトは直
線状の順次キャッシュ・ラインとしてアクセスされる。
７枚のボードが構成されている場合、下位の４枚がイン
タリーブし、次いで、次の２枚がインタリーブし、連続
したキャッシュ・ラインのある最後のボードはボード５
枚の場合と同様残される。
は位置「０」から始まり、連続していなければならな
い。２枚以上のドータ・ボードがシステムに存在してい
る場合には、ＳＲＡＭに書込みが行われ、交番キャッシ
ュ・ラインにデコードを与える。換言すれば、隣接する
キャッシュ・ラインは同一のドータ・カードにおかれて
いない。これはＳＲＡＭのアドレス・フィールドのアド
レス・ビット[8:6] を使用して行うことができる。イン
タリーブの度合いは存在しているボードの数によって決
定される。この特定の実施例における唯一の制限事項は
インタリーブ因数がモジュロ２でなければならないとい
うことである。それ故、５枚のボードは下位 128メガバ
イトに対して、４ウェイをベースにしてインタリーブし
（４つのボードのどれにアクセスするかを決定するため
に、ビット[7:6] を使用して）、上位32メガバイトは直
線状の順次キャッシュ・ラインとしてアクセスされる。
７枚のボードが構成されている場合、下位の４枚がイン
タリーブし、次いで、次の２枚がインタリーブし、連続
したキャッシュ・ラインのある最後のボードはボード５
枚の場合と同様残される。
【００２６】以下の表は、８枚のドータ・ボードを用い
て、１ギガバイトのメモリを提供する場合のシステム・
アドレス・ビット[29:24] に対して０ないし３Ｆの範囲
でＳＲＡＭに反復して書き込まれる、システム・アドレ
ス・ビット8:6 に対するパターンを説明するものであ
る。未指定または予約ＳＲＡＭ位置には「１」が書き込
まれる。
て、１ギガバイトのメモリを提供する場合のシステム・
アドレス・ビット[29:24] に対して０ないし３Ｆの範囲
でＳＲＡＭに反復して書き込まれる、システム・アドレ
ス・ビット8:6 に対するパターンを説明するものであ
る。未指定または予約ＳＲＡＭ位置には「１」が書き込
まれる。
【００２７】
【表２】
【００２８】
【表３】
【００２９】
【表４】
【００３０】
【表５】 この特定の実施例では、バンクの数が２の累乗に等しい
ことが望ましいことが理解されよう。これは実際の場で
通常のものである。また、本発明の基本技法を使用し
て、より複雑なインタリーブ手法を簡単に実施できるこ
とも理解されよう。
ことが望ましいことが理解されよう。これは実際の場で
通常のものである。また、本発明の基本技法を使用し
て、より複雑なインタリーブ手法を簡単に実施できるこ
とも理解されよう。
【００３１】上記したところから理解されるように、下
位８ビットはアドレス・ビットの選択されたものの、ボ
ード選択信号への単純化されたデコーディングを実現す
るものであり、それ故、インタリーブ・パターンをアド
レス・ビットの選択されたものによって指定されたアド
レス範囲の各々対して希望するドータ・ボードを指定す
ることによって確立することができる。他のアドレス・
ビットは固定デコーダ論理回路93によってデコードされ
る。バンク選択信号及びデコードされたアドレス信号を
次いで、ドータ・ボード・メモリ・バンクに適用し、周
知の態様でのデータの読み書きのために希望するメモリ
要素を選択する。
位８ビットはアドレス・ビットの選択されたものの、ボ
ード選択信号への単純化されたデコーディングを実現す
るものであり、それ故、インタリーブ・パターンをアド
レス・ビットの選択されたものによって指定されたアド
レス範囲の各々対して希望するドータ・ボードを指定す
ることによって確立することができる。他のアドレス・
ビットは固定デコーダ論理回路93によってデコードされ
る。バンク選択信号及びデコードされたアドレス信号を
次いで、ドータ・ボード・メモリ・バンクに適用し、周
知の態様でのデータの読み書きのために希望するメモリ
要素を選択する。
【００３２】初期化中に、すなわち、電源投入リセット
時に、通常プロセッサ・ボードの１枚のＰＲＯＭに格納
されている初期化プログラムは診断サブシステムを利用
して、システムに存在しているボードの各々のレジュー
ムＰＲＯＭを読み取り、これが実際に存在していて、作
動可能であることを決定し、かつその特性及び構成を決
定する。このようにして、初期化プログラムは何枚のマ
ザーボードが存在しているか、また各マザーボードにい
くつのメモリ・バンクが存在しているかを決定する。こ
の情報から、プログラムは適切なインタリーブ・パター
ンを決定し、対応するセットのデータ・ワードをスタテ
ィックＲＡＭ95に書き込むことができる。その後、シス
テムがその初期化または診断モードから正規の作動モー
ドに移ったときに、アドレス・バス・システム13を介し
てプロセッサに提示されたアドレスが固定論理回路93及
びこれと関連して作動しているＳＲＡＭ95によってデコ
ードされて、希望するメモリ・バンクのインタリーブ構
成に合わせてデータの格納及び読取りを行う。
時に、通常プロセッサ・ボードの１枚のＰＲＯＭに格納
されている初期化プログラムは診断サブシステムを利用
して、システムに存在しているボードの各々のレジュー
ムＰＲＯＭを読み取り、これが実際に存在していて、作
動可能であることを決定し、かつその特性及び構成を決
定する。このようにして、初期化プログラムは何枚のマ
ザーボードが存在しているか、また各マザーボードにい
くつのメモリ・バンクが存在しているかを決定する。こ
の情報から、プログラムは適切なインタリーブ・パター
ンを決定し、対応するセットのデータ・ワードをスタテ
ィックＲＡＭ95に書き込むことができる。その後、シス
テムがその初期化または診断モードから正規の作動モー
ドに移ったときに、アドレス・バス・システム13を介し
てプロセッサに提示されたアドレスが固定論理回路93及
びこれと関連して作動しているＳＲＡＭ95によってデコ
ードされて、希望するメモリ・バンクのインタリーブ構
成に合わせてデータの格納及び読取りを行う。
【００３３】上述のように、インタリーブ・パターンは
連続したアドレスを異なるドータ・ボードへ分散するよ
うに構成され、同一のメモリ・チップからの連続的な読
取りを試みる際に固有のものである遅延による負担を、
システムが負わないようにする。システム・バス・アド
レス・ビット[8:6] が順次位置を異なるドータ・ボード
にマップするため、インタリーブを行う場合に、これら
をＣＡＳアドレス・ビットとして使用することはできな
い。ＣＡＳアドレスはドータ・カードのＤＲＡＭのイン
タリーブ・タイプ及びサイズの両方に対応していなけれ
ばならない。以下の表は１×４メガビットのＤＲＡＭが
載っているドータ・ボードの場合の、システム・アドレ
ス・バスと、ＲＡＳ及びＣＡＳとして直接デコードされ
たビット及びバンク選択信号を生成するためにスタティ
ックＲＡＭへのアドレスとして利用されるビットとの間
の対応を説明するものである。
連続したアドレスを異なるドータ・ボードへ分散するよ
うに構成され、同一のメモリ・チップからの連続的な読
取りを試みる際に固有のものである遅延による負担を、
システムが負わないようにする。システム・バス・アド
レス・ビット[8:6] が順次位置を異なるドータ・ボード
にマップするため、インタリーブを行う場合に、これら
をＣＡＳアドレス・ビットとして使用することはできな
い。ＣＡＳアドレスはドータ・カードのＤＲＡＭのイン
タリーブ・タイプ及びサイズの両方に対応していなけれ
ばならない。以下の表は１×４メガビットのＤＲＡＭが
載っているドータ・ボードの場合の、システム・アドレ
ス・バスと、ＲＡＳ及びＣＡＳとして直接デコードされ
たビット及びバンク選択信号を生成するためにスタティ
ックＲＡＭへのアドレスとして利用されるビットとの間
の対応を説明するものである。
【００３４】ＳＲＡＭはバス・アドレス・ビット[31:2
5] 及び[8:6] をマッピングに使用する。下位ビットが
アドレスをキャッシュ・ライン上のシステムのボードの
間に分散した場合、インタリーブが発生する。初期化プ
ログラムは連続アドレスの同一のNDECODE を活動化する
ことによって非インタリーブを起動する。この場合、ア
ドレス・ビット[8:6] はＤＲＡＭ列アドレスへマップす
る。
5] 及び[8:6] をマッピングに使用する。下位ビットが
アドレスをキャッシュ・ライン上のシステムのボードの
間に分散した場合、インタリーブが発生する。初期化プ
ログラムは連続アドレスの同一のNDECODE を活動化する
ことによって非インタリーブを起動する。この場合、ア
ドレス・ビット[8:6] はＤＲＡＭ列アドレスへマップす
る。
【００３５】
【表６】 以下は４×４メガビットのＤＲＡＭが載ったドータ・ボ
ードに対する対応表である。
ードに対する対応表である。
【００３６】
【表７】 メモリ・バンクの利用度が対応するビットのＳＲＡＭ95
への書込みによって左右されるものであるから、本発明
のシステム及び方法がバンクを物理的に切り放すことな
く、すなわちソフトウェアの制御の下で、バンクを効果
的に操作から離すための手段も提供することがわかろ
う。したがって、バンクが余りにも多くのＥＣＣビット
を生じると判断された場合には、ＳＲＡＭへこのバンク
を用いない新しいテーブルを書き込むだけで、これを自
動的にメモリ構成外に書き込むことができる。診断プロ
グラムがメモリ・バンクに障害があると判断した場合
に、そのことを示すデータも対応するレジュームＰＲＯ
Ｍに格納し、システムが次回に起動されたときに、不良
バンクを操作のもっとも初期の段階で構成から排除でき
るようにすることが好ましい。
への書込みによって左右されるものであるから、本発明
のシステム及び方法がバンクを物理的に切り放すことな
く、すなわちソフトウェアの制御の下で、バンクを効果
的に操作から離すための手段も提供することがわかろ
う。したがって、バンクが余りにも多くのＥＣＣビット
を生じると判断された場合には、ＳＲＡＭへこのバンク
を用いない新しいテーブルを書き込むだけで、これを自
動的にメモリ構成外に書き込むことができる。診断プロ
グラムがメモリ・バンクに障害があると判断した場合
に、そのことを示すデータも対応するレジュームＰＲＯ
Ｍに格納し、システムが次回に起動されたときに、不良
バンクを操作のもっとも初期の段階で構成から排除でき
るようにすることが好ましい。
【００３７】単一のマザーボード上の異なる数のメモリ
・バンクに自動的に適合することに加えて、本発明のメ
モリ・システムはドータ・ボードごとに異なっている速
度のＤＲＡＭが載っているメモリ・バンクにも自動的に
適合することができる。各ドータ・ボードには遅延ライ
ンなどのそれ自体の独立したタイミング手段が組み込ま
れており、該手段はマザーボードに戻されるデータ・レ
ディ信号を、このドータ・ボードに載っているＤＲＡＭ
チップの特定のタイプに適切な時期に発生させる。それ
故、上述の柔軟なインタリーブ・システムにしたがっ
て、連続したデータ読取りをさまざまなドータ・ボード
から行うことができるが、データへのアクセスは、読取
りが行われている特定のメモリ装置（ＤＲＡＭ）と一貫
したもっとも早い時期に与えられる。
・バンクに自動的に適合することに加えて、本発明のメ
モリ・システムはドータ・ボードごとに異なっている速
度のＤＲＡＭが載っているメモリ・バンクにも自動的に
適合することができる。各ドータ・ボードには遅延ライ
ンなどのそれ自体の独立したタイミング手段が組み込ま
れており、該手段はマザーボードに戻されるデータ・レ
ディ信号を、このドータ・ボードに載っているＤＲＡＭ
チップの特定のタイプに適切な時期に発生させる。それ
故、上述の柔軟なインタリーブ・システムにしたがっ
て、連続したデータ読取りをさまざまなドータ・ボード
から行うことができるが、データへのアクセスは、読取
りが行われている特定のメモリ装置（ＤＲＡＭ）と一貫
したもっとも早い時期に与えられる。
【００３８】各メモリ・バンクは以下ＬＥＡＦ Ａ及び
ＬＥＡＦ Ｂと呼ばれる２つの部分に分割され、これら
はアドレス・ビット４によって選択またはデコードされ
る。リーフの各々は幅 128ビットであるから、両方のリ
ーフを読み取ることによって、256 ビットを得ることが
できる。各 128ビットの部分のデータをビートと呼ぶ。
以前に述べたように、本明細書で述べるデータの量はデ
ータ・ビット自体の数であって、適切な数のパリティま
たはＥＣＣビットがデータ・ビットに付随していること
を理解すべきである。ＤＲＡＭチップはＲＡＳ後にＣＡ
Ｓという態様でアクセスされ、１つの行アドレス・サイ
クル内で２つの列アドレスにアクセスすることにより、
合計 512ビット、すなわち４つのビートを得ることがで
きる。このモードのアクセスは以下ダブル・ポンピング
と呼ばれるものであって、生じる時間遅延の負担、すな
わち列アドレス・ラインをプリチャージする時間の負担
はさほどではなく、キャッシュ・ラインに対応した連続
したデータが得られるという利点がある。さらに、デー
タをバス交換機を介してシステム・バスに結合するため
の時間が必要であるため、列プリチャージ遅延の多くが
いずれにせよ必要である。
ＬＥＡＦ Ｂと呼ばれる２つの部分に分割され、これら
はアドレス・ビット４によって選択またはデコードされ
る。リーフの各々は幅 128ビットであるから、両方のリ
ーフを読み取ることによって、256 ビットを得ることが
できる。各 128ビットの部分のデータをビートと呼ぶ。
以前に述べたように、本明細書で述べるデータの量はデ
ータ・ビット自体の数であって、適切な数のパリティま
たはＥＣＣビットがデータ・ビットに付随していること
を理解すべきである。ＤＲＡＭチップはＲＡＳ後にＣＡ
Ｓという態様でアクセスされ、１つの行アドレス・サイ
クル内で２つの列アドレスにアクセスすることにより、
合計 512ビット、すなわち４つのビートを得ることがで
きる。このモードのアクセスは以下ダブル・ポンピング
と呼ばれるものであって、生じる時間遅延の負担、すな
わち列アドレス・ラインをプリチャージする時間の負担
はさほどではなく、キャッシュ・ラインに対応した連続
したデータが得られるという利点がある。さらに、デー
タをバス交換機を介してシステム・バスに結合するため
の時間が必要であるため、列プリチャージ遅延の多くが
いずれにせよ必要である。
【００３９】図２において、第１ＤＲＡＭメモリ部分
（ＬＥＡＦ Ａ）が参照符号101 で示されており、ＬＥ
ＡＦ Ｂが参照符号103 で示されている。メモリ部分か
ら読み出されたデータは複数バス交換機105 を介して、
システム・バスに結合されている。マザーボードから得
られる各種の信号を組み合わせるための組合せ論理が、
参照符号107 で示すＰＡＬ（プログラマブル・アレイ論
理）集積回路によって行われ、また他のＰＡＬ109 がこ
れらの導かれた信号のいくつかを、以下で説明する各種
の遅延信号と組み合わせるために用いられている。
（ＬＥＡＦ Ａ）が参照符号101 で示されており、ＬＥ
ＡＦ Ｂが参照符号103 で示されている。メモリ部分か
ら読み出されたデータは複数バス交換機105 を介して、
システム・バスに結合されている。マザーボードから得
られる各種の信号を組み合わせるための組合せ論理が、
参照符号107 で示すＰＡＬ（プログラマブル・アレイ論
理）集積回路によって行われ、また他のＰＡＬ109 がこ
れらの導かれた信号のいくつかを、以下で説明する各種
の遅延信号と組み合わせるために用いられている。
【００４０】本明細書で説明する特定の実施例におい
て、メモリ・バンクには４メガビットのＤＲＡＭチップ
が載せられており、これらのチップは行アドレス・スト
ローブ（ＲＡＳ）後60ナノ秒、及び列アドレス・ストロ
ーブ（ＣＡＳ）後15ナノ秒ごとに有効なデータをもたら
すことができる。当分野の技術者が理解しているよう
に、両方の条件が満たされなければならない。図２にお
いて、65ナノ秒の遅延ライン111 がＲＡＳ要件の控えめ
なアナログ値を与えるために利用され、18ナノ秒の遅延
ライン113 及び115 がＣＡＳタイミング要件の控えめな
アナログ値を与える。さらに、14ナノ秒の遅延ライン 1
17を利用して、バス交換機105 を通る伝播時間の控えめ
なアナログ値を与える。図２及び図３の線図において、
いくつかの信号の前にはＮ＿がつけられており、これは
信号が低くなることによって断定されることを示すため
に使用される表記であるにすぎない。ただし、以下の説
明において、これらの接頭辞は省略されている。
て、メモリ・バンクには４メガビットのＤＲＡＭチップ
が載せられており、これらのチップは行アドレス・スト
ローブ（ＲＡＳ）後60ナノ秒、及び列アドレス・ストロ
ーブ（ＣＡＳ）後15ナノ秒ごとに有効なデータをもたら
すことができる。当分野の技術者が理解しているよう
に、両方の条件が満たされなければならない。図２にお
いて、65ナノ秒の遅延ライン111 がＲＡＳ要件の控えめ
なアナログ値を与えるために利用され、18ナノ秒の遅延
ライン113 及び115 がＣＡＳタイミング要件の控えめな
アナログ値を与える。さらに、14ナノ秒の遅延ライン 1
17を利用して、バス交換機105 を通る伝播時間の控えめ
なアナログ値を与える。図２及び図３の線図において、
いくつかの信号の前にはＮ＿がつけられており、これは
信号が低くなることによって断定されることを示すため
に使用される表記であるにすぎない。ただし、以下の説
明において、これらの接頭辞は省略されている。
【００４１】図２及び図３において、マザーボードが必
要なアドレス信号を与えると、これは行アドレス・スト
ローブ信号（ＲＡＳ）を断定する。対応するＤＲＡＭ要
素に印加される他に、ＲＡＳ信号は65ナノ秒の遅延ライ
ン111 によってタイミングを開始する。この遅延ライン
からの出力はＲＡＳ65で示されている。ＲＡＳ信号の断
定後まもなく、マザーボードは列アドレス・ストローブ
信号（ＣＡＳ Ａ及びＣＡＳ Ｂ）を断定する。これら
の信号は別々に印加され、 128ビットのデータの読取り
を可能とする。ＤＲＡＭアレイに印加される他に、これ
らのＣＡＳ信号はそれぞれの遅延ライン113 または115
によってタイミングを開始し、これらの遅延ラインから
の出力はＣＡＳ Ａ18及びＣＡＳ Ｂ18で示されてい
る。２つのビートまたは４つのビートの読取り中に、３
つの信号（ＲＡＳ65、ＣＡＳ Ａ18及びＣＡＳ Ｂ18）
すべてが活動状態となると、プリ・データ・レディ信号
（Ｐ＿ＤＲＤＹ）が断定される。この信号は遅延ライン
117 によってタイミングを開始し、この期間後に、デー
タ・レディ信号（ＤＲＤＹ）が断定され、その後ただち
に、信号ＤＢＤＲＤＹとしてマザーボードへ送られる。
この信号はマザーボードに対して、有効なデータがドー
タ・ボードから得られることを示す。
要なアドレス信号を与えると、これは行アドレス・スト
ローブ信号（ＲＡＳ）を断定する。対応するＤＲＡＭ要
素に印加される他に、ＲＡＳ信号は65ナノ秒の遅延ライ
ン111 によってタイミングを開始する。この遅延ライン
からの出力はＲＡＳ65で示されている。ＲＡＳ信号の断
定後まもなく、マザーボードは列アドレス・ストローブ
信号（ＣＡＳ Ａ及びＣＡＳ Ｂ）を断定する。これら
の信号は別々に印加され、 128ビットのデータの読取り
を可能とする。ＤＲＡＭアレイに印加される他に、これ
らのＣＡＳ信号はそれぞれの遅延ライン113 または115
によってタイミングを開始し、これらの遅延ラインから
の出力はＣＡＳ Ａ18及びＣＡＳ Ｂ18で示されてい
る。２つのビートまたは４つのビートの読取り中に、３
つの信号（ＲＡＳ65、ＣＡＳ Ａ18及びＣＡＳ Ｂ18）
すべてが活動状態となると、プリ・データ・レディ信号
（Ｐ＿ＤＲＤＹ）が断定される。この信号は遅延ライン
117 によってタイミングを開始し、この期間後に、デー
タ・レディ信号（ＤＲＤＹ）が断定され、その後ただち
に、信号ＤＢＤＲＤＹとしてマザーボードへ送られる。
この信号はマザーボードに対して、有効なデータがドー
タ・ボードから得られることを示す。
【００４２】読取りデータにラッチされた後、マザーボ
ードは確認信号ＢＡＣＫを与える。本質的に同時に、マ
ザーボードは列アドレス信号（ＣＡＳ Ａ、ＣＡＳ
Ｂ）のプリチャージを開始する。ＤＲＡＭが２重ポンプ
されるものと想定すると、すなわち、２つの列アドレス
が行アドレスの１サイクル中に読み取られるものと想定
すると、マザーボードは列アドレス・ラインのプリチャ
ージに適切な時間の間待機してから、列アドレス・スト
ローブＣＡＳ Ａ及びＣＡＳ Ｂを再断定する。この
後、最初のサイクルと品質的に同様な２番目のサイクル
が実行される。しかしながら、行アドレス・ストローブ
信号（ＲＡＳ）は継続し、前のサイクルによって断定さ
れるだけとなる。
ードは確認信号ＢＡＣＫを与える。本質的に同時に、マ
ザーボードは列アドレス信号（ＣＡＳ Ａ、ＣＡＳ
Ｂ）のプリチャージを開始する。ＤＲＡＭが２重ポンプ
されるものと想定すると、すなわち、２つの列アドレス
が行アドレスの１サイクル中に読み取られるものと想定
すると、マザーボードは列アドレス・ラインのプリチャ
ージに適切な時間の間待機してから、列アドレス・スト
ローブＣＡＳ Ａ及びＣＡＳ Ｂを再断定する。この
後、最初のサイクルと品質的に同様な２番目のサイクル
が実行される。しかしながら、行アドレス・ストローブ
信号（ＲＡＳ）は継続し、前のサイクルによって断定さ
れるだけとなる。
【００４３】本明細書記載の例で想定している60ナノ秒
のＤＲＡＭチップは現在もっともコスト効果の高いもの
であるが、より高速なチップが今後も入手できると考え
られる。本明細書記載の構成により、遅延ライン111 、
113 及び115 を、新しいＤＲＡＭチップの速度に対応し
た遅延時間を有する構成部品と置き換えることによっ
て、ドータ・ボードをより高速なメモリ・チップに合わ
せて構成することができる。さらに、各メモリ・バンク
ないしドータ・ボードが互いに無関係に構成できるた
め、マザーボードは異なるタイミング・パラメータのド
ータ・ボードに適合することができるとともに、ドータ
・ボードに可能な最大速度で各ドータ・ボードを利用す
ることができる。同様に、より高速なバス交換集積回路
が入手可能になった場合には、これらを容易に用いるこ
とができ、また遅延ライン117 を適切な構成部品と置き
換えるだけで、ドータ・ボードを再構成することができ
る。
のＤＲＡＭチップは現在もっともコスト効果の高いもの
であるが、より高速なチップが今後も入手できると考え
られる。本明細書記載の構成により、遅延ライン111 、
113 及び115 を、新しいＤＲＡＭチップの速度に対応し
た遅延時間を有する構成部品と置き換えることによっ
て、ドータ・ボードをより高速なメモリ・チップに合わ
せて構成することができる。さらに、各メモリ・バンク
ないしドータ・ボードが互いに無関係に構成できるた
め、マザーボードは異なるタイミング・パラメータのド
ータ・ボードに適合することができるとともに、ドータ
・ボードに可能な最大速度で各ドータ・ボードを利用す
ることができる。同様に、より高速なバス交換集積回路
が入手可能になった場合には、これらを容易に用いるこ
とができ、また遅延ライン117 を適切な構成部品と置き
換えるだけで、ドータ・ボードを再構成することができ
る。
【００４４】
【発明の効果】上記したところから、本発明のいくつか
の目的が達成され、かつ他の有利な結果が達成される。
の目的が達成され、かつ他の有利な結果が達成される。
【００４５】各種の変更を本発明の範囲から逸脱するこ
となく、上記の構成に行うことができるのであるから、
上記の説明に含まれている、あるいは添付図面に示した
すべての事項が説明のためのものであって、限定するこ
とを意図するものではないことが理解されよう。
となく、上記の構成に行うことができるのであるから、
上記の説明に含まれている、あるいは添付図面に示した
すべての事項が説明のためのものであって、限定するこ
とを意図するものではないことが理解されよう。
【図１】本発明による拡張可能メモリを利用したディジ
タル・コンピュータの全体的な構成を示すブロック図で
ある。
タル・コンピュータの全体的な構成を示すブロック図で
ある。
【図２】図１のシステムのメモリ・バンクの各々に用い
られる、独立した遅延手段を含んでいる論理回路のブロ
ック図である。
られる、独立した遅延手段を含んでいる論理回路のブロ
ック図である。
【図３】図３の回路に発生する信号のシーケンスを示す
タイミング図である。
タイミング図である。
11 バスシステム 13 アドレス・バス 15 データ・バス 17 インタフェースバス 20 カード 21、23 プロセッサ 25、27 メモリ・コントローラ 31、33 キャッシュ・メモリ 35 アドレス・ライン 37 データ・ライン 39 パリティ検査回路 41 バッファ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シンシア・ジエイ・バーンズ アメリカ合衆国、マサチユーセツツ・ 02038、フランクリン、エイミーズ・ウエ イ・14 (72)発明者 アルバート・テイー・アンドレイド アメリカ合衆国、マサチユーセツツ・ 01536、ノース・グラフトン、イースト・ ストリート・65 (72)発明者 ラルフ・シー・フランジオーソ，ジユニア アメリカ合衆国、マサチユーセツツ・ 02038、フランクリン、ミツドランド・ア ベニユー・23
Claims (16)
- 【請求項１】 データ信号、ならびに所定数の個別に交
換可能なメモリ・バンクへの複数個のシステム・アドレ
ス信号との接続を行うメモリ・サブシステムであって、
かかる各バンクに活動メモリが存在していることを判定
する手段を含んでいるメモリ・サブシステムと、 前記システム・アドレス信号の所定のサブセットによっ
て読み取ることができ、かつ前記メモリ・バンクの個別
の１つを選択して、前記システム・アドレス信号の他の
ものに応答するバンク・アドレス信号をもたらす書込み
可能メモリを含んでいる、前記サブシステム内のプログ
ラマブル・アドレス・デコーダと、 前記メモリ・サブシステムと相互接続された活動メモリ
のバンクの番号を決定し、かつこのようにして決定され
た番号に対応するインタリーブ・バンク・アドレス・パ
ターンをもたらすデータを前記書込み可能メモリに書き
込む手段とを備えていることを特徴とするディジタル・
コンピュータの拡張可能メモリ。 - 【請求項２】 前記書込み可能メモリがスタティックＲ
ＡＭであることを特徴とする請求項１に記載の拡張可能
メモリ。 - 【請求項３】 前記メモリ・バンクの各々がダイナミッ
クＲＡＭからなることを特徴とする請求項１に記載の拡
張可能メモリ。 - 【請求項４】 所定数のメモリ・バンクとの接続を行う
メモリ・サブシステム・ホストと、 前記メモリ・サブシステムに相互接続され、各々がサブ
システムへのその関与を示す手段を含んでいる選択可能
な複数個の活動メモリ・バンクと、 印加されるアドレス信号の事前選択可能な関数としてメ
モリ位置を選択するアドレス・デコーディング論理であ
って、前記関数を選択的に変更して、連続するアドレス
・セグメントを異なるメモリ・バンクへデコードする複
数個の異なるインタリーブ・パターンをもたらす入力を
含んでいる、前記サブシステム・ホスト内のアドレス・
デコーディング論理と、 前記デコーディング論理入力へ制御信号をもたらす書込
み可能メモリと、 前記メモリ・サブシステムに関与する活動メモリのバン
クの番号を決定し、かつこのようにして決定された番号
に対応するインタリーブ・パターンをもたらすデータを
前記書込み可能メモリに書き込む手段とを備えているこ
とを特徴とするディジタル・コンピュータの拡張可能メ
モリ。 - 【請求項５】 前記システムが非活動と識別されたメモ
リ・バンクを含んでおり、かつ前記インタリーブ・パタ
ーンがかかる非活動バンクを物理的に切り放すことなく
前記システムから作動的に除去することを特徴とする請
求項４に記載の拡張可能メモリ。 - 【請求項６】 所定数のメモリ・バンクとの接続を行う
メモリ・サブシステム・ホストと、 前記メモリ・サブシステムに相互接続された選択可能な
複数個のメモリ・バンクと、 印加されるアドレス信号の事前選択可能な関数としてメ
モリ位置を選択するアドレス・デコーディング論理であ
って、前記システム・アドレス信号の所定のサブセット
によって読み取ることができ、かつ前記メモリ・バンク
の個別の１つを選択して、前記システム・アドレス信号
の他のものに応答するバンク・アドレス信号をもたらす
書込み可能メモリに対する入力を含んでいる、前記サブ
システム・ホスト内のアドレス・デコーディング論理
と、 前記デコーディング論理入力へ制御信号をもたらす書込
み可能メモリと、 前記バンクのうち選択されたもののみを用いるインタリ
ーブ・パターンをもたらし、これによって任意のバンク
を物理的に切り放すことなく前記システムから作動的に
除去できるようにするデータを、前記書込み可能メモリ
に書き込む手段とを備えていることを特徴とするディジ
タル・コンピュータの拡張可能メモリ。 - 【請求項７】 所定数のメモリ・バンクとの接続を行う
メモリ・サブシステムと、 印加されるアドレス信号の関数としてメモリ位置を、連
続したアドレス・セグメントを異なるメモリ・バンクへ
デコードするインタリーブ・パターンによって選択す
る、前記サブシステム内のアドレス・デコーディング論
理と、 前記メモリ・サブシステムに相互接続された選択可能な
複数個のメモリ・バンクであって、各々がサブシステム
内にこれが存在していることを示す手段を含んでおり、
各々が読取りリクエスト後にデータの準備ができている
ことを示す信号を生成し、これによって前記メモリ・サ
ブシステムが異なる速度のメモリ・バンクを用いなが
ら、アドレスのインタリーブをもたらすようにするそれ
ぞれ独立したタイミング手段を含んでいるメモリ・バン
クとを備えていることを特徴とするディジタル・コンピ
ュータの拡張可能メモリ。 - 【請求項８】 前記の独立したタイミング手段が遅延ラ
インを含んでいることを特徴とする請求項７に記載の拡
張可能メモリ。 - 【請求項９】 メモリ・バンクがダイナミックＲＡＭか
らなっていることを特徴とする請求項８に記載の拡張可
能メモリ。 - 【請求項１０】 前記メモリ・バンクが異なるサイズの
ものであることを特徴とする請求項７に記載の拡張可能
メモリ。 - 【請求項１１】 さまざまな数のメモリ・バンクを備え
ることのできるディジタル・コンピュータのメモリ・サ
ブシステムを操作する方法であって、 システム・アドレス信号の所定のサブセットによって読
み取ることができ、かつ前記メモリ・バンクの個別の１
つを選択して、前記システム・アドレス信号の他のもの
に応答するバンク・アドレス信号をもたらす書込み可能
メモリを含んでいる、印加されるアドレス信号の事前選
択可能な関数としてメモリ位置を選択するプログラマブ
ル・アドレス・デコーダを備えるステップと、 前記メモリ・サブシステムに関与する活動メモリのバン
クの番号を決定するステップと、 このようにして決定された番号に対応するインタリーブ
・パターンをもたらすデータを前記書込み可能メモリに
書き込むステップとからなるメモリ・サブシステムの操
作方法。 - 【請求項１２】 さまざまな数のメモリ・バンクを備え
ることのできるディジタル・コンピュータのメモリ・サ
ブシステムを操作する方法であって、 システム・アドレス信号の所定のサブセットによって読
み取ることができ、かつ前記メモリ・バンクの個別の１
つを選択して、前記システム・アドレス信号の他のもの
に応答するバンク・アドレス信号をもたらす書込み可能
メモリを含んでいる、印加されるアドレス信号の事前選
択可能な関数としてメモリ位置を選択するプログラマブ
ル・アドレス・デコーダを備えるステップと、 前記バンクのうち選択されたもののみを用いるインタリ
ーブをもたらし、これによって任意のバンクを物理的に
切り放すことなく前記システムから作動的に除去できる
ようにするデータを、前記書込み可能メモリに書き込む
ステップとからなるメモリ・サブシステムの操作方法。 - 【請求項１３】 所定数の個別に交換可能なメモリ・バ
ンクとのアドレス及びデータ接続を行うメモリ・サブシ
ステム・ホストと、 各々がアドレス信号の印加後それぞれの所定の時間でデ
ータ信号をもたらす複数個の類似したメモリ要素からな
っている、前記メモリ・サブシステムと相互接続された
選択可能な複数個の活動メモリ・バンクと、 アドレス信号がバンクのメモリ要素に印加された後それ
ぞれの事前選択可能な時間に出力信号をもたらす、前記
バンクの各々のそれぞれの遅延手段であって、前記の事
前選択可能な時間がそれぞれのメモリ要素のそれぞれ所
定の応答時間に対応している前記バンクの各々のそれぞ
れの遅延手段と、 それぞれのバンクから前記ホストへデータを転送する準
備ができていることを前記ホストに通知し、これによっ
て前記ホストが異なる速度のメモリ要素を用いた混合し
たメモリ・バンクを利用できるようにするそれぞれの遅
延手段が出力する信号に応答する前記バンクの各々の信
号結合手段とを備えていることを特徴とするディジタル
・コンピュータの拡張可能メモリ。 - 【請求項１４】 前記メモリ・バンクの各々がダイナミ
ックＲＡＭからなっていることを特徴とする請求項13に
記載の拡張可能メモリ。 - 【請求項１５】 前記遅延手段がそれぞれのメモリ・バ
ンクのダイナミックＲＡＭのプリチャージ時間に対応し
た遅延をもたらすことを特徴とする請求項１４に記載の
拡張可能メモリ。 - 【請求項１６】 データ信号に対する接続、ならびに所
定数の個別に交換可能なメモリ・バンクへの複数のシス
テム・アドレス信号に対する接続をもたらすメモリ・サ
ブシステムであって、各々のこのようなバンクに活動メ
モリが存在していることを決定する手段を含んでいるメ
モリ・サブシステムと、 各々がアドレス信号の印加後それぞれの所定の時間でデ
ータ信号をもたらす複数個の類似したメモリ要素からな
っている、前記メモリ・サブシステムと相互接続された
選択可能な複数個の活動メモリ・バンクと、 前記システム・アドレス信号の所定のサブセットによっ
て読み取ることができ、かつ前記メモリ・バンクの個別
の１つを選択して、前記システム・アドレス信号の他の
ものに応答するバンク・アドレス信号をもたらす書込み
可能メモリを含んでいる、前記サブシステム内のプログ
ラマブル・アドレス・デコーダと、 前記メモリ・サブシステムと相互接続された活動メモリ
のバンクの番号を決定し、かつこのようにして決定され
た番号に対応するインタリーブ・パターンをもたらすデ
ータを前記書込み可能メモリに書き込む手段と、 アドレス信号がバンクのメモリ要素に印加された後それ
ぞれの事前選択可能な時間に出力信号をもたらす、前記
バンクの各々のそれぞれの遅延手段であって、前記の事
前選択可能な時間がそれぞれのメモリ要素のそれぞれ所
定の応答時間に対応している前記バンクの各々のそれぞ
れの遅延手段と、 それぞれのバンクから前記ホストへデータを転送する準
備ができていることを前記ホストに通知し、これによっ
て前記ホストが異なる速度のメモリ要素を用いた混合し
たメモリ・バンクを利用できるようにするそれぞれの遅
延手段が出力する信号に応答する前記バンクの各々の信
号結合手段とを備えていることを特徴とするディジタル
・コンピュータの拡張可能メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2990593A | 1993-03-11 | 1993-03-11 | |
| US029905 | 1993-03-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076085A true JPH076085A (ja) | 1995-01-10 |
Family
ID=21851507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6062059A Pending JPH076085A (ja) | 1993-03-11 | 1994-03-07 | メモリ・システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5684973A (ja) |
| EP (1) | EP0615190A1 (ja) |
| JP (1) | JPH076085A (ja) |
| CA (1) | CA2116985C (ja) |
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