JPH0760887B2 - 半導体光電変換装置 - Google Patents
半導体光電変換装置Info
- Publication number
- JPH0760887B2 JPH0760887B2 JP59206088A JP20608884A JPH0760887B2 JP H0760887 B2 JPH0760887 B2 JP H0760887B2 JP 59206088 A JP59206088 A JP 59206088A JP 20608884 A JP20608884 A JP 20608884A JP H0760887 B2 JPH0760887 B2 JP H0760887B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- photoelectric conversion
- high resistance
- conversion device
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Element Separation (AREA)
- Light Receiving Elements (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、静電誘導トランジスタ（SIT）を光検出およ
びスイツチング素子として用いる半導体光電変換装置に
関するものである。
びスイツチング素子として用いる半導体光電変換装置に
関するものである。
（従来技術） SITを光検出およびスイツチング素子として用いる半導
体光電変換装置は、例えば特開昭58−93386号、同59−1
07569号、同59−107570号公報に記載されている。第２
図Ａは特開昭59−107569号公報に記載された一次元セン
サの画素構造を示し、１はSiより成るn+基板、２は高抵
抗ｎ層あるいは真性半導体層、３は高不純物濃度のP+領
域から成る第１のゲート（コントロールゲートと呼
ぶ）、４はコントロールゲート３を取り囲むように形成
された高不純物濃度のN+領域から成るソース、５は隣接
する画素間を分離するための高不純物濃度のP+領域から
成る第２ゲート（シールデイングゲートと呼ぶ）、６は
SiO2、Si3N4等のゲート絶縁膜、７はコントロールゲー
ト電極、８はソース電極、９はシールデイングゲート電
極、10はドレイン電極を示す。順次の画素のコントロー
ルゲート電極７には図示しない画素選択回路から読出し
パルスφG1,φG2,…が印刷され、シールデイングゲート
電極９は全画素に亘つて共通に接続され、図示しないバ
イアス回路から所定の電圧VSGが印加される。また、ド
レイン電極10は負荷抵抗11を介してビデオ電源12に接続
される。
体光電変換装置は、例えば特開昭58−93386号、同59−1
07569号、同59−107570号公報に記載されている。第２
図Ａは特開昭59−107569号公報に記載された一次元セン
サの画素構造を示し、１はSiより成るn+基板、２は高抵
抗ｎ層あるいは真性半導体層、３は高不純物濃度のP+領
域から成る第１のゲート（コントロールゲートと呼
ぶ）、４はコントロールゲート３を取り囲むように形成
された高不純物濃度のN+領域から成るソース、５は隣接
する画素間を分離するための高不純物濃度のP+領域から
成る第２ゲート（シールデイングゲートと呼ぶ）、６は
SiO2、Si3N4等のゲート絶縁膜、７はコントロールゲー
ト電極、８はソース電極、９はシールデイングゲート電
極、10はドレイン電極を示す。順次の画素のコントロー
ルゲート電極７には図示しない画素選択回路から読出し
パルスφG1,φG2,…が印刷され、シールデイングゲート
電極９は全画素に亘つて共通に接続され、図示しないバ
イアス回路から所定の電圧VSGが印加される。また、ド
レイン電極10は負荷抵抗11を介してビデオ電源12に接続
される。
第２図Ｂは第２図Ａの等価回路図で、13は受光用のコン
トロールゲートを有するSITを、14は寄生のシールデイ
ングゲートを有するSITを等価的に示すものである。
トロールゲートを有するSITを、14は寄生のシールデイ
ングゲートを有するSITを等価的に示すものである。
第２図Ａに示す一次元センサにおいては、全画素に亘つ
て共通に接続されたシールデイングゲート電極９に一定
のバイアス電圧VSGを印加することにより、各シールデ
イングゲート５から空乏層が広がり、これにより各画素
をそれぞれ分離することができる。このような、分離方
法は構造が簡単となる特長を有するが、反面空乏層で分
離するためその近傍で発生した光電荷がシールデイング
ゲート５を通して収集されてしまい、感度が低下する不
具合がある。このような不具合を解決する方法として、
シールデイングゲート電極９に印加するバイアス電圧V
SGを低くして空乏層の広がりを小さく抑えることが考え
られるが、このようにするとコントロールゲート３に蓄
積された光電荷がシールデイングゲート５を介して隣り
のコントロールゲート３に流入するいわゆる信号のクロ
ストークが起こる問題がある。
て共通に接続されたシールデイングゲート電極９に一定
のバイアス電圧VSGを印加することにより、各シールデ
イングゲート５から空乏層が広がり、これにより各画素
をそれぞれ分離することができる。このような、分離方
法は構造が簡単となる特長を有するが、反面空乏層で分
離するためその近傍で発生した光電荷がシールデイング
ゲート５を通して収集されてしまい、感度が低下する不
具合がある。このような不具合を解決する方法として、
シールデイングゲート電極９に印加するバイアス電圧V
SGを低くして空乏層の広がりを小さく抑えることが考え
られるが、このようにするとコントロールゲート３に蓄
積された光電荷がシールデイングゲート５を介して隣り
のコントロールゲート３に流入するいわゆる信号のクロ
ストークが起こる問題がある。
また、他の分離方法として、画素間に基板と同一導電型
の拡散層を設けたものも提案されている。しかし、この
分離構造を有する従来の半導体光電変換装置において
は、光照射によつて発生した光電荷をSITのゲート領域
に有効に収集するため、画素の実装密度を高くするため
等の理由から、分離領域となる拡散層をSITのゲート領
域に近接して設けている。このため、各画素（SIT）の
受光面積が小さく、特に微弱光における信号のS/N比が
悪いと共に、短波長光の分光感度が低い不具合がある。
の拡散層を設けたものも提案されている。しかし、この
分離構造を有する従来の半導体光電変換装置において
は、光照射によつて発生した光電荷をSITのゲート領域
に有効に収集するため、画素の実装密度を高くするため
等の理由から、分離領域となる拡散層をSITのゲート領
域に近接して設けている。このため、各画素（SIT）の
受光面積が小さく、特に微弱光における信号のS/N比が
悪いと共に、短波長光の分光感度が低い不具合がある。
（発明の目的） 本発明の目的は、上述した不具合を解決し、高感度の半
導体光電変換装置を提供しようとするものである。
導体光電変換装置を提供しようとするものである。
（発明の概要） 本発明は、第一の主電極領域となる一導電型の半導体基
板と、この半導体基板上に設けた一導電型の高抵抗領域
と、この高抵抗領域上に設けた一導電型の第二の主電極
領域および反対導電型のゲート領域とを有する半導体光
電変換装置において、 前記高抵抗領域内に、前記ゲート領域から少なくとも光
励起によって生じるキャリア拡散長を隔てて設けられ、
前記高抵抗領域の不純物濃度よりも高い不純物濃度を有
し、かつ前記第一の主電極領域と同電位の一導電型の画
素分離領域を具えることを特徴とするものである。
板と、この半導体基板上に設けた一導電型の高抵抗領域
と、この高抵抗領域上に設けた一導電型の第二の主電極
領域および反対導電型のゲート領域とを有する半導体光
電変換装置において、 前記高抵抗領域内に、前記ゲート領域から少なくとも光
励起によって生じるキャリア拡散長を隔てて設けられ、
前記高抵抗領域の不純物濃度よりも高い不純物濃度を有
し、かつ前記第一の主電極領域と同電位の一導電型の画
素分離領域を具えることを特徴とするものである。
また、本発明は、第一の主電極領域となる一導電型の半
導体基板と、この半導体基板上に設けた一導電型の高抵
抗領域と、この高抵抗領域上に設けた一導電型の第二の
主電極領域および反対導電型のゲート領域とを有する半
導体光電変換装置において、 前記高抵抗領域内に、前記ゲート領域から少なくとも光
励起によって生じるキャリア拡散長を隔てて設けた絶縁
分離領域と、 この絶縁分離領域の側面に沿って設けられ、前記高抵抗
領域の不純物濃度よりも高い不純物濃度を有し、かつ前
記第一の主電極領域と同電位の一導電型の画素分離領域
とを具えることを特徴とするものである。
導体基板と、この半導体基板上に設けた一導電型の高抵
抗領域と、この高抵抗領域上に設けた一導電型の第二の
主電極領域および反対導電型のゲート領域とを有する半
導体光電変換装置において、 前記高抵抗領域内に、前記ゲート領域から少なくとも光
励起によって生じるキャリア拡散長を隔てて設けた絶縁
分離領域と、 この絶縁分離領域の側面に沿って設けられ、前記高抵抗
領域の不純物濃度よりも高い不純物濃度を有し、かつ前
記第一の主電極領域と同電位の一導電型の画素分離領域
とを具えることを特徴とするものである。
ここで、例えば基板をN+とし、その反対導電型のP+拡散
層から横方向に拡がつた空乏層を受光領域とすると共
に、この受光領域から離れた位置に、例えばN+基板に達
する深さの幅の狭いN+層を形成したとする。このように
すると、N+層は受光領域で生成した電子−正孔対のう
ち、電子に対してはポテンシヤルの谷間として、逆に正
孔に対しては壁として作用する。したがつて、電子−正
孔対はN+層の存在によつて容易に解離し、電子はN+層に
吸い取られ、正孔はN+層のポテンシヤルの壁で反射され
てP+領域に拡散する。しかも、その正孔は電子濃度の小
さい領域を拡散することになるから、その拡散長は長く
なる。このように拡散長が長くなると、より遠くの受光
領域で生成した正孔をもP+領域に収集でき、したがつて
感度が良くなることになる。
層から横方向に拡がつた空乏層を受光領域とすると共
に、この受光領域から離れた位置に、例えばN+基板に達
する深さの幅の狭いN+層を形成したとする。このように
すると、N+層は受光領域で生成した電子−正孔対のう
ち、電子に対してはポテンシヤルの谷間として、逆に正
孔に対しては壁として作用する。したがつて、電子−正
孔対はN+層の存在によつて容易に解離し、電子はN+層に
吸い取られ、正孔はN+層のポテンシヤルの壁で反射され
てP+領域に拡散する。しかも、その正孔は電子濃度の小
さい領域を拡散することになるから、その拡散長は長く
なる。このように拡散長が長くなると、より遠くの受光
領域で生成した正孔をもP+領域に収集でき、したがつて
感度が良くなることになる。
このことを実験的に確めた結果を第３図Ａ〜Ｃおよび第
４図を参照して説明する。第３図Ａ〜Ｃは実験に用いた
試料で、第３図ＡはSiより成るN+基板21上にｉ層22をエ
ピタキシヤル成長させ、このｉ層22にP+拡散領域23を形
成してPINフオトダイオードを構成し、第３図Ｂはその
隣接するPINフオトダイオード間にN+基板21に達するＶ
溝を形成して誘電体24を埋込み、また第３図ＣはＶ溝誘
電体埋込みに代えてN+基板21に達するN+拡散層25を形成
したものである。なお、第３図ＢおよびＣにおいて、P+
拡散領域23と誘電体24およびN+拡散領域25との間の距離
ｘはそれぞれ等しくなつている。実験は、各試料とレー
ザのような光源を用いた微小径の光ビームスポツトとを
相対的に移動させながら、PINフオトダイオードの表面
に光ビームスポツトを照射して各位置ｘにおけるPINフ
オトダイオードの光電流Iphを測定し、その感度分布を
求める。
４図を参照して説明する。第３図Ａ〜Ｃは実験に用いた
試料で、第３図ＡはSiより成るN+基板21上にｉ層22をエ
ピタキシヤル成長させ、このｉ層22にP+拡散領域23を形
成してPINフオトダイオードを構成し、第３図Ｂはその
隣接するPINフオトダイオード間にN+基板21に達するＶ
溝を形成して誘電体24を埋込み、また第３図ＣはＶ溝誘
電体埋込みに代えてN+基板21に達するN+拡散層25を形成
したものである。なお、第３図ＢおよびＣにおいて、P+
拡散領域23と誘電体24およびN+拡散領域25との間の距離
ｘはそれぞれ等しくなつている。実験は、各試料とレー
ザのような光源を用いた微小径の光ビームスポツトとを
相対的に移動させながら、PINフオトダイオードの表面
に光ビームスポツトを照射して各位置ｘにおけるPINフ
オトダイオードの光電流Iphを測定し、その感度分布を
求める。
第４図はその実験結果を示すもので、縦軸は光電流Iph
を、横軸はP+拡散領域23からの距離ｘを表わし、曲線a,
bおよびｃがそれぞれ第３図A,BおよびＣの試料について
の感度分布を示す。曲線ａが示すように、隣接するPIN
フオトダイオード間に何もない場合には、光電流Iphは
距離ｘに対して指数関数的に減少する。これに対し、曲
線ｂおよびｃが示すように、隣接するPINフオトダイオ
ード間に分離領域として作用する誘電体24およびN+拡散
領域25があると、光電流Iphは分離領域内で急激に減少
し、その間における光電流Iphの変化はN+拡散層25を設
けた方が、誘電体24を設けたものに比べ遥かに小さい。
この結果から、N+拡散層25は感度を著しく増加させるよ
うに作用することが実証された。なお、第３図Ｃにおい
て、P+拡散領域23とN+拡散層25との間の距離はN+拡散層
25の不純物濃度が１×1012cm-3のときは60μｍ、１×10
13cm-3のときは20μｍ、１×1014cm-3のときは６μｍ、
１×1015cm-3のときは１μｍ程度が好適である。
を、横軸はP+拡散領域23からの距離ｘを表わし、曲線a,
bおよびｃがそれぞれ第３図A,BおよびＣの試料について
の感度分布を示す。曲線ａが示すように、隣接するPIN
フオトダイオード間に何もない場合には、光電流Iphは
距離ｘに対して指数関数的に減少する。これに対し、曲
線ｂおよびｃが示すように、隣接するPINフオトダイオ
ード間に分離領域として作用する誘電体24およびN+拡散
領域25があると、光電流Iphは分離領域内で急激に減少
し、その間における光電流Iphの変化はN+拡散層25を設
けた方が、誘電体24を設けたものに比べ遥かに小さい。
この結果から、N+拡散層25は感度を著しく増加させるよ
うに作用することが実証された。なお、第３図Ｃにおい
て、P+拡散領域23とN+拡散層25との間の距離はN+拡散層
25の不純物濃度が１×1012cm-3のときは60μｍ、１×10
13cm-3のときは20μｍ、１×1014cm-3のときは６μｍ、
１×1015cm-3のときは１μｍ程度が好適である。
（実施例） 第１図ＡおよびＢは本発明の第１実施例を示すもので、
第１図Ａは一画素の断面構造を、第１図Ｂはその等価回
路を示す。本例では、N+基板31上にN-エピタキシヤル層
32を成長させ、このエピタキシヤル層38にN+ソース領域
33およびこれを囲むようにP+ゲート領域34を形成すると
共に、隣接する画素間でP+ゲート領域34から少く共正孔
の拡散長を隔てた位置に、N+拡散層より成る画素分離領
域35をN+基板31に達するように形成する。なお、36,37
および38はそれぞれソース電極、ゲート電極およびドレ
イン電極を示し、ソース電極36は接地し、ゲート電極37
には抵抗39を介してバイアス電源40からバイアス電圧VG
を印加し、またドレイン電極38には負荷抵抗41を介して
バイアス電源42からドレイン電圧VDSを印加して負荷抵
抗41での光電流による電圧降下を出力端子43から取出す
ようにする。
第１図Ａは一画素の断面構造を、第１図Ｂはその等価回
路を示す。本例では、N+基板31上にN-エピタキシヤル層
32を成長させ、このエピタキシヤル層38にN+ソース領域
33およびこれを囲むようにP+ゲート領域34を形成すると
共に、隣接する画素間でP+ゲート領域34から少く共正孔
の拡散長を隔てた位置に、N+拡散層より成る画素分離領
域35をN+基板31に達するように形成する。なお、36,37
および38はそれぞれソース電極、ゲート電極およびドレ
イン電極を示し、ソース電極36は接地し、ゲート電極37
には抵抗39を介してバイアス電源40からバイアス電圧VG
を印加し、またドレイン電極38には負荷抵抗41を介して
バイアス電源42からドレイン電圧VDSを印加して負荷抵
抗41での光電流による電圧降下を出力端子43から取出す
ようにする。
第５図は本発明の他の実施例を示すものである。本例で
は、エピタキシヤル層32に幅の狭いＶ溝をN+基板31に達
する深さまで堀込んで、このＶ溝の側面に沿つてN+拡散
領域より成る画素分離領域35を形成してＶ溝を絶縁物45
で埋込み、N+基板31の裏面にドレイン電極38を形成した
点が第１図A,Bに示すものと異なり、P+ゲート領域34と
画素分離領域35との間は同様に少く共正孔の拡散長を隔
てている。本例においては、Ｖ溝を形成してその側面に
沿つて画素分離領域35を形成するものであるから、これ
を第１図A,Bのようにエピタキシヤル層32の表面から拡
散して形成する場合に比べて、Ｖ溝とその両側の画素分
離領域35の幅を合わせて１〜２μｍと極めて小さくでき
る利点があり、受光面積をより広くできる。
は、エピタキシヤル層32に幅の狭いＶ溝をN+基板31に達
する深さまで堀込んで、このＶ溝の側面に沿つてN+拡散
領域より成る画素分離領域35を形成してＶ溝を絶縁物45
で埋込み、N+基板31の裏面にドレイン電極38を形成した
点が第１図A,Bに示すものと異なり、P+ゲート領域34と
画素分離領域35との間は同様に少く共正孔の拡散長を隔
てている。本例においては、Ｖ溝を形成してその側面に
沿つて画素分離領域35を形成するものであるから、これ
を第１図A,Bのようにエピタキシヤル層32の表面から拡
散して形成する場合に比べて、Ｖ溝とその両側の画素分
離領域35の幅を合わせて１〜２μｍと極めて小さくでき
る利点があり、受光面積をより広くできる。
第６図ＡおよびＢは本発明の更に他の実施例を示すもの
である。本例では、リニアアレイセンサを示し、第６図
Ａは画素構造を、第６図Ｂは全体の等価回路を表わす。
本例においては、画素構造としてはP+ゲート領域34上に
絶縁膜47を介してゲート電極37を設けることによりゲー
トキヤパシタを形成した点が第１図Ａのものと異なるも
のであり、全体の回路構成としては第２図A,Bにおける
ような寄生のシールデイングゲートを有するSITを有し
ない分回路が簡単になる利点がある。
である。本例では、リニアアレイセンサを示し、第６図
Ａは画素構造を、第６図Ｂは全体の等価回路を表わす。
本例においては、画素構造としてはP+ゲート領域34上に
絶縁膜47を介してゲート電極37を設けることによりゲー
トキヤパシタを形成した点が第１図Ａのものと異なるも
のであり、全体の回路構成としては第２図A,Bにおける
ような寄生のシールデイングゲートを有するSITを有し
ない分回路が簡単になる利点がある。
（発明の効果） 以上述べたように、本発明によれば、ゲート領域でのキ
ャリアの収集率を高めることができるので、光電変換効
率を高くでき、感度を向上させることができると共に、
受光領域を大きくとれるので、短波長光の分光感度も向
上させることができる。例えば、本発明に係るSITイメ
ージセンサによれば、第２図Ａに示すような空乏層分離
を適用する場合に比べ、感度および光感度を20〜30％改
善できる。
ャリアの収集率を高めることができるので、光電変換効
率を高くでき、感度を向上させることができると共に、
受光領域を大きくとれるので、短波長光の分光感度も向
上させることができる。例えば、本発明に係るSITイメ
ージセンサによれば、第２図Ａに示すような空乏層分離
を適用する場合に比べ、感度および光感度を20〜30％改
善できる。
第１図ＡおよびＢは本発明の第１実施例を説明するため
の図、 第２図ＡおよびＢは従来例を説明するための図、 第３図Ａ〜Ｃおよび第４図は本発明の原理を説明するた
めの図、 第５図は本発明の第２実施例を説明するための図、 第６図ＡおよびＢは本発明の第３実施例を説明するため
の図である。 31……基板、32……エピタキシヤル層 33……ソース領域、34……ゲート領域 35……画素分離領域、36……ソース電極 37……ゲート電極、38……ドレイン電極 45……絶縁物、47……絶縁膜
の図、 第２図ＡおよびＢは従来例を説明するための図、 第３図Ａ〜Ｃおよび第４図は本発明の原理を説明するた
めの図、 第５図は本発明の第２実施例を説明するための図、 第６図ＡおよびＢは本発明の第３実施例を説明するため
の図である。 31……基板、32……エピタキシヤル層 33……ソース領域、34……ゲート領域 35……画素分離領域、36……ソース電極 37……ゲート電極、38……ドレイン電極 45……絶縁物、47……絶縁膜
Claims (4)
- 【請求項１】第一の主電極領域となる一導電型の半導体
基板と、この半導体基板上に設けた一導電型の高抵抗領
域と、この高抵抗領域上に設けた一導電型の第二の主電
極領域および反対導電型のゲート領域とを有する半導体
光電変換装置において、 前記高抵抗領域内に、前記ゲート領域から少なくとも光
励起によって生じるキャリア拡散長を隔てて設けられ、
前記高抵抗領域の不純物濃度よりも高い不純物濃度を有
し、かつ前記第一の主電極領域と同電位の一導電型の画
素分離領域を具えることを特徴とする半導体光電変換装
置。 - 【請求項２】前記半導体基板に、前記高抵抗領域、第二
の主電極およびゲート領域を有する光電変換素子を、前
記画素分離領域で分離して一次元または二次元的に複数
設けたことを特徴とする特許請求の範囲第１項記載の半
導体光電変換装置。 - 【請求項３】第一の主電極領域となる一導電型の半導体
基板と、この半導体基板上に設けた一導電型の高抵抗領
域と、この高抵抗領域上に設けた一導電型の第二の主電
極領域および反対導電型のゲート領域とを有する半導体
光電変換装置において、 前記高抵抗領域内に、前記ゲート領域から少なくとも光
励起によって生じるキャリア拡散長を隔てて設けた絶縁
分離領域と、 この絶縁分離領域の側面に沿って設けられ、前記高抵抗
領域の不純物濃度よりも高い不純物濃度を有し、かつ前
記第一の主電極領域と同電位の一導電型の画素分離領域
とを具えることを特徴とする半導体光電変換装置。 - 【請求項４】前記半導体基板に、前記高抵抗領域、第二
の主電極およびゲート領域を有する光電変換素子を、前
記絶縁分離領域および画素分離領域で分離して一次元ま
たは二次元的に複数設けたことを特徴とする特許請求の
範囲第３項記載の半導体光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206088A JPH0760887B2 (ja) | 1984-10-01 | 1984-10-01 | 半導体光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206088A JPH0760887B2 (ja) | 1984-10-01 | 1984-10-01 | 半導体光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184061A JPS6184061A (ja) | 1986-04-28 |
| JPH0760887B2 true JPH0760887B2 (ja) | 1995-06-28 |
Family
ID=16517613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206088A Expired - Lifetime JPH0760887B2 (ja) | 1984-10-01 | 1984-10-01 | 半導体光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760887B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069234B2 (ja) * | 1986-10-01 | 1994-02-02 | 財団法人半導体研究振興会 | 固体撮像装置及びその製造方法 |
| JPS63253675A (ja) * | 1987-04-09 | 1988-10-20 | Mitsubishi Electric Corp | 半導体装置 |
| CN105448945B (zh) * | 2015-12-29 | 2019-07-05 | 同方威视技术股份有限公司 | 同面电极光电二极管阵列及其制作方法 |
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1984
- 1984-10-01 JP JP59206088A patent/JPH0760887B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPS6184061A (ja) | 1986-04-28 |
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