JPH0454987B2 - - Google Patents
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- JPH0454987B2 JPH0454987B2 JP57218586A JP21858682A JPH0454987B2 JP H0454987 B2 JPH0454987 B2 JP H0454987B2 JP 57218586 A JP57218586 A JP 57218586A JP 21858682 A JP21858682 A JP 21858682A JP H0454987 B2 JPH0454987 B2 JP H0454987B2
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- JP
- Japan
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- region
- main electrode
- gate
- switching element
- conductivity type
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は一次元半導体撮像装置に関し、特に静
電誘導トランジスタを光検出及びスイツチング素
子として１つの画素セルを構成し、これを１列に
多数配列して成る一次元半導体撮像装置に関する
ものである。
電誘導トランジスタを光検出及びスイツチング素
子として１つの画素セルを構成し、これを１列に
多数配列して成る一次元半導体撮像装置に関する
ものである。
従来技術と問題点
従来の一次元半導体撮像装置は光検出用のダイ
オードとスイツチ用のMOSトランジスタにより
１つのセルが構成されていて、光検出をダイオー
ドで行ない、このダイオードで検出した光信号そ
のものを出力信号として取り出すので出力信号レ
ベルが小さく感度が悪いという欠点を有してい
る。従つてかかる従来の半導体撮像装置では感度
の点から集積度を高める上に限界がある。
オードとスイツチ用のMOSトランジスタにより
１つのセルが構成されていて、光検出をダイオー
ドで行ない、このダイオードで検出した光信号そ
のものを出力信号として取り出すので出力信号レ
ベルが小さく感度が悪いという欠点を有してい
る。従つてかかる従来の半導体撮像装置では感度
の点から集積度を高める上に限界がある。
発明の目的
本発明はこのような従来の欠点を改善したもの
であり、その目的は１つの画素セルが１トランジ
スタで構成されるという簡単な構成を有し、且つ
光増幅作用が大きくしたがつて単位セル当りの出
力電流が大きくとれ、また高速動作可能な一次元
半導体撮像装置を提供することにある。
であり、その目的は１つの画素セルが１トランジ
スタで構成されるという簡単な構成を有し、且つ
光増幅作用が大きくしたがつて単位セル当りの出
力電流が大きくとれ、また高速動作可能な一次元
半導体撮像装置を提供することにある。
本発明の目的は、第１導電型高抵抗のチヤンネ
ル領域２と、該チヤンネル領域を介して対向する
該第１導電型高不純物密度の第１主電極領域３及
び第２主電極領域１と、該チヤンネル領域に接し
て該第１主電極領域を挟むように設けられた第２
導電型高不純物密度の第１ゲート４及び第２ゲー
ト領域５と、該第１ゲート領域の少なく共一部に
形成された透明電極７を有するコンデンサーとか
ら成る複数の静電誘導トランジスタの一次元配列
と、前記第２ゲート領域に共通に接続された第１
のスイツチング素子TR1と、前記第１主電極領域
に共通に接続された第２のスイツチング素子TR3
と、前記透明電極のそれぞれに接続された走査回
路とから少なく共構成され、前記第１主電極領域
は前記第１主電極領域は前記第２のスイツチング
素子を介してビデオ信号出力端に接続され、前記
第１のスイツチング素子により前記第２ゲート領
域に蓄えられた電荷をクリアーすることによつて
達成され、或いはまた、第１導電型高抵抗のチヤ
ンネル領域２と、該チヤンネル領域を介して対向
する該第１導電型高不純密度の第１主電極領域３
及び第２主電極領域１と、該チヤンネル領域に接
して第１主電極領域を挟むように設けられた第２
導電型高不純物密度の第１ゲート領域４及び第２
ゲート領域５と、該第１ゲート領域の少なく共一
部に形成された透明電極７を有するコンデンサー
とから成る複数の静電誘導トランジスタの一次元
配列と、前記第２ゲート領域を一方の主電極領域
とし、該一次元配列方向に沿つて形成された第２
導電型高不純物密度の半導体領域２０を他方の主
電極領域とし、該一方の主電極領域と、該他方の
主電極領域との間に形成された配線層２２を制御
電極とする第１のスイツチング素子TR1とから構
成され、前記第１主電極領域は第２のスイツチン
グ素子TR3を介してビデオ信号出力端１７に接続
され、該ビデオ信号出力端は負荷抵抗１４を介し
てビデオ電源１５に接続され、前記第２主電極領
域１及び第２ゲート域５はそれぞれ共通にされ、
前記透明電極７は独立して走査回路のそれぞれの
出力に接続され、前記第１のスイツチング素子に
より前記第２ゲート領域に蓄えられた電荷をクリ
アーすることによつて達成され、或いはまた、第
１導電型高抵抗のチヤンネル領域２と、該チヤン
ネル領域を介して対向する該第１導電型高不純物
密度の第１主電極領域３及び第２主電極領域１
と、該チヤンネル領域に接して該第１主電極領域
を挟むように設けられた第２導電型高不純物密度
の第１ゲート領域４及び第２ゲート領域５と、該
第１ゲート領域の少なく共一部に形成された透明
電極７を有するコンデンサーとから成る複数の静
電誘導トランジスタの一次元配列と、前記第２ゲ
ート領域を一方の主電極領域とし、該一次元配列
方向に沿つて形成された第２導電型高不純物密度
の半導体領域２０を他方の主電極領域とし、該一
方の主電極領域と、該他方の主電極領域との間に
形成された配線層２２を制御電極とする第１のス
イツチング素子TR1と、前記第２ゲート領域に一
方の主電極領域を接続し、他方の主電極領域を直
流電源に接続したリフレツシユ用トランジスタと
から構成され、前記第１主電極領域は第２のスイ
ツチング素子TR3を介してビデオ信号出力端１７
に接続され、該ビデオ信号出力端は負荷抵抗１４
を介してビデオ電源１５に接続され、前記第２主
電極領域１及び第２ゲート領域５はそれぞれに共
通され、前記透明電極７は独立して走査回路のそ
れぞれの出力に接続され、前記リフレツシユ用ト
ランジスタにより前記第２ゲート領域を所定の期
間一定電位に保持し、前記第１のスイツチング素
子TR1により前記第２ゲート領域に蓄えられた電
荷をクリアーすることによつて達成される。
ル領域２と、該チヤンネル領域を介して対向する
該第１導電型高不純物密度の第１主電極領域３及
び第２主電極領域１と、該チヤンネル領域に接し
て該第１主電極領域を挟むように設けられた第２
導電型高不純物密度の第１ゲート４及び第２ゲー
ト領域５と、該第１ゲート領域の少なく共一部に
形成された透明電極７を有するコンデンサーとか
ら成る複数の静電誘導トランジスタの一次元配列
と、前記第２ゲート領域に共通に接続された第１
のスイツチング素子TR1と、前記第１主電極領域
に共通に接続された第２のスイツチング素子TR3
と、前記透明電極のそれぞれに接続された走査回
路とから少なく共構成され、前記第１主電極領域
は前記第１主電極領域は前記第２のスイツチング
素子を介してビデオ信号出力端に接続され、前記
第１のスイツチング素子により前記第２ゲート領
域に蓄えられた電荷をクリアーすることによつて
達成され、或いはまた、第１導電型高抵抗のチヤ
ンネル領域２と、該チヤンネル領域を介して対向
する該第１導電型高不純密度の第１主電極領域３
及び第２主電極領域１と、該チヤンネル領域に接
して第１主電極領域を挟むように設けられた第２
導電型高不純物密度の第１ゲート領域４及び第２
ゲート領域５と、該第１ゲート領域の少なく共一
部に形成された透明電極７を有するコンデンサー
とから成る複数の静電誘導トランジスタの一次元
配列と、前記第２ゲート領域を一方の主電極領域
とし、該一次元配列方向に沿つて形成された第２
導電型高不純物密度の半導体領域２０を他方の主
電極領域とし、該一方の主電極領域と、該他方の
主電極領域との間に形成された配線層２２を制御
電極とする第１のスイツチング素子TR1とから構
成され、前記第１主電極領域は第２のスイツチン
グ素子TR3を介してビデオ信号出力端１７に接続
され、該ビデオ信号出力端は負荷抵抗１４を介し
てビデオ電源１５に接続され、前記第２主電極領
域１及び第２ゲート域５はそれぞれ共通にされ、
前記透明電極７は独立して走査回路のそれぞれの
出力に接続され、前記第１のスイツチング素子に
より前記第２ゲート領域に蓄えられた電荷をクリ
アーすることによつて達成され、或いはまた、第
１導電型高抵抗のチヤンネル領域２と、該チヤン
ネル領域を介して対向する該第１導電型高不純物
密度の第１主電極領域３及び第２主電極領域１
と、該チヤンネル領域に接して該第１主電極領域
を挟むように設けられた第２導電型高不純物密度
の第１ゲート領域４及び第２ゲート領域５と、該
第１ゲート領域の少なく共一部に形成された透明
電極７を有するコンデンサーとから成る複数の静
電誘導トランジスタの一次元配列と、前記第２ゲ
ート領域を一方の主電極領域とし、該一次元配列
方向に沿つて形成された第２導電型高不純物密度
の半導体領域２０を他方の主電極領域とし、該一
方の主電極領域と、該他方の主電極領域との間に
形成された配線層２２を制御電極とする第１のス
イツチング素子TR1と、前記第２ゲート領域に一
方の主電極領域を接続し、他方の主電極領域を直
流電源に接続したリフレツシユ用トランジスタと
から構成され、前記第１主電極領域は第２のスイ
ツチング素子TR3を介してビデオ信号出力端１７
に接続され、該ビデオ信号出力端は負荷抵抗１４
を介してビデオ電源１５に接続され、前記第２主
電極領域１及び第２ゲート領域５はそれぞれに共
通され、前記透明電極７は独立して走査回路のそ
れぞれの出力に接続され、前記リフレツシユ用ト
ランジスタにより前記第２ゲート領域を所定の期
間一定電位に保持し、前記第１のスイツチング素
子TR1により前記第２ゲート領域に蓄えられた電
荷をクリアーすることによつて達成される。
発明の実施例
第１図は本発明の一次元半導体撮像装置に使用
する画素セルの１実施例を示す断面図である。
する画素セルの１実施例を示す断面図である。
同図において、１はSiのn+基板、２は高抵抗な
n-層（ないしは真性半導体領域）、３は高不純物
密度なn+領域から成るドレイン、４は高不純物
密度をP+領域から成る第１のゲート（コントロ
ールゲート）、５は高不純物密度なp+領域から成
る第２のゲート（シールデイングゲート）。８は
ドレイン電極、１０はソース電極、６はSiO2膜、
Si3-N4等の絶縁膜、７はコントロールゲート電
極、９はSiO2膜等の表面保護膜、１１はスイツ
チング用のトランジスタ、φSはその制御信号、１
３はφGという読み出しパルス電圧を図示しない
画素選択回路からコントロールゲート電極７に加
える選択線、１４は負荷抵抗、１５はビデオ電圧
電源、１７は出力端子、１８は光入力である。シ
ールデイングゲート５は電気的にフローデイング
の状態若しくは所定のバイアス回路により１定電
圧に保持されている。このシールデイングゲート
５は複数の画素セルを集積化した場合各セルを空
乏層で分離するためのものである。
n-層（ないしは真性半導体領域）、３は高不純物
密度なn+領域から成るドレイン、４は高不純物
密度をP+領域から成る第１のゲート（コントロ
ールゲート）、５は高不純物密度なp+領域から成
る第２のゲート（シールデイングゲート）。８は
ドレイン電極、１０はソース電極、６はSiO2膜、
Si3-N4等の絶縁膜、７はコントロールゲート電
極、９はSiO2膜等の表面保護膜、１１はスイツ
チング用のトランジスタ、φSはその制御信号、１
３はφGという読み出しパルス電圧を図示しない
画素選択回路からコントロールゲート電極７に加
える選択線、１４は負荷抵抗、１５はビデオ電圧
電源、１７は出力端子、１８は光入力である。シ
ールデイングゲート５は電気的にフローデイング
の状態若しくは所定のバイアス回路により１定電
圧に保持されている。このシールデイングゲート
５は複数の画素セルを集積化した場合各セルを空
乏層で分離するためのものである。
静電誘導トランジスタとするためには、チヤン
ネルとなるn-領域２の不純物密度はおおよそ１
×1016cm-3以下、ゲート、ソース、及びドレイン
領域の不純物密度はおおよそ１×1018cm-3以上と
する。ゲート電圧がOVでもドレイン電流が流れ
ないためには拡散電位のみで、ゲートとゲートの
間及びチヤンネルが既に空乏層化するような寸法
と不純物密度に選ぶ。
ネルとなるn-領域２の不純物密度はおおよそ１
×1016cm-3以下、ゲート、ソース、及びドレイン
領域の不純物密度はおおよそ１×1018cm-3以上と
する。ゲート電圧がOVでもドレイン電流が流れ
ないためには拡散電位のみで、ゲートとゲートの
間及びチヤンネルが既に空乏層化するような寸法
と不純物密度に選ぶ。
第２図は第１図の等価回路図である。同図にお
いて光入力１８により静電誘導トランジスタ１９
のゲート領域に光励起された正孔が流れ込み光信
号の書き込みが行なわれる。トランジスタ１１の
ベース（ないしはゲート）にφSというパルス電圧
が加わり、トランジスタ１１が導通してビデオ電
圧源１５の電圧が１９の静電誘導トランジスタに
かかる。このときφGは印加されていない。φGが
印加され静電誘導トランジスタが導通すると、光
入力１８に対応してドレイン電流が生じ出力端子
１７より光出力信号が得られる。光入力１８の強
弱によつて出力端子１７の光出力は変化し、ダイ
ナミツクレンジが大きいという特性が得られ光増
幅率は103と従来のバイポーラトランジスタより
も１桁以上高感度である。なおゲートに設けられ
たコンデンサは光信号の蓄積の直流カツトの作用
を行なう。本実施例においては、第１図の素子断
面構造を有する撮像素子を単位セルとしてライン
状に配列し、このときに各セルを空乏層で互いに
分離する働きを有するシールデイングゲート５を
各セル共通に構成したものである。このように構
成された１次元半導体撮像装置はコントロールゲ
ート４を除くドレイン３、ソース１０、シールデ
イングゲート５のすべての電極がライン状に配列
した全セルにわたつてそれぞれ共通にされてお
り、きわめて簡易な構成でありながら個々の端子
セルが１つの独立したトランジスタとして作用し
従来の撮像セルに比して高速且つ大出力電流の特
性が得られる。
いて光入力１８により静電誘導トランジスタ１９
のゲート領域に光励起された正孔が流れ込み光信
号の書き込みが行なわれる。トランジスタ１１の
ベース（ないしはゲート）にφSというパルス電圧
が加わり、トランジスタ１１が導通してビデオ電
圧源１５の電圧が１９の静電誘導トランジスタに
かかる。このときφGは印加されていない。φGが
印加され静電誘導トランジスタが導通すると、光
入力１８に対応してドレイン電流が生じ出力端子
１７より光出力信号が得られる。光入力１８の強
弱によつて出力端子１７の光出力は変化し、ダイ
ナミツクレンジが大きいという特性が得られ光増
幅率は103と従来のバイポーラトランジスタより
も１桁以上高感度である。なおゲートに設けられ
たコンデンサは光信号の蓄積の直流カツトの作用
を行なう。本実施例においては、第１図の素子断
面構造を有する撮像素子を単位セルとしてライン
状に配列し、このときに各セルを空乏層で互いに
分離する働きを有するシールデイングゲート５を
各セル共通に構成したものである。このように構
成された１次元半導体撮像装置はコントロールゲ
ート４を除くドレイン３、ソース１０、シールデ
イングゲート５のすべての電極がライン状に配列
した全セルにわたつてそれぞれ共通にされてお
り、きわめて簡易な構成でありながら個々の端子
セルが１つの独立したトランジスタとして作用し
従来の撮像セルに比して高速且つ大出力電流の特
性が得られる。
第３図、第４図は本発明の一次元半導体撮像装
置の別の実施例である。
置の別の実施例である。
第３図ａはセル間隔ピツチを詰めるような受光
部形状の一次元半導体撮像装置の要部素子平面図
であり、CG1〜CGoはコントロールゲート、SG
はシールデイングゲート、Ｓ(D)はソース或はドレ
イン、Ｇはゲート領域、SDはシールデイングゲ
ートφG1〜φGoは読み出しパルス電圧である。１つ
のコントロールゲートCG1〜CGoとその両側のソ
ース或はドレインＳ(D)とシールデイングゲート
SGとで第１図に示した１つの画素セルが構成さ
れたこのような画素セルが１列に多数配列されて
いる。各画素セルのソース或はドレインＳ(D)は相
互に接続されビデオ信号線となる。各画素セルの
コントロールゲートCG1〜CGoは各々独立してい
る。各画素セルの他方の主電極（ドレイン或はソ
ース）は第５図に現われていないが、各画素セル
で共通になつている。また複数の画素セルの１側
面（一次元半導体撮像素子の長手方向に沿う面）
に、ゲート領域Ｇとソース或はドレインSDが設
けられている。これは、シールデイングゲート
SGを１方の主電極（ソースまたはドレイン）と
し、ソース或はドレインSDを他方の主電極とし、
シールデイングゲートSGに貯つた電荷をゲート
領域Ｇを介して素子の長手方向と直交する方向に
抜き去るためのスイツチング素子を構成する。電
荷を速やかに抜き去るためには、該スイツチング
素子は高速動作可能な静電誘導トランジスタで構
成することが好ましいがMOSトランジスタ等で
構成しても良い。第３図ｂは第３図ａのＡ−
A′線方向の要部素子断面図であり、第１図と同
一符号は同一部分を示し、２０はソースまたはド
レイン領域になるP+領域、２１はソースまたは
ドレイン電極、２２はゲート電極である。シール
デイングゲート５、P+領域２０がソース、ドレ
イン領域となりゲート電極２２に印加される電圧
φRに応じて該ゲート電極２２直下のn-層にチヤ
ンネルが形成される。
部形状の一次元半導体撮像装置の要部素子平面図
であり、CG1〜CGoはコントロールゲート、SG
はシールデイングゲート、Ｓ(D)はソース或はドレ
イン、Ｇはゲート領域、SDはシールデイングゲ
ートφG1〜φGoは読み出しパルス電圧である。１つ
のコントロールゲートCG1〜CGoとその両側のソ
ース或はドレインＳ(D)とシールデイングゲート
SGとで第１図に示した１つの画素セルが構成さ
れたこのような画素セルが１列に多数配列されて
いる。各画素セルのソース或はドレインＳ(D)は相
互に接続されビデオ信号線となる。各画素セルの
コントロールゲートCG1〜CGoは各々独立してい
る。各画素セルの他方の主電極（ドレイン或はソ
ース）は第５図に現われていないが、各画素セル
で共通になつている。また複数の画素セルの１側
面（一次元半導体撮像素子の長手方向に沿う面）
に、ゲート領域Ｇとソース或はドレインSDが設
けられている。これは、シールデイングゲート
SGを１方の主電極（ソースまたはドレイン）と
し、ソース或はドレインSDを他方の主電極とし、
シールデイングゲートSGに貯つた電荷をゲート
領域Ｇを介して素子の長手方向と直交する方向に
抜き去るためのスイツチング素子を構成する。電
荷を速やかに抜き去るためには、該スイツチング
素子は高速動作可能な静電誘導トランジスタで構
成することが好ましいがMOSトランジスタ等で
構成しても良い。第３図ｂは第３図ａのＡ−
A′線方向の要部素子断面図であり、第１図と同
一符号は同一部分を示し、２０はソースまたはド
レイン領域になるP+領域、２１はソースまたは
ドレイン電極、２２はゲート電極である。シール
デイングゲート５、P+領域２０がソース、ドレ
イン領域となりゲート電極２２に印加される電圧
φRに応じて該ゲート電極２２直下のn-層にチヤ
ンネルが形成される。
次にこの素子の動作について説明する。
第５図は第３図ａ，ｂの一次元半導体撮像装置
の実施例を表わす要部電気回路図であり、Q1〜
Qoは第３図ｂに示した画素セル、TR1はP+領域
２０をソース領域としP+領域（シールデイング
ゲート）５をドレイン領域とするシールデイング
ゲートにたまつた電荷を抜くためのトランジス
タ、φRはその駆動パルス、TR3はビデオ信号線
に挿入されたスイツチング素子例えばトランジス
タ、RLは負荷抵抗、VEはビデオ電圧電源、SCN
は走査回路、φG1〜φGoは各画素セルのコントロー
ルゲートに印加される読み出しパルスである。
の実施例を表わす要部電気回路図であり、Q1〜
Qoは第３図ｂに示した画素セル、TR1はP+領域
２０をソース領域としP+領域（シールデイング
ゲート）５をドレイン領域とするシールデイング
ゲートにたまつた電荷を抜くためのトランジス
タ、φRはその駆動パルス、TR3はビデオ信号線
に挿入されたスイツチング素子例えばトランジス
タ、RLは負荷抵抗、VEはビデオ電圧電源、SCN
は走査回路、φG1〜φGoは各画素セルのコントロー
ルゲートに印加される読み出しパルスである。
トランジスタTR3がオンされるとビデオ電源電
圧VEの出力電圧が負荷抵抗RLを介して各画素セ
ルのソース・ドレイン間に印加されビデオ信号読
出ラインが付勢状態となる。光入力があると発生
した正孔は各画素セルQ1〜Qoのゲートにおける
コンデンサーに蓄積される。なお正孔が蓄積され
ても各画素セルを構成する静電誘導トランジスタ
はオフ状態を維持するようにしておく。次に読出
し時に例えばφG1，φG2，……φGoの順に読み出し
パルスをオンしていくと各画素セルの蓄積電荷量
に応じたビデオ信号が得られる。即ち、各画素セ
ルQ1〜Qoのコントロールゲートには全て同一電
圧の読み出しパルスが印加されるのであるが、コ
ントロールゲートに蓄積された電荷量が各画素セ
ル毎で異なる場合、ドレイン電極３とソース電極
１０の間のチヤンネル層２に出来るところの真の
ゲート点の電位が相違することからソース・ドレ
イン間の実効抵抗が変化し出力端子１７に現われ
るビデオ電圧が変化するものである。云いかえれ
ば各セルごとの照射光量履歴に応じた出力信号を
各セル読み出しパルス印加ごとに独立して、共通
のビデオラインを通じて得ることができるわけで
ある。
圧VEの出力電圧が負荷抵抗RLを介して各画素セ
ルのソース・ドレイン間に印加されビデオ信号読
出ラインが付勢状態となる。光入力があると発生
した正孔は各画素セルQ1〜Qoのゲートにおける
コンデンサーに蓄積される。なお正孔が蓄積され
ても各画素セルを構成する静電誘導トランジスタ
はオフ状態を維持するようにしておく。次に読出
し時に例えばφG1，φG2，……φGoの順に読み出し
パルスをオンしていくと各画素セルの蓄積電荷量
に応じたビデオ信号が得られる。即ち、各画素セ
ルQ1〜Qoのコントロールゲートには全て同一電
圧の読み出しパルスが印加されるのであるが、コ
ントロールゲートに蓄積された電荷量が各画素セ
ル毎で異なる場合、ドレイン電極３とソース電極
１０の間のチヤンネル層２に出来るところの真の
ゲート点の電位が相違することからソース・ドレ
イン間の実効抵抗が変化し出力端子１７に現われ
るビデオ電圧が変化するものである。云いかえれ
ば各セルごとの照射光量履歴に応じた出力信号を
各セル読み出しパルス印加ごとに独立して、共通
のビデオラインを通じて得ることができるわけで
ある。
読み出しパルスφ1〜φoがたとえば順次印加さ
れて１ライン分の読み出しが終了すると次の走査
パルス印加の前にシールデインゲートクリアー用
のトランジスタTR1駆動パルスφRを加え全セルの
シールデイングゲート電位を１定電位にリセツト
する。
れて１ライン分の読み出しが終了すると次の走査
パルス印加の前にシールデインゲートクリアー用
のトランジスタTR1駆動パルスφRを加え全セルの
シールデイングゲート電位を１定電位にリセツト
する。
なお、読み出し用ゲートパルスφG1〜φGoはコン
トロールゲート電極７に印加されて、電極直下の
コントロールゲート領域P+層に蓄積されたフオ
トホールをこれに接するチヤンネル領域２を通じ
てソース電極１０、排出するのに充分な正のパル
ス電圧を加える。このパルスの印加によつてコン
トロールゲートの電位が下り、ソースドレイン間
をピンチオフしていた空乏層が、蓄積されていた
フオトホールの量に応じた程度にひらき、従つて
フオトホール蓄積量に応じて且つ電流増幅された
ソース・ドレイン出力電流が得られることにな
り、このセルからの読み出しが行なわれる。この
読み出しパルスの印加によつてコントロールゲー
ト領域はフオトホールが排出されてリフレツシユ
状態になりいわゆる破壊読み出しとなる。
トロールゲート電極７に印加されて、電極直下の
コントロールゲート領域P+層に蓄積されたフオ
トホールをこれに接するチヤンネル領域２を通じ
てソース電極１０、排出するのに充分な正のパル
ス電圧を加える。このパルスの印加によつてコン
トロールゲートの電位が下り、ソースドレイン間
をピンチオフしていた空乏層が、蓄積されていた
フオトホールの量に応じた程度にひらき、従つて
フオトホール蓄積量に応じて且つ電流増幅された
ソース・ドレイン出力電流が得られることにな
り、このセルからの読み出しが行なわれる。この
読み出しパルスの印加によつてコントロールゲー
ト領域はフオトホールが排出されてリフレツシユ
状態になりいわゆる破壊読み出しとなる。
また、これとは別に、読み出し用ゲートパルス
としてP+のコントロールゲート領域４に蓄積さ
れたフオトホールが排出されない程度のパルスを
与えて読み出し、たとえば１ラインの読み出しが
完了したのちに次の蓄積段階にそなえてコントロ
ールゲート領域をリフレツシユするために以下の
ような方法が採れる。
としてP+のコントロールゲート領域４に蓄積さ
れたフオトホールが排出されない程度のパルスを
与えて読み出し、たとえば１ラインの読み出しが
完了したのちに次の蓄積段階にそなえてコントロ
ールゲート領域をリフレツシユするために以下の
ような方法が採れる。
第５図において共通に形成されたシールデイン
グゲートSGの前述した電荷抜き取り用のトラン
ジスタTR1の前段に当たる箇所Ａ点にこのTR1と
は別のスイツチ用トランジスタのドレインを接続
し、このトランジスタのソース端子から適当な直
流電源を介してアースに接続し、このトランジス
タがオンしたときにシールデイングゲートSGに
負バイアスを与えるように構成しておく。このト
ランジスタのゲートへ、前述したシールデイング
ゲート蓄積電荷クリアー用の制御パルスφRとは
別のコントロールゲートリフレツシユ用の制御パ
ルスφR2を加えることによりシールデイングゲー
ト領域を適当な期間負電位に保たせコントロール
ゲート（第３図ｂの４）に蓄積されていたフオト
ホールを高抵抗のｎ−(i)層２を通じて一旦シール
デイングゲート領域５へ排出させる。しかるのち
に前述したクリアー用トランジスタTR1をパルス
φRによつてオンさせてシールデイングゲートに
集めた読み出し後不要となつたフオトホールを
TR1を通じて適当な時期にアースへ排出させる。
このようにシールデイングゲート電位を読み出し
時とリフレツシユ時とに分けて制御することによ
り、読み出し後適当時間コントロールゲート領域
にフオトキヤリアを保持させながら撮像読出し走
査をくり返し行なわせることが出来有効な方法で
ある。なお、シールデイングゲートTR1によりク
リアーする理由には上記フオトホールの量に応じ
た出力電流が得られるように空乏層のひらきの程
度をコントロールゲートのフオトホールだけによ
つて行なわせるシールデイングゲートの電位が読
み出し時点で動くことによつて若干の空乏層のひ
ろがり状態がかわりひいては光蓄積量と関係のな
い出力電流成分が増えることを防ぐ意味があるこ
とはもちろんである。
グゲートSGの前述した電荷抜き取り用のトラン
ジスタTR1の前段に当たる箇所Ａ点にこのTR1と
は別のスイツチ用トランジスタのドレインを接続
し、このトランジスタのソース端子から適当な直
流電源を介してアースに接続し、このトランジス
タがオンしたときにシールデイングゲートSGに
負バイアスを与えるように構成しておく。このト
ランジスタのゲートへ、前述したシールデイング
ゲート蓄積電荷クリアー用の制御パルスφRとは
別のコントロールゲートリフレツシユ用の制御パ
ルスφR2を加えることによりシールデイングゲー
ト領域を適当な期間負電位に保たせコントロール
ゲート（第３図ｂの４）に蓄積されていたフオト
ホールを高抵抗のｎ−(i)層２を通じて一旦シール
デイングゲート領域５へ排出させる。しかるのち
に前述したクリアー用トランジスタTR1をパルス
φRによつてオンさせてシールデイングゲートに
集めた読み出し後不要となつたフオトホールを
TR1を通じて適当な時期にアースへ排出させる。
このようにシールデイングゲート電位を読み出し
時とリフレツシユ時とに分けて制御することによ
り、読み出し後適当時間コントロールゲート領域
にフオトキヤリアを保持させながら撮像読出し走
査をくり返し行なわせることが出来有効な方法で
ある。なお、シールデイングゲートTR1によりク
リアーする理由には上記フオトホールの量に応じ
た出力電流が得られるように空乏層のひらきの程
度をコントロールゲートのフオトホールだけによ
つて行なわせるシールデイングゲートの電位が読
み出し時点で動くことによつて若干の空乏層のひ
ろがり状態がかわりひいては光蓄積量と関係のな
い出力電流成分が増えることを防ぐ意味があるこ
とはもちろんである。
以上説明したような本発明に係る一次元半導体
撮像装置はその構成がソース、ドレイン、シール
デイングゲートそれぞれが共通にされ、受光面と
してのコントロールゲートだけがセル単位でデイ
スクリートに構成されているにもかかわらず各セ
ルごとの信号分離読み出し性能がきわめて高い。
撮像装置はその構成がソース、ドレイン、シール
デイングゲートそれぞれが共通にされ、受光面と
してのコントロールゲートだけがセル単位でデイ
スクリートに構成されているにもかかわらず各セ
ルごとの信号分離読み出し性能がきわめて高い。
第３図ｃは第３図ａに示された平面形状の一次
元半導体撮像装置を１セル寸法25μ×2500μで１
×８ビツトに配列し試作した素子を使つて構成し
たものであり、８ピクセル並んだラインセンサー
上を直径約200μｍの光ビームスポツトでライン
方向に走査したときの特定セル（第６ピクセル）
からの出力対ビームスポツト位置のグラフであ
り、横軸の１目盛は１ピクセルピツチ25μであ
る。同グラフにおいて、実線は理想的な分離特性
を有するセンサーからの出力の計算値。破線が測
定値である。なお計算値が角ばつたかたちなるの
はテストに用いたビームスポツトが真円ではなく
角ばつた形状をしていることによる。
元半導体撮像装置を１セル寸法25μ×2500μで１
×８ビツトに配列し試作した素子を使つて構成し
たものであり、８ピクセル並んだラインセンサー
上を直径約200μｍの光ビームスポツトでライン
方向に走査したときの特定セル（第６ピクセル）
からの出力対ビームスポツト位置のグラフであ
り、横軸の１目盛は１ピクセルピツチ25μであ
る。同グラフにおいて、実線は理想的な分離特性
を有するセンサーからの出力の計算値。破線が測
定値である。なお計算値が角ばつたかたちなるの
はテストに用いたビームスポツトが真円ではなく
角ばつた形状をしていることによる。
同図よりビームスポツトのセンサー上を移動す
るにつれて第６ピクセルの受光量が変つていくが
その出力特性はきわめて計算値のそれに近い性能
であることがわかる。
るにつれて第６ピクセルの受光量が変つていくが
その出力特性はきわめて計算値のそれに近い性能
であることがわかる。
また第３図ｄは第３図ｃと同じ第６ピクセルに
ついての光ダイナミツク特性測定結果である。照
射光波長は6550Å、光蓄積時間10ｍSec、読出し
用パルスφGは0.8V1μSの条件である。このグラフ
からは本装置のもつ受光感度が高くダイナミツク
レンジも102倍強あり、しかも高出力が得られる
ことが分かる。
ついての光ダイナミツク特性測定結果である。照
射光波長は6550Å、光蓄積時間10ｍSec、読出し
用パルスφGは0.8V1μSの条件である。このグラフ
からは本装置のもつ受光感度が高くダイナミツク
レンジも102倍強あり、しかも高出力が得られる
ことが分かる。
第４図は第３図ａ〜ｄに示した一次元半導体撮
像装置の実施例と異なる要部平面形状を有する一
次元半導体撮像装置の平面図である。同図におい
て単位セルは正方形状をなし一次元方向に配列さ
れており、CGは受光面となるコントロールゲー
ト、Ｄ（Ｓ）はドレイン（又はソース）、SGはシ
ールデイングゲート、Ｓ(D)は図面に現われない基
板の裏側に設けられたソース（又はドレイン）、
Ｇはゲート、SDはクリアー用トランジスタの１
方の電極ソース又はドレイン、φGi、φGi+1はコン
トロールゲートCGに電気的に接続された透明電
極に印加される読み出し用パルス、をそれぞれ示
している。
像装置の実施例と異なる要部平面形状を有する一
次元半導体撮像装置の平面図である。同図におい
て単位セルは正方形状をなし一次元方向に配列さ
れており、CGは受光面となるコントロールゲー
ト、Ｄ（Ｓ）はドレイン（又はソース）、SGはシ
ールデイングゲート、Ｓ(D)は図面に現われない基
板の裏側に設けられたソース（又はドレイン）、
Ｇはゲート、SDはクリアー用トランジスタの１
方の電極ソース又はドレイン、φGi、φGi+1はコン
トロールゲートCGに電気的に接続された透明電
極に印加される読み出し用パルス、をそれぞれ示
している。
このセルの特徴は各コントロールゲートの４辺
を囲むようにドレイン領域が４ケ所形成されてい
て高出力電流が得られる。なお、４辺に配された
ドレイン領域はデバイス上では分離されて４つの
コーナー部が欠除されておりしかもコントロール
ゲート領域の１辺の長さよりドレイン長が短く形
成されているが、これはコーナーにおいては他の
部分に比してコントロールゲートとまわりのシー
ルデイングゲートの間のいわゆるチヤンネル幅が
長くなり空乏層によるピンチオフ状態がコーナー
部で破れてしまい、もれ電流が生じてしまうとい
う不都合を防止するためのものであり、前述した
第３図ａの素子においても共通的に云えることで
ある。従つて第３図ａにおいて図示されたドレイ
ン領域はコントロールゲートの周囲を完全に囲つ
て記されているが第４図に示すようにデバイス内
では各セルごとのドレイン領域はコーナー部をつ
なげずに４辺独立に設けこれをデバイス上の電極
部で共通にする構成をとることが望ましい。
を囲むようにドレイン領域が４ケ所形成されてい
て高出力電流が得られる。なお、４辺に配された
ドレイン領域はデバイス上では分離されて４つの
コーナー部が欠除されておりしかもコントロール
ゲート領域の１辺の長さよりドレイン長が短く形
成されているが、これはコーナーにおいては他の
部分に比してコントロールゲートとまわりのシー
ルデイングゲートの間のいわゆるチヤンネル幅が
長くなり空乏層によるピンチオフ状態がコーナー
部で破れてしまい、もれ電流が生じてしまうとい
う不都合を防止するためのものであり、前述した
第３図ａの素子においても共通的に云えることで
ある。従つて第３図ａにおいて図示されたドレイ
ン領域はコントロールゲートの周囲を完全に囲つ
て記されているが第４図に示すようにデバイス内
では各セルごとのドレイン領域はコーナー部をつ
なげずに４辺独立に設けこれをデバイス上の電極
部で共通にする構成をとることが望ましい。
また、本発明に係る一次元半導体撮像装置がよ
り高い光強度に対して検出力がリニアーであるこ
とを示すために標準的な静電誘導トランジスタを
用いた二次元半導体撮像装置の入射光強度対出力
電圧特性を第７図に示した。第７図における入射
光波長6550Å、光積分時間10ｍｓは前述した本発
明の一次元半導体撮像装置の測定データ（第３図
ｄ）の場合と変らない。なお第７図におけるＡ、
Ｂはデバイスパラメータである。
り高い光強度に対して検出力がリニアーであるこ
とを示すために標準的な静電誘導トランジスタを
用いた二次元半導体撮像装置の入射光強度対出力
電圧特性を第７図に示した。第７図における入射
光波長6550Å、光積分時間10ｍｓは前述した本発
明の一次元半導体撮像装置の測定データ（第３図
ｄ）の場合と変らない。なお第７図におけるＡ、
Ｂはデバイスパラメータである。
また前述した第５図において、走査回路SCN
はSIT（静電誘導トランジスタ）ロジツク等の高
速動作可能なシフトレジストタで構成すると良
い。勿論、シーケンシヤルな読み出しを行なう
他、ランダムアクセスする構成としてもよい。走
査回路SCN、トランジスタTR3、及び同図Ａ点
の電位を制御するためのトランジスタ等は画素セ
ルと同一の半導体基板上に形成することができ
る。本発明の一次元半導体撮像素子によると、読
み出し速度は、ほぼ信号読み出しライン１７の時
定数すなわちビデオライン抵抗RLとソース・ド
レイン間の接合容量（CDS）の積で決まり、RL＝
1KΩに選ぶことが出来、またCDSは10PＦ程度と小
さく形成することが出来るから１ピクセル当り
1KΩ×10PＦ＝10nSccで読み出し可能であつた。
このことから、走査速度をテレビレートより高速
な走査が必要な各種の計測用一次元半導体撮像装
置としても適していることがわかる。
はSIT（静電誘導トランジスタ）ロジツク等の高
速動作可能なシフトレジストタで構成すると良
い。勿論、シーケンシヤルな読み出しを行なう
他、ランダムアクセスする構成としてもよい。走
査回路SCN、トランジスタTR3、及び同図Ａ点
の電位を制御するためのトランジスタ等は画素セ
ルと同一の半導体基板上に形成することができ
る。本発明の一次元半導体撮像素子によると、読
み出し速度は、ほぼ信号読み出しライン１７の時
定数すなわちビデオライン抵抗RLとソース・ド
レイン間の接合容量（CDS）の積で決まり、RL＝
1KΩに選ぶことが出来、またCDSは10PＦ程度と小
さく形成することが出来るから１ピクセル当り
1KΩ×10PＦ＝10nSccで読み出し可能であつた。
このことから、走査速度をテレビレートより高速
な走査が必要な各種の計測用一次元半導体撮像装
置としても適していることがわかる。
第６図、第８図は本発明の一次元半導体撮像装
置に使用する画素セルのそれぞれ異なる他の実施
例を示す要部素子断面図である。
置に使用する画素セルのそれぞれ異なる他の実施
例を示す要部素子断面図である。
第６図はＰ型の高不純物密度（１×1017cm-8以
上）であるコントロールゲート領域４とドレイン
領域３との距離W1をＰ型の高不純物密度（１×
1017cm-8以上）であるシールデイングゲート領域
５とドレイン領域３との距離W2より大きくした
ものである。
上）であるコントロールゲート領域４とドレイン
領域３との距離W1をＰ型の高不純物密度（１×
1017cm-8以上）であるシールデイングゲート領域
５とドレイン領域３との距離W2より大きくした
ものである。
第１図の断面図に示される静電誘導トランジス
タはコントロールゲート４とドレイン３間の距離
W1、シールデイングゲート５とドレイン３間の
距離W2がほぼ同じであつて、コントロールゲー
ト及びシールデイングゲートには同程度の確率で
光によつて発生したキヤリアが蓄積されることか
ら、ソース・ドレイン間の信号電流に与えるコン
トロールゲート及びシールデイングゲートの電圧
変化は同程度の寄与である。これはコントロール
ゲート４とドレイン３間の拡散電位Vb1とシール
デイングゲート５とドレイン３間の拡散電位Vb2
が殆んど等しく光信号１８が照射されたときのコ
ントロールゲート４及びシールデイングゲート５
のドレイン３に対する電位障壁の低下の程度が同
程度に生じることによつている。このためにシー
ルデイングゲートをフローテイングにしても電位
障壁の低下によつてシールデイングゲートとドレ
イン間のチヤンネル領域、コントロールゲートと
ドレイン間のチヤンネル領域と同程度に光電変換
電流が流れシールデイングゲートの電位をチヤン
ネル２に対して固定できなくなる。しかし第６図
のような構成に依ればコントロールゲート４とド
レイン領域３の拡散電位はシールデイングゲート
５とドレイン領域３の拡散電位より低くなり、シ
ールデイングゲート５の光感度が低下する結果上
述の不都合が軽減される。なおコントロールゲー
ト４の不純物密度よりシールデイングゲート５の
不純物密度を１桁高くすれば更に上記効果は大き
くなる。
タはコントロールゲート４とドレイン３間の距離
W1、シールデイングゲート５とドレイン３間の
距離W2がほぼ同じであつて、コントロールゲー
ト及びシールデイングゲートには同程度の確率で
光によつて発生したキヤリアが蓄積されることか
ら、ソース・ドレイン間の信号電流に与えるコン
トロールゲート及びシールデイングゲートの電圧
変化は同程度の寄与である。これはコントロール
ゲート４とドレイン３間の拡散電位Vb1とシール
デイングゲート５とドレイン３間の拡散電位Vb2
が殆んど等しく光信号１８が照射されたときのコ
ントロールゲート４及びシールデイングゲート５
のドレイン３に対する電位障壁の低下の程度が同
程度に生じることによつている。このためにシー
ルデイングゲートをフローテイングにしても電位
障壁の低下によつてシールデイングゲートとドレ
イン間のチヤンネル領域、コントロールゲートと
ドレイン間のチヤンネル領域と同程度に光電変換
電流が流れシールデイングゲートの電位をチヤン
ネル２に対して固定できなくなる。しかし第６図
のような構成に依ればコントロールゲート４とド
レイン領域３の拡散電位はシールデイングゲート
５とドレイン領域３の拡散電位より低くなり、シ
ールデイングゲート５の光感度が低下する結果上
述の不都合が軽減される。なおコントロールゲー
ト４の不純物密度よりシールデイングゲート５の
不純物密度を１桁高くすれば更に上記効果は大き
くなる。
また、第６図の構造にさらにシールデイングゲ
ート５の上側領域からの光の侵入を防ぐために
Al等により形成された遮光マスクをシールデイ
ングゲート上に設けてもよい。n+基板１の不純
物密度、３のn+領域の不純物密度はおおよそ1017
〜1022cm-8としてできるだけ高いことが望まし
い。チヤンネル領域の不純物密度はおおよそ1016
cm-8以下であつて、n-、νあるいは真性半導体領
域とすることができる。コントロールゲート領域
４、シールデイングゲート領域５の不純物密度は
おおよそ1017〜1022cm-8とする。特にコントロー
ルゲート及びシールデイングゲートの不純物密度
に差をつけずに単にW1＞W2とする構造が最む容
易に製造可能である。
ート５の上側領域からの光の侵入を防ぐために
Al等により形成された遮光マスクをシールデイ
ングゲート上に設けてもよい。n+基板１の不純
物密度、３のn+領域の不純物密度はおおよそ1017
〜1022cm-8としてできるだけ高いことが望まし
い。チヤンネル領域の不純物密度はおおよそ1016
cm-8以下であつて、n-、νあるいは真性半導体領
域とすることができる。コントロールゲート領域
４、シールデイングゲート領域５の不純物密度は
おおよそ1017〜1022cm-8とする。特にコントロー
ルゲート及びシールデイングゲートの不純物密度
に差をつけずに単にW1＞W2とする構造が最む容
易に製造可能である。
チヤンネル領域２はn+基板１上へ例えばSiCl4
とH2ガスによる気相成長法によつて形成し、ゲ
ート領域４，５及びn+領域３は通常のボロンな
いしはリンによる選択拡散法あるいは選択イオン
注入法ないしはボロンドープないしはリンドープ
のポリシリコンによる選択拡散により形成され
る。コントロールゲート領域に接続されるキヤパ
シタンスはSiO2，Si3N4，Al2O3，AlNあるいは
これらの複合膜によつて形成される。８，７，１
０各電極はAlもしくはAl−Siの真空蒸着によつ
て形成される。第８図はシールデイングゲート領
域５とドレイン領域３との拡散電位（以下Vbi
（Ｓ）とする）をコントロールゲート領域４とド
レイン領域３の拡散電位（以下Vbi(C)）よりも大
きくするために、シールデイングゲート領域の厚
さ（深さ）をコントロールゲート領域の厚さ（深
さ）よりも大きくしたことを特徴としている。シ
ールデイングゲートのP+領域はコントロールゲ
ートのP+領域よりも深く形成されているのでド
レイン領域に対する拡散電位Vbi（Ｓ）＞Vbi(C)とな
つてシールデイングゲートによる画素間の信号分
離の効果は強くなる。またこのように形成したシ
ールデイングゲート５上及びその周辺のチヤンネ
ル領域に照射される光を遮断するためAl膜など
の遮光膜をシールデイングゲート５上及びその周
辺のチヤンネル領域に設ける構造としてもよい。
とH2ガスによる気相成長法によつて形成し、ゲ
ート領域４，５及びn+領域３は通常のボロンな
いしはリンによる選択拡散法あるいは選択イオン
注入法ないしはボロンドープないしはリンドープ
のポリシリコンによる選択拡散により形成され
る。コントロールゲート領域に接続されるキヤパ
シタンスはSiO2，Si3N4，Al2O3，AlNあるいは
これらの複合膜によつて形成される。８，７，１
０各電極はAlもしくはAl−Siの真空蒸着によつ
て形成される。第８図はシールデイングゲート領
域５とドレイン領域３との拡散電位（以下Vbi
（Ｓ）とする）をコントロールゲート領域４とド
レイン領域３の拡散電位（以下Vbi(C)）よりも大
きくするために、シールデイングゲート領域の厚
さ（深さ）をコントロールゲート領域の厚さ（深
さ）よりも大きくしたことを特徴としている。シ
ールデイングゲートのP+領域はコントロールゲ
ートのP+領域よりも深く形成されているのでド
レイン領域に対する拡散電位Vbi（Ｓ）＞Vbi(C)とな
つてシールデイングゲートによる画素間の信号分
離の効果は強くなる。またこのように形成したシ
ールデイングゲート５上及びその周辺のチヤンネ
ル領域に照射される光を遮断するためAl膜など
の遮光膜をシールデイングゲート５上及びその周
辺のチヤンネル領域に設ける構造としてもよい。
このようにするとシールデイングゲート５とそ
の近傍に光が浸入せず、もつぱらコントロールゲ
ート４とコントロールゲート近傍にのみ光が照射
されることによつてシールデイングゲートの電位
は光によつて変化しにくくなされ、ほぼ一定に保
たれシールデイングゲートを深く拡散させて形成
することに加えてさらに隣接するフオトセルとの
分離が効果的に実施される。
の近傍に光が浸入せず、もつぱらコントロールゲ
ート４とコントロールゲート近傍にのみ光が照射
されることによつてシールデイングゲートの電位
は光によつて変化しにくくなされ、ほぼ一定に保
たれシールデイングゲートを深く拡散させて形成
することに加えてさらに隣接するフオトセルとの
分離が効果的に実施される。
シールデイングゲートの深い拡散は最初にシー
ルデイングゲート領域のみをボロンによつて選択
拡散し、次にコントロールゲート領域の酸化膜を
フオトリソグラフイにようて加工し続けてボロン
による選択拡散を行なうことによつて行なうこと
ができる。第８図に示した実施例のシールデイン
グゲートの不純物密度は1017cm-3〜1022cm-8、コ
ントロールゲートの不純物密度も1017cm-3〜1022
cm-8としn+ドレイン３及びn+基板１は1018cm-3以
上である。
ルデイングゲート領域のみをボロンによつて選択
拡散し、次にコントロールゲート領域の酸化膜を
フオトリソグラフイにようて加工し続けてボロン
による選択拡散を行なうことによつて行なうこと
ができる。第８図に示した実施例のシールデイン
グゲートの不純物密度は1017cm-3〜1022cm-8、コ
ントロールゲートの不純物密度も1017cm-3〜1022
cm-8としn+ドレイン３及びn+基板１は1018cm-3以
上である。
またVbi（Ｓ）＞Vbi(C)とする他の方法としてシー
ルデイングゲート領域近傍のチヤンネル領域２の
不純物密度をコントロールゲート領域４近傍のチ
ヤンネル領域２の不純物密度領域よりも１桁程度
以上高く形成してもよい。
ルデイングゲート領域近傍のチヤンネル領域２の
不純物密度をコントロールゲート領域４近傍のチ
ヤンネル領域２の不純物密度領域よりも１桁程度
以上高く形成してもよい。
以上の実施例においてはｎチヤンネルで説明し
たがもちろんＰチヤンネルでもよいことは明らか
である。また、上記実施例ではすべてゲート側の
n+層３側にビデオ電源を印加し、n+基板１側を
接地した構成で説明したが逆にn+基板１側の電
極１０にビデオ電源を印加しゲート側のn+層３
を接地する逆動作としてもよい。
たがもちろんＰチヤンネルでもよいことは明らか
である。また、上記実施例ではすべてゲート側の
n+層３側にビデオ電源を印加し、n+基板１側を
接地した構成で説明したが逆にn+基板１側の電
極１０にビデオ電源を印加しゲート側のn+層３
を接地する逆動作としてもよい。
又チヤンネル領域が逆導電型の静電誘導トラン
ジスタで構成されてもよい。
ジスタで構成されてもよい。
発明の効果
以上説明したように本発明によればドレインな
いしはソース領域の片方のゲートはコントロール
ゲートとし、他方のゲートはシールデイングゲー
トとした静電誘導トランジスタで各画素セルを構
成しこれを１列に配列してラインセンサーとした
ものであり、１セル１トランジスタ構造である上
に光増幅作用が大きく単位セル当りの出力も大き
くとれ、装置の小型化、簡易化、高集積化が図れ
また高速動作が可能である。特にシールデイング
ゲートを１方の主電極とするシールデイングゲー
トクリア用のスイツチング素子がラインセンサー
の長手方向に沿つて設けられているので、電荷の
抜き取りが各セルに亘り均一且つ速やかに行なえ
より高速動作が可能となる。
いしはソース領域の片方のゲートはコントロール
ゲートとし、他方のゲートはシールデイングゲー
トとした静電誘導トランジスタで各画素セルを構
成しこれを１列に配列してラインセンサーとした
ものであり、１セル１トランジスタ構造である上
に光増幅作用が大きく単位セル当りの出力も大き
くとれ、装置の小型化、簡易化、高集積化が図れ
また高速動作が可能である。特にシールデイング
ゲートを１方の主電極とするシールデイングゲー
トクリア用のスイツチング素子がラインセンサー
の長手方向に沿つて設けられているので、電荷の
抜き取りが各セルに亘り均一且つ速やかに行なえ
より高速動作が可能となる。
第１図、第３図ｂ、第６図、第８図は本発明の
一次元半導体撮像装置に使用する画素セルのそれ
ぞれ異なる実施例を示す要部素子断面図、第２図
は第１図の等価回路図、第３図ａは本発明の一次
元半導体撮像装置の一実施例を示す要部素子平面
図、第３図ｃは第３図ａの一次元半導体撮像装置
の特定単位セルからの信号分離読み出し性能を示
す線図、第３図ｄは第３図ｃと同じ特定単位セル
の光ダイナミツク特性の１例を示す線図、第４図
は本発明の一次元半導体撮像装置の一実施例を示
す要部素子平面図、第５図は第３図ａおよび第４
図に示す一次元半導体撮像装置の等価回路図、第
７図は比較のための二次元半導体撮像装置の単位
セルの光ダイナミツク特性の１例を示す線図であ
る。 １はn+基板、２はn-層、３はドレイン、４は
コントロールゲート、５はシールデイングゲー
ト、６は絶縁膜、７はコントロール電極、８はド
レイン電極、１０はソース電極、１１はスイツチ
ング用のトランジスタ、Q1〜Qoは画素セル、１
７はビデオ出力端子、SCNは走査回路である。
一次元半導体撮像装置に使用する画素セルのそれ
ぞれ異なる実施例を示す要部素子断面図、第２図
は第１図の等価回路図、第３図ａは本発明の一次
元半導体撮像装置の一実施例を示す要部素子平面
図、第３図ｃは第３図ａの一次元半導体撮像装置
の特定単位セルからの信号分離読み出し性能を示
す線図、第３図ｄは第３図ｃと同じ特定単位セル
の光ダイナミツク特性の１例を示す線図、第４図
は本発明の一次元半導体撮像装置の一実施例を示
す要部素子平面図、第５図は第３図ａおよび第４
図に示す一次元半導体撮像装置の等価回路図、第
７図は比較のための二次元半導体撮像装置の単位
セルの光ダイナミツク特性の１例を示す線図であ
る。 １はn+基板、２はn-層、３はドレイン、４は
コントロールゲート、５はシールデイングゲー
ト、６は絶縁膜、７はコントロール電極、８はド
レイン電極、１０はソース電極、１１はスイツチ
ング用のトランジスタ、Q1〜Qoは画素セル、１
７はビデオ出力端子、SCNは走査回路である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型高抵抗のチヤンネル領域２と、該
チヤンネル領域を介して対向する該第１導電型高
不純物密度の第１主電極領域３及び第２主電極領
域１と、該チヤンネル領域に接して該第１主電極
領域を挟むように設けられた第２導電型高不純物
密度の第１ゲート４及び第２ゲート領域５と、該
第１ゲート領域の少なく共一部に形成された透明
電極７を有するコンデンサーとから成る複数の静
電誘導トランジスタの一次元配列と、前記第２ゲ
ート領域に共通に接続された第１のスイツチング
素子TR1と、前記第１主電極領域に共通に接続さ
れた第２のスイツチング素子TR3と、前記透明電
極のそれぞれに接続された走査回路とから少なく
共構成され、前記第１主電極領域は前記第２のス
イツチング素子を介してビデオ信号出力端に接続
され、前記第１のスイツチング素子により前記第
２ゲート領域に蓄えられた電荷をクリアーするこ
とを特徴とする一次元半導体撮像装置。 ２ 第１導電型高抵抗のチヤンネル領域２と、該
チヤンネル領域を介して対向する該第１導電型高
不純密度の第１主電極領域３及び第２主電極領域
１と、該チヤンネル領域に接して第１主電極領域
を挟むように設けられた第２導電型高不純物密度
の第１ゲート領域４及び第２ゲート領域５と、該
第１ゲート領域の少なく共一部に形成された透明
電極７を有するコンデンサーとから成る複数の静
電誘導トランジスタの一次元配列と、前記第２ゲ
ート領域を一方の主電極領域とし、該一次元配列
方向に沿つて形成された第２導電型高不純物密度
の半導体領域２０を他方の主電極領域とし、該一
方の主電極領域と、該他方の主電極領域との間に
形成された配線層２２を制御電極とする第１のス
イツチング素子TR1とから構成され、前記第１主
電極領域は第２のスイツチング素子TR3を介して
ビデオ信号出力端１７に接続され、該ビデオ信号
出力端は負荷抵抗１４を介してビデオ電源１５に
接続され、前記第２主電極領域１及び第２ゲート
領域５はそれぞれ共通にされ、前記透明電極７は
独立して走査回路のそれぞれの出力に接続され、
前記第１のスイツチング素子により前記第２ゲー
ト領域に蓄えられた電荷をクリアーすることを特
徴とする一次元半導体撮像装置。 ３ 第１導電型高抵抗のチヤンネル領域２と、該
チヤンネル領域を介して対向する該第１導電型高
不純物密度の第１主電極領域３及び第２主電極領
域１と、該チヤンネル領域に接して該第１主電極
領域を挟むように設けられた第２導電型高不純物
密度の第１ゲート領域４及び第２ゲート領域５
と、該第１ゲート領域の少なく共一部に形成され
た透明電極７を有するコンデンサーとから成る複
数の静電誘導トランジスタの一次元配列と、前記
第２ゲート領域を一方の主電極領域とし、該一次
元配列方向に沿つて形成された第２導電型高不純
密度の半導体領域２０を他方の主電極領域とし、
該一方の主電極領域と、該他方の主電極領域との
間に形成された配線層２２を制御電極とする第１
のスイツチング素子TR1と、前記第２ゲート領域
に一方の主電極領域を接続し、他方の主電極領域
を直流電源に接続したリフレツシユ用トランジス
タとから構成され、前記第１主電極領域は第２の
スイツチング素子TR3を介してビデオ信号出力端
１７に接続され、該ビデオ信号出力端は負荷抵抗
１４を介してビデオ電源１５に接続され、前記第
２主電極領域１及び第２ゲート領域５はそれぞれ
に共通され、前記透明電極７は独立して走査回路
のそれぞれの出力に接続され、前記リフレツシユ
用トランジスタにより前記第２ゲート領域を所定
の期間一定電位に保持し、前記第１のスイツチン
グ素子TR1により前記第２ゲート領域に蓄えられ
た電荷をクリアーすることを特徴とする一次元半
導体撮像装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218586A JPS59107569A (ja) | 1982-12-13 | 1982-12-13 | 一次元半導体撮像装置 |
| US06/561,110 US4574310A (en) | 1982-12-13 | 1983-12-13 | One-dimensional semiconductor imaging device |
| DE8383112544T DE3379523D1 (en) | 1982-12-13 | 1983-12-13 | One-dimensional semiconductor imaging device |
| EP83112544A EP0111346B1 (en) | 1982-12-13 | 1983-12-13 | One-dimensional semiconductor imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218586A JPS59107569A (ja) | 1982-12-13 | 1982-12-13 | 一次元半導体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107569A JPS59107569A (ja) | 1984-06-21 |
| JPH0454987B2 true JPH0454987B2 (ja) | 1992-09-01 |
Family
ID=16722270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218586A Granted JPS59107569A (ja) | 1982-12-13 | 1982-12-13 | 一次元半導体撮像装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4574310A (ja) |
| EP (1) | EP0111346B1 (ja) |
| JP (1) | JPS59107569A (ja) |
| DE (1) | DE3379523D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59108372A (ja) * | 1982-12-13 | 1984-06-22 | Fuji Photo Film Co Ltd | 半導体光検出装置及びその製造方法 |
| JPS59107570A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| DE3585516D1 (de) * | 1984-12-26 | 1992-04-09 | Canon Kk | Bildsensoranordnung. |
| JPS61248567A (ja) * | 1985-04-26 | 1986-11-05 | Matsushita Electronics Corp | 接合型電界効果トランジスタ |
| JPS62152162A (ja) * | 1985-12-25 | 1987-07-07 | Res Dev Corp Of Japan | 一次元半導体撮像装置 |
| JPH0630392B2 (ja) * | 1985-12-25 | 1994-04-20 | 新技術事業団 | 一次元半導体撮像装置 |
| JPH0644619B2 (ja) * | 1986-07-17 | 1994-06-08 | キヤノン株式会社 | 光電変換装置 |
| JPS6331161A (ja) * | 1986-07-24 | 1988-02-09 | Tokyo Electric Co Ltd | 光電変換装置 |
| US4856367A (en) * | 1987-04-15 | 1989-08-15 | Kanzaki Kokyukoki Mfg., Co. Ltd. | Driving power transmission |
| CN1040073C (zh) * | 1989-12-25 | 1998-10-07 | 石川岛播磨重工业株式会社 | 轧机的板厚控制系统 |
| JP2509127B2 (ja) * | 1992-03-04 | 1996-06-19 | 財団法人半導体研究振興会 | 静電誘導デバイス |
| DE4331392A1 (de) * | 1993-09-15 | 1995-03-16 | Josef Dr Kemmer | Unipolartransistor mit integrierter Rücksetzstruktur |
| JPH11307756A (ja) * | 1998-02-20 | 1999-11-05 | Canon Inc | 光電変換装置および放射線読取装置 |
| JP2001264439A (ja) * | 2000-03-17 | 2001-09-26 | Olympus Optical Co Ltd | 距離測定装置及び距離測定方法 |
| GB0012137D0 (en) | 2000-05-20 | 2000-07-12 | Koninkl Philips Electronics Nv | A semiconductor device |
| DE102006061994B4 (de) | 2006-12-21 | 2011-05-05 | Infineon Technologies Austria Ag | Ladungskompensationsbauelement mit einer Driftstrecke zwischen zwei Elektroden und Verfahren zur Herstellung desselben |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4326209A (en) * | 1977-04-13 | 1982-04-20 | Nippon Gakki Seizo Kabushiki Kaisha | Static induction transistor |
| JPS5918870B2 (ja) * | 1977-05-15 | 1984-05-01 | 財団法人半導体研究振興会 | 半導体集積回路 |
| US4236829A (en) * | 1978-01-31 | 1980-12-02 | Matsushita Electric Industrial Co., Ltd. | Solid-state image sensor |
| JPS5515229A (en) * | 1978-07-18 | 1980-02-02 | Semiconductor Res Found | Semiconductor photograph device |
| JPS5546548A (en) * | 1978-09-28 | 1980-04-01 | Semiconductor Res Found | Electrostatic induction integrated circuit |
| JPS55138269A (en) * | 1979-04-14 | 1980-10-28 | Nippon Gakki Seizo Kk | Integrated circuit device |
| JPS585086A (ja) * | 1981-07-01 | 1983-01-12 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
| JPS5813079A (ja) * | 1981-07-16 | 1983-01-25 | Olympus Optical Co Ltd | イメ−ジセンサ |
| JPS58105672A (ja) * | 1981-12-17 | 1983-06-23 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JP2560038B2 (ja) * | 1987-08-03 | 1996-12-04 | 日本合成ゴム株式会社 | 半導体素子の製造方法 |
-
1982
- 1982-12-13 JP JP57218586A patent/JPS59107569A/ja active Granted
-
1983
- 1983-12-13 DE DE8383112544T patent/DE3379523D1/de not_active Expired
- 1983-12-13 EP EP83112544A patent/EP0111346B1/en not_active Expired
- 1983-12-13 US US06/561,110 patent/US4574310A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0111346A2 (en) | 1984-06-20 |
| EP0111346A3 (en) | 1985-10-09 |
| US4574310A (en) | 1986-03-04 |
| JPS59107569A (ja) | 1984-06-21 |
| DE3379523D1 (en) | 1989-05-03 |
| EP0111346B1 (en) | 1989-03-29 |
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