JPH0760997B2 - 高耐圧出力回路 - Google Patents
高耐圧出力回路Info
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- JPH0760997B2 JPH0760997B2 JP61134503A JP13450386A JPH0760997B2 JP H0760997 B2 JPH0760997 B2 JP H0760997B2 JP 61134503 A JP61134503 A JP 61134503A JP 13450386 A JP13450386 A JP 13450386A JP H0760997 B2 JPH0760997 B2 JP H0760997B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
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- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明は高耐圧出力回路に関するものである。
ロ．従来技術 従来、例えばディスプレイのドライバ用の高耐圧出力の
プル・アップ回路において、プル・アップ用の定電流源
としては、第７図の如き抵抗Ｒや、第８図の如き高耐圧
PNPトランジスタTrが使用されている。但し、HVccは電
源、その反対側は（接地側（プル・ダウン側）を示し、
Ｑ、Ｄはプル・アップ回路を構成する出力段のトランジ
スタ、ダイオードである。
プル・アップ回路において、プル・アップ用の定電流源
としては、第７図の如き抵抗Ｒや、第８図の如き高耐圧
PNPトランジスタTrが使用されている。但し、HVccは電
源、その反対側は（接地側（プル・ダウン側）を示し、
Ｑ、Ｄはプル・アップ回路を構成する出力段のトランジ
スタ、ダイオードである。
しかしながら、第７図の抵抗Ｒ及び第８図のトランジス
タTr共に、電源電圧によってブレークダウンが生じ易
く、期待される高耐圧が得られない。しかも、抵抗Ｒは
良好な定電流特性を示さないため、消費電力とスピード
との両立が難しい。また、第８図のトランジスタTrはス
ピードが遅く、かつ半導体基板へのリークが生じるため
に電力消費量が多くなる。
タTr共に、電源電圧によってブレークダウンが生じ易
く、期待される高耐圧が得られない。しかも、抵抗Ｒは
良好な定電流特性を示さないため、消費電力とスピード
との両立が難しい。また、第８図のトランジスタTrはス
ピードが遅く、かつ半導体基板へのリークが生じるため
に電力消費量が多くなる。
ハ．発明の目的 本発明の目的は、十分な高耐圧特性を再現性良く得るこ
とができ、しかも定電流特性も良好な高耐圧出力回路を
提供することにある。
とができ、しかも定電流特性も良好な高耐圧出力回路を
提供することにある。
ニ．発明の構成 すなわち、本発明は、互いに直列に接続される第１およ
び第２の回路素子を有し、前期第１の回路素子を前記第
１および第２の回路素子の接続中点とプル・ダウン端子
との間に接続し、前記第２の回路素子を前記接続中点と
電源端子との間に接続してなるプル・アップ用定電流源
と、前記第１の回路素子に並列的に接続されており、そ
の制御端子が前記プル・ダウン端子に接続され、前記第
２の回路素子を介して電源電圧を選択的に出力する出力
回路とを含み、前記第２の回路素子は前記出力回路の出
力端子に接続されるゲートを有する電界効果トランジス
タで構成され、前記第１の回路素子のプレークダウン電
圧は前記電界効果トランジスタのピンチオフ電圧よりも
高い高耐圧出力回路に係わるものである。
び第２の回路素子を有し、前期第１の回路素子を前記第
１および第２の回路素子の接続中点とプル・ダウン端子
との間に接続し、前記第２の回路素子を前記接続中点と
電源端子との間に接続してなるプル・アップ用定電流源
と、前記第１の回路素子に並列的に接続されており、そ
の制御端子が前記プル・ダウン端子に接続され、前記第
２の回路素子を介して電源電圧を選択的に出力する出力
回路とを含み、前記第２の回路素子は前記出力回路の出
力端子に接続されるゲートを有する電界効果トランジス
タで構成され、前記第１の回路素子のプレークダウン電
圧は前記電界効果トランジスタのピンチオフ電圧よりも
高い高耐圧出力回路に係わるものである。
ホ．実施例 以下、本発明の実施例を詳細に説明する。
第１図は、本発明による高耐圧出力回路の一例を示すも
のである。第７図及び第８図の回路と著しく異なる構成
は、接地側と電源側との間に、プル・アップ用定電流源
としてのＰチャネル接合型電界効果トランジスタJ1とＮ
チャネルバルク接合型電界効果トランジスタJ2とが直列
に接続されており、トランジスタJ1のプレークダウン電
圧（BVDS（J1））がトランジスタJ2のピンチオフ電圧
（VP（J2））よりも高くなっていること、即ち、 VP（J2）＜BVDS（J1） が成立していることである。
のである。第７図及び第８図の回路と著しく異なる構成
は、接地側と電源側との間に、プル・アップ用定電流源
としてのＰチャネル接合型電界効果トランジスタJ1とＮ
チャネルバルク接合型電界効果トランジスタJ2とが直列
に接続されており、トランジスタJ1のプレークダウン電
圧（BVDS（J1））がトランジスタJ2のピンチオフ電圧
（VP（J2））よりも高くなっていること、即ち、 VP（J2）＜BVDS（J1） が成立していることである。
従って、第１図の点と点との間に接続されたＰチャ
ネルJFET（J1）によって第２図ａの如くに良好な定電流
特性を得ることができると同時に、上記のVP（J2）とBV
DS（J1）との関係によってトランジスタJ1の破壊前にト
ランジスタJ2をピンチオフさせ、前者J1への高電圧の印
加を防止してそのブレークダウンを防ぎ、高耐圧特性を
得ることができる。即ち、上記のノード−間にはFE
T（J2）のピンチオフ電圧（VP）（これは一般に40V以下
にコントロールされる。）以上の電圧は現われないた
め、J1のブレークダウンは生じないのである。従って、
回路的には、高耐圧の定電流源をHVccととの間に設け
たことになる。また、JFET（J1）、（J2）によって、動
作スピードは大きくすることができる。
ネルJFET（J1）によって第２図ａの如くに良好な定電流
特性を得ることができると同時に、上記のVP（J2）とBV
DS（J1）との関係によってトランジスタJ1の破壊前にト
ランジスタJ2をピンチオフさせ、前者J1への高電圧の印
加を防止してそのブレークダウンを防ぎ、高耐圧特性を
得ることができる。即ち、上記のノード−間にはFE
T（J2）のピンチオフ電圧（VP）（これは一般に40V以下
にコントロールされる。）以上の電圧は現われないた
め、J1のブレークダウンは生じないのである。従って、
回路的には、高耐圧の定電流源をHVccととの間に設け
たことになる。また、JFET（J1）、（J2）によって、動
作スピードは大きくすることができる。
また、トランジスタJ1、J2自体は、Bi−CMOS技術、即ち
バイポーラトランジスタと相補型絶縁ゲート型電界効果
トランジスタ（Complementary Metal Oxide Semiconduc
tor Field Effect Transistor）とをモノリシックに形
成して双方の素子でロジックを構成する技術によって、
プロセスの追加なしに形成することができる。これを第
３図及び第４図のデバイス構造で説明する。（但し、CM
OS部分は図示省略し、また第４図では図示容易のために
断面ハッチングは省略した。） 即ち、P-型シリコン基板１の一主面に、N+型埋込み層２
を介してN-型エピタキシヤル層３が成長せしめられ、こ
れがP+型アイソレーション領域４によって各素子領域に
分離されている。図示の素子領域では、エピタキシャル
層３をチャネルとし、N+型拡散領域５、６をソース、ド
レイン領域とし、P+型領域７を基板１と共にゲートとす
るＮチャネルバルクJFET（J2）が構成される一方、エピ
タキシャル層３中のP-型ウエル８に形成されたP+型拡散
領域９、10をソース、ドレイン領域とし、N+型領域11を
エピタキシャル層３と共にゲートとするＰチャネルJFET
（J1）が構成されている。そして、エピタキシャル層３
には上記ゲート７がリング状に形成され、またN+型拡散
領域12にて電位を与えている。なお、上記のJ2のゲート
７は同FETのトップゲートとなり、またJ1のゲート11は
同FETのバックゲート（エピタキシャル層３）に接続さ
れる。また、第３図中の13は第１図のトランジスタＱの
N+型エミッタ領域、14は同トランジスタのP+型ベース領
域であり、エミッタ領域13は配線15によって上記ゲート
７、更には配線16によって破線で示す出力パット17に接
続される。なお、パッド17はゲート７−エピタキシャル
層３とのPN接合を覆う位置まで延設すれば、耐圧を上昇
させることができる。
バイポーラトランジスタと相補型絶縁ゲート型電界効果
トランジスタ（Complementary Metal Oxide Semiconduc
tor Field Effect Transistor）とをモノリシックに形
成して双方の素子でロジックを構成する技術によって、
プロセスの追加なしに形成することができる。これを第
３図及び第４図のデバイス構造で説明する。（但し、CM
OS部分は図示省略し、また第４図では図示容易のために
断面ハッチングは省略した。） 即ち、P-型シリコン基板１の一主面に、N+型埋込み層２
を介してN-型エピタキシヤル層３が成長せしめられ、こ
れがP+型アイソレーション領域４によって各素子領域に
分離されている。図示の素子領域では、エピタキシャル
層３をチャネルとし、N+型拡散領域５、６をソース、ド
レイン領域とし、P+型領域７を基板１と共にゲートとす
るＮチャネルバルクJFET（J2）が構成される一方、エピ
タキシャル層３中のP-型ウエル８に形成されたP+型拡散
領域９、10をソース、ドレイン領域とし、N+型領域11を
エピタキシャル層３と共にゲートとするＰチャネルJFET
（J1）が構成されている。そして、エピタキシャル層３
には上記ゲート７がリング状に形成され、またN+型拡散
領域12にて電位を与えている。なお、上記のJ2のゲート
７は同FETのトップゲートとなり、またJ1のゲート11は
同FETのバックゲート（エピタキシャル層３）に接続さ
れる。また、第３図中の13は第１図のトランジスタＱの
N+型エミッタ領域、14は同トランジスタのP+型ベース領
域であり、エミッタ領域13は配線15によって上記ゲート
７、更には配線16によって破線で示す出力パット17に接
続される。なお、パッド17はゲート７−エピタキシャル
層３とのPN接合を覆う位置まで延設すれば、耐圧を上昇
させることができる。
こうした構造において、ＰチャネルJFET（J1）自体は60
〜80Vの耐圧しかないが、上記したようにノード−
間にはJFET（J2）のピンチオフ電圧（VP）（これは一般
に40V以下にコントロールされる。）以上の電圧は現わ
れないため、J1のブレークダウンは生じないのである。
従って、回路的には、高耐圧の定電流源をHVccととの
間に設けたことになる。なお、上記の各半導体領域は、
Bi−CMOSプロセスにおいて何らの工程を付加することな
しに形成することができる。
〜80Vの耐圧しかないが、上記したようにノード−
間にはJFET（J2）のピンチオフ電圧（VP）（これは一般
に40V以下にコントロールされる。）以上の電圧は現わ
れないため、J1のブレークダウンは生じないのである。
従って、回路的には、高耐圧の定電流源をHVccととの
間に設けたことになる。なお、上記の各半導体領域は、
Bi−CMOSプロセスにおいて何らの工程を付加することな
しに形成することができる。
第５図は、本実施例の高耐圧出力回路をプル・アップ回
路として適用し、これをプル・ダウン回路（接地側）と
接続した例を示している。この場合、既述のトランジス
タＱはダーリントン接続によりトランジスタQ1、Q2、Q
22、Q3、Q33として構成されている。また、トランジス
タQ4は既述のＤに相当している。プル・ダウン回路にお
けるトランジスタQ5、Q6やJ3、J4、抵抗R2等は従来と同
様である。
路として適用し、これをプル・ダウン回路（接地側）と
接続した例を示している。この場合、既述のトランジス
タＱはダーリントン接続によりトランジスタQ1、Q2、Q
22、Q3、Q33として構成されている。また、トランジス
タQ4は既述のＤに相当している。プル・ダウン回路にお
けるトランジスタQ5、Q6やJ3、J4、抵抗R2等は従来と同
様である。
第６図は、本発明の他の実施例を示すものである。
この例では、第１図に比べて、プル・アップ回路の定電
流源として抵抗R3を使用しているが、これによっても、
抵抗R3に加わる電圧はJFET（J2）のVP以上とはならない
ので、ブレークダウンを防ぐことができる。また、その
定電流特性は第２図の破線ｂの如くであって、JFET
（J1）の場合（曲線ａ）よりも多少悪いが、十分使用可
能である。
流源として抵抗R3を使用しているが、これによっても、
抵抗R3に加わる電圧はJFET（J2）のVP以上とはならない
ので、ブレークダウンを防ぐことができる。また、その
定電流特性は第２図の破線ｂの如くであって、JFET
（J1）の場合（曲線ａ）よりも多少悪いが、十分使用可
能である。
以上、本発明を例示したが、上述の例は本発明の技術的
思想に基いて更に変形が可能である。
思想に基いて更に変形が可能である。
例えば、上述のプル・アップ回路の定電流源は種々変更
してよいし、JFET（J2）も構造を変更できるし、その動
作方式も変化させてよい。上述の各半導体領域の導電型
を変換してもよい。また、本発明の出力回路は上述以外
の用途にも適用できる。
してよいし、JFET（J2）も構造を変更できるし、その動
作方式も変化させてよい。上述の各半導体領域の導電型
を変換してもよい。また、本発明の出力回路は上述以外
の用途にも適用できる。
ヘ．発明の作用効果 本発明は上述の如く、プル・アップ回路の定電流源のブ
レークダウン電圧を電源側のトランジスタのピンチオフ
電圧よりも高くしているので、良好な定電流特性が得ら
れると共に高耐圧化を再現性良く実現できる。
レークダウン電圧を電源側のトランジスタのピンチオフ
電圧よりも高くしているので、良好な定電流特性が得ら
れると共に高耐圧化を再現性良く実現できる。
第１図〜第６図は本発明の実施例を示すものであって、 第１図は高耐圧出力回路の等価回路図、 第２図は定電流源のＶ−Ｉ特性図、 第３図は同出力回路の要部平面図、 第４図は第３図のIV−IV線断面図、 第５図は同出力回路をプル・ダウン回路と接続した等価
回路図、 第６図は他の例による高耐圧出力回路の等価回路図 である。 第７図、第８図は従来の高耐圧出力回路の各等価回路図
である。 なお、図面に示す符号において、 ３……エピタキシャル層 ５、６、９、10……ソース又はドレイン領域 ７、11……ゲート ８……ウエル 13……エミッタ領域 14……ベース領域 J1……ＰチャネルJFET J2……ＮチャネルバルクJFET である。
回路図、 第６図は他の例による高耐圧出力回路の等価回路図 である。 第７図、第８図は従来の高耐圧出力回路の各等価回路図
である。 なお、図面に示す符号において、 ３……エピタキシャル層 ５、６、９、10……ソース又はドレイン領域 ７、11……ゲート ８……ウエル 13……エミッタ領域 14……ベース領域 J1……ＰチャネルJFET J2……ＮチャネルバルクJFET である。
Claims (5)
- 【請求項１】互いに直列に接続される第１および第２の
回路素子を有し、前記第１の回路素子を前記第１および
第２の回路素子の接続中点とプル・ダウン端子との間に
接続し、前記第２の回路素子を前記接続中点と電源端子
との間に接続してなるプル・アップ用定電流源と、 前記第１の回路素子に並列的に接続されており、その制
御端子が前記プル・ダウン端子に接続され、前記第２の
回路素子を介して電源電圧を選択的に出力する出力回路
と、 を含み、前記第２の回路素子は前記出力回路の出力端子
に接続されるゲートを有する電界効果トランジスタで構
成され、前記第１の回路素子のブレークダウン電圧は前
記電界効果トランジスタのピンチオフ電圧よりも高い高
耐圧出力回路。 - 【請求項２】前記電界効果トランジスタは接合型電界効
果トランジスタであり、前記第１の回路素子はそのゲー
トが前記接続中点に接続された接合型電界効果トランジ
スタである特許請求の範囲第１項に記載の高耐圧出力回
路。 - 【請求項３】前記第１の回路素子は抵抗で構成される特
許請求の範囲第１項に記載の高耐圧出力回路。 - 【請求項４】前記出力回路は、そのベースが前記プル・
ダウン端子に接続され、かつ前記第２の回路素子を介し
て電源電圧を選択的に出力するバイポーラトランジスタ
と、前記バイポーラトランジスタの出力端子から前記プ
ル・ダウン端子への方向を順方向として両端子の間に接
続される整流素子とを有する特許請求の範囲第１項ない
し第３項のいずれかに記載の高耐圧出力回路。 - 【請求項５】前記バイポーラトランジスタがダーリント
ン接続された複数のトランジスタで構成される特許請求
の範囲第４項に記載の高耐圧出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134503A JPH0760997B2 (ja) | 1986-06-09 | 1986-06-09 | 高耐圧出力回路 |
| US07/245,999 US4857780A (en) | 1986-06-09 | 1988-09-14 | High withstand voltage output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134503A JPH0760997B2 (ja) | 1986-06-09 | 1986-06-09 | 高耐圧出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290210A JPS62290210A (ja) | 1987-12-17 |
| JPH0760997B2 true JPH0760997B2 (ja) | 1995-06-28 |
Family
ID=15129847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134503A Expired - Lifetime JPH0760997B2 (ja) | 1986-06-09 | 1986-06-09 | 高耐圧出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4857780A (ja) |
| JP (1) | JPH0760997B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005061A (en) * | 1990-02-05 | 1991-04-02 | Motorola, Inc. | Avalanche stress protected semiconductor device having variable input impedance |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5233464A (en) * | 1975-09-10 | 1977-03-14 | Toshiba Corp | Logic circuit |
| CH631298A5 (de) * | 1977-01-10 | 1982-07-30 | Kremlev V J | Integrierte logische schaltung. |
| US4314267A (en) * | 1978-06-13 | 1982-02-02 | Ibm Corporation | Dense high performance JFET compatible with NPN transistor formation and merged BIFET |
| US4663547A (en) * | 1981-04-24 | 1987-05-05 | General Electric Company | Composite circuit for power semiconductor switching |
| US4645957A (en) * | 1983-01-03 | 1987-02-24 | General Electric Company | Normally-off semiconductor device with low on resistance and circuit analogue |
| US4678936A (en) * | 1984-02-17 | 1987-07-07 | Analog Devices, Incorporated | MOS-cascoded bipolar current sources in non-epitaxial structure |
| JPH0758899B2 (ja) * | 1985-06-12 | 1995-06-21 | シーメンス、アクチエンゲゼルシヤフト | 電子スイツチ |
-
1986
- 1986-06-09 JP JP61134503A patent/JPH0760997B2/ja not_active Expired - Lifetime
-
1988
- 1988-09-14 US US07/245,999 patent/US4857780A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62290210A (ja) | 1987-12-17 |
| US4857780A (en) | 1989-08-15 |
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