JPH0761000B2 - Semiconductor integrated circuit - Google Patents
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- JPH0761000B2 JPH0761000B2 JP59058268A JP5826884A JPH0761000B2 JP H0761000 B2 JPH0761000 B2 JP H0761000B2 JP 59058268 A JP59058268 A JP 59058268A JP 5826884 A JP5826884 A JP 5826884A JP H0761000 B2 JPH0761000 B2 JP H0761000B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バイポーラ集積回路の電流源回路の改良に関
するもので、高速化および低消費電力化のための回路技
術を提供するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a current source circuit of a bipolar integrated circuit, and provides a circuit technique for increasing speed and reducing power consumption.
第１図に、従来の定電流源回路を使用したエミツタ結合
形論理回路を示す。同図において、NPNトランジスタQ3
のベースには、一定の基準電圧VBBを加えている。I1は
定電流源である。負荷抵抗R3,R3′は、Q3,Q3′が飽和し
ない値に選んである。Q3とQ3′は差動増幅器を構成して
いる。Q4,Q4′はエミツタフオロア用トランジスタであ
る。Q4,Q4′のエミツタには、それぞれ負荷容量CL,CL′
と、トランジスタQ1と抵抗R1からなる従来の定電流源回
路I2が１つずつ接続されている。FIG. 1 shows an emitter-coupled logic circuit using a conventional constant current source circuit. In the figure, NPN transistor Q 3
A constant reference voltage V BB is added to the base of the. I1 is a constant current source. The load resistors R3 and R3 'are selected so that Q3 and Q3' are not saturated. Q3 and Q3 'form a differential amplifier. Q4 and Q4 'are transistors for emitter followers. The Q4 and Q4 ′ emitters have load capacities C L and C L ′, respectively.
And a conventional constant current source circuit I 2 including a transistor Q1 and a resistor R1 are connected one by one.
このように構成された従来形回路の欠点を説明する。Q
3′のベース電位が低電位から高電位に遷移し、VBBより
高い電位になると、定電流源I1の電流は、Q3′,R3′を
介して流れ、Q3′のコレクタ電位VC′は、高電圧から低
電位に遷移する。引き続き、Q4′のエミツタＰ′も高電
位から低電位に遷移する。この時、負荷容量CL′は、前
記Ｐ′点の遷移時間を遅らせる作用をする。すなわち、
CL′に蓄積された電荷を引き抜く時間が前記遷移時間を
遅らせる原因となる。信号線の電位降下時間ΔＴは、Δ
Ｔ≒Ｃ・ΔV/I（Ｃは容量，ΔＶは電圧変化分,Iは電
流）で表わされる。従つて、第２図に示す従来の定電流
源を使用して、大きな負荷容量CL′を有する信号線の電
位降下をすみやかに行うためには、大電流を流さなけれ
ばならない。そのため、消費電力が大きくなる。すなわ
ち、従来の定電流源回路は、高速化のために消費電力を
犠牲にしなければならない欠点があつた。The disadvantages of the conventional circuit thus constructed will be described. Q
When the base potential of 3 ′ transitions from a low potential to a high potential and becomes higher than V BB , the current of the constant current source I1 flows through Q3 ′ and R3 ′, and the collector potential VC ′ of Q3 ′ becomes Transition from high voltage to low potential. Subsequently, the emitter P'of Q4 'also transits from the high potential to the low potential. At this time, the load capacitance C L ′ acts to delay the transition time at the point P ′. That is,
The time taken to remove the charge accumulated in C L ′ causes the transition time to be delayed. The potential drop time ΔT of the signal line is Δ
It is represented by T≈C · ΔV / I (C is capacitance, ΔV is voltage change, and I is current). Therefore, in order to promptly drop the potential of the signal line having a large load capacitance C L ′ using the conventional constant current source shown in FIG. 2, a large current must be passed. Therefore, power consumption increases. That is, the conventional constant current source circuit has a drawback that power consumption must be sacrificed in order to increase the speed.
本発明は、前述の如き欠点を改善した新規な発明であ
り、その目的は、信号線の電位が高電位から低電位に切
りかわる時に、前記信号線にパルス大電流を発生させ、
信号線容量に蓄積された電荷をすみやかに抜きとり、信
号線電位の下降時間の短縮と低消費電力化をはかること
にある。The present invention is a novel invention in which the above-mentioned drawbacks have been improved, and an object thereof is to generate a large pulse current in the signal line when the potential of the signal line switches from a high potential to a low potential,
The purpose is to promptly remove the electric charge accumulated in the signal line capacitance to shorten the fall time of the signal line potential and reduce power consumption.
その目的を達成するために、本発明の半導体電流源回路
１は、第２図のように電位を降下させ、電位変化をほと
んど遅延なく伝達する電位伝達回路２パルス電流を発生
するパルス電流源回路３、電位変化を遅延させパルス電
流の流れる経路となる遅延回路４および電流源回路５か
ら構成されている。本回路において、電位伝達回路の入
力TIが低電位時および高電位時の定常状態においては、
パルス電流源回路３には、電流源回路５の定常電流が流
れている。一方電位伝達回路２の入力TIが、低電位から
高電位に切り換わる時、第３図に示すように電位伝達回
路２の出力TOと遅延回路４の入力Ｄとの電位差を広げる
と同時に、電位変化分をパルス大電流に変えてその大電
流をパルス電流源の接続部Ｐに発生させる。従つて、パ
ルス電流源３の接続部Ｐを容量の大きな信号線に接続
し、前記パルス大電流を流すことによつて、信号線容量
の電荷をすみやかに引き抜き、信号線電位の下降時間を
短縮させることが出来る。しかも、定常時は、この大電
流は流れないので、低消費電力化出来ることを特徴とし
ている。本回路を実現する手段は種々あり、以下その例
とこれらを実際の回路に適用した例を詳細に説明する。In order to achieve the object, the semiconductor current source circuit 1 of the present invention is a pulse current source circuit for generating a pulse current, which is a potential transfer circuit 2 for lowering a potential and transmitting a potential change with almost no delay as shown in FIG. 3. The delay circuit 4 and the current source circuit 5 delay the potential change and serve as a path through which the pulse current flows. In this circuit, in the steady state when the input TI of the potential transfer circuit is low potential and high potential,
A steady current of the current source circuit 5 flows through the pulse current source circuit 3. On the other hand, when the input TI of the potential transfer circuit 2 is switched from the low potential to the high potential, the potential difference between the output TO of the potential transfer circuit 2 and the input D of the delay circuit 4 is widened as shown in FIG. The amount of change is changed to a pulse large current, and the large current is generated at the connection portion P of the pulse current source. Therefore, by connecting the connection portion P of the pulse current source 3 to a signal line having a large capacitance and flowing the large pulse current, the charge of the signal line capacitance is promptly extracted, and the fall time of the signal line potential is shortened. It can be done. Moreover, since this large current does not flow in a steady state, the power consumption can be reduced. There are various means for realizing this circuit, and examples thereof and examples in which they are applied to an actual circuit will be described in detail below.
実施例１ 第４図に実施例１を示す。同図は、本発明に係る半導体
電流源回路を使用し、エミツタ結合形論理回路を構成し
ている。同図において、NPNトランジスタQ3のベースに
は、一定の基準電圧VBBを加えている。I1は定電流源で
ある。Q3とQ3′は差動増幅器を構成している。Q4,Q4′
はエミツタフオロワ用トランジスタである。Q4,Q4′の
エミツタには、それぞれ負荷容量CL,CL′と、本発明の
回路である半導体電流源回路１−Ａが１つずつ接続され
ている。この半導体電源回路１−Ａは、レベルシフトダ
イオードD1とスピードアツプコンデンサC1からなる電位
伝達回路,NPNトランジスタQ2からなるパルス電流源回路
３−A,コンデンサC2からなる遅延回路４−A,およびNPN
トランジスタQ1,抵抗R1からなる低電流源回路５−Ａで
構成されている。なお、上記トランジスタQ1のベースに
抵抗を接続すると、ベース電流の変動に起因するベース
電位の変動によりコレクタ電流（定電流源としての電
流）が大きく変動するので好ましくない。Example 1 Example 1 is shown in FIG. In the figure, the semiconductor current source circuit according to the present invention is used to form an emitter-coupled logic circuit. In the figure, a constant reference voltage V BB is applied to the base of the NPN transistor Q3. I1 is a constant current source. Q3 and Q3 'form a differential amplifier. Q4, Q4 ′
Is a transistor for EMIFTA follower. The load capacitors C L and C L ′ and the semiconductor current source circuit 1-A that is the circuit of the present invention are connected to the emitters of Q4 and Q4 ′, respectively. This semiconductor power supply circuit 1-A includes a potential transfer circuit including a level shift diode D1 and a speed-up capacitor C1, a pulse current source circuit 3-A including an NPN transistor Q2, a delay circuit 4-A including a capacitor C2, and an NPN.
It is composed of a low current source circuit 5-A composed of a transistor Q1 and a resistor R1. Note that it is not preferable to connect a resistor to the base of the transistor Q1 because the collector current (current as a constant current source) fluctuates greatly due to fluctuations in the base potential caused by fluctuations in the base current.
上記本発明回路の作用を説明する。Q3′のベース電位が
低電位から高電位に遷移し、VBBより高い電位になる
と、低電流源I1の電流は、Q3′,R3′を介して流れ、Q
3′のコレクタ電位VC′は、高電位から低電位に遷移す
る。この時、負荷容量CL′は、前記Ｐ′点の遷移時間を
遅らせる作用をする。すなわち、CL′に蓄積された電荷
を引き抜く時間が前記遷移時間を遅らせる原因となる。
ところが、本回路では、下記のような効果により、この
遷移時間を短縮出来る。前記Ｐ′の点が降下する時に、
Q3のコレクタVCおよびQ4のエミツタＰが、低電位から高
電位に遷移する。この電位変化は、スピードアツプコン
デンサC1の効果により、ほとんど遅延することなく伝達
され、トランジスタQ2のベースTOが低電位から高電位に
遷移する。引き続きQ2のエミツタＤも低電位から高電位
に遷移しようとする。しかし、コンデンタC2の容量が大
容量のため、この容量の充電に時間を要する。この時の
充電電流は、ΔＩ＝C2・ΔV/ΔＶ（ΔＩは電流の増分，
ΔＶはコンデンサC2に加わる電圧の増分，ΔＴは時間の
増分）で決まると大きさを有する。このため、C2が大き
く、単位時間当たりの電位変化が大きければ大きいほ
ど、充電電流は大きくなる。この電流は、Q2のコレクタ
すなわち前記Ｐ′点にパルス大電流となつて流れる。こ
のため、この大電流は、負荷容量CL′に蓄積された電荷
をすみやかに引き抜き、第５図に示すように、Q4′のエ
ミツタＰ′の下降時間を非常に短縮出来る。第５図は、
同一消費電力のもとで、第１図に示した従来形の定電流
源を使用した場合の遷移する電位波形（破線）と本発明
の半導体電流源を使用した場合の電位波形（実線）とを
示している。Q4のエミツタＰの電位が、完全に高電位の
定常状態になれば、前記充電電流の式ΔＩ＝C2・ΔV/Δ
ＴでΔＶ＝０となるためパルス大電流は流れない。すな
わち、前記パルス電流は、過渡時にしか大電流を流さな
いので、高速化と低消費電力が同時に可能である。The operation of the circuit of the present invention will be described. When the base potential of Q3 ′ transitions from a low potential to a high potential and becomes higher than V BB , the current of the low current source I1 flows through Q3 ′ and R3 ′,
The 3'collector potential VC 'transitions from a high potential to a low potential. At this time, the load capacitance C L ′ acts to delay the transition time at the point P ′. That is, the time for extracting the charges accumulated in C L ′ causes the delay of the transition time.
However, in this circuit, this transition time can be shortened by the following effects. When the point P ′ descends,
The collector VC of Q3 and the emitter P of Q4 transition from low potential to high potential. This potential change is transmitted by the effect of the speed-up capacitor C1 with almost no delay, and the base TO of the transistor Q2 transits from a low potential to a high potential. Subsequently, the emitter D of Q2 also tries to transit from the low potential to the high potential. However, since the capacity of the condenser C2 is large, it takes time to charge this capacity. The charging current at this time is ΔI = C2 · ΔV / ΔV (ΔI is the increment of current,
ΔV has a magnitude when determined by the increment of the voltage applied to the capacitor C2 and ΔT is the increment of the time). Therefore, the larger C2 and the larger the potential change per unit time, the larger the charging current. This current flows as a large pulse current in the collector of Q2, that is, the point P '. Therefore, this large current promptly draws out the electric charge accumulated in the load capacitance C L ′, and as shown in FIG. 5, the fall time of the emitter P ′ of Q4 ′ can be greatly shortened. Figure 5 shows
Under the same power consumption, a transitional potential waveform (dashed line) when the conventional constant current source shown in FIG. 1 is used and a potential waveform (solid line) when the semiconductor current source of the present invention is used. Is shown. If the potential of the emitter P of Q4 is completely in the high potential steady state, the charging current formula ΔI = C2 · ΔV / Δ
Since ΔV = 0 at T, a large pulse current does not flow. That is, since the pulse current flows a large current only during a transition, it is possible to achieve high speed and low power consumption at the same time.
実施例２ 第６図に示す。同図は、本発明に係る半導体電流源回路
１−Ｂを用いて、エミツタ結合形論理回路を構成してい
る。前記半導体電流源回路１−Ｂはレベルシフトダイオ
ードD1とレベル調節用の抵抗R2およびスピードアツプコ
ンデンサからなる電位伝達回路２−B,NPNトランジスタQ
2からなるパルス電流源回路３−B,コンデンサC2からな
る遅延回路４−B,および抵抗R1からなる電流源回路５−
Ｂから構成されている。Example 2 This is shown in FIG. In the figure, the semiconductor current source circuit 1-B according to the present invention is used to form an emitter-coupled logic circuit. The semiconductor current source circuit 1-B is a potential transfer circuit 2-B including a level shift diode D1, a level adjusting resistor R2 and a speed-up capacitor, and an NPN transistor Q.
2, a pulse current source circuit 3-B, a capacitor C2 delay circuit 4-B, and a resistor R1 current source circuit 5-
It is composed of B.
上記本発明の実施例２の作用は、実施例１とほぼ同様の
効果が少ない素子数で得られるものである。The operation of the second embodiment of the present invention is almost the same as that of the first embodiment and can be obtained with a small number of elements.
実施例３ 第７図に実施例３の回路図を示す。本発明に係る半導体
電流源回路１−Ｃを使用しエミツタ結合形論理回路を構
成している。Third Embodiment FIG. 7 shows a circuit diagram of the third embodiment. The semiconductor current source circuit 1-C according to the present invention is used to form an emitter-coupled logic circuit.
Q3とQ3′は、ダブルエミツタNPNトランジスタで、それ
ぞれの片側のエミツタは結合し、差動増幅器を構成して
いる。Q3,Q3′のそれぞれのもう片方のエミツタは、Q2,
Q2′のそれぞれのベースTO,TO′に接続され、本発明の
半導体電流源回路１−Ｃの電位伝達回路２−Ｃを構成し
ている。Q4,Q4′は、エミツタフオロア用NPNトランジス
タである。Q4,Q4′のエミツタには、負荷容量CL,CL′と
本発明の半導体電流源回路１−Ｃのパルス電流源部３−
Ｃが１つずつ接続されている。又、Q4′のエミツタＰ′
は、Q3のベースにも接続されている。又、トランジスタ
Q1′,R1′からなる電流源回路５−Ｃと、コンデンサ
C2′からなる遅延回路４−Ｃを有する。Q3 and Q3 'are double-emitter NPN transistors, and the emitters on one side of each are combined to form a differential amplifier. The other emitter of Q3, Q3 'is Q2,
Connected to the respective bases TO and TO 'of Q2', they constitute the potential transfer circuit 2-C of the semiconductor current source circuit 1-C of the present invention. Q4 and Q4 'are NPN transistors for emitter followers. The emitters of Q4 and Q4 'include the load capacitors C L and C L' and the pulse current source unit 3- of the semiconductor current source circuit 1-C of the present invention.
Cs are connected one by one. Also, Q4 'Emitter P'
Is also connected to the base of Q3. Also, a transistor
Current source circuit 5-C consisting of Q 1 ′ and R 1 ′, and capacitor
It has a delay circuit 4-C composed of C 2 ′.
このように構成された本発明の作用について説明する。
Q0のベース電位が低電位から高電位に遷移し、引き続き
Q3′のベース電位も低電位から高電位に遷移し、Q3のベ
ース電位よりも高くなると、定電流源I1の電流は、Q3′
に流れる。このため、R3′に電流が流れ、VC′が高電位
から低電位に遷移する。引き続きQ4′のエミツタＰ′も
高電位から低電位に遷移する。この時、負荷容量CL′
は、前記Ｐ′点の遷移時間を遅らせる作用をする。すな
わち、CL′に蓄積された電荷を引き抜く時間が前記遷移
時間を遅らせる原因となる。ところが、本回路で、前記
Ｐ′点の電位が降下する時に、Q2′のベースTO′が低電
位から高電位に遷移し、実施例１で説明した同じ作用に
より、Q2′のコレクタすなわち前記Ｐ′点にパルス大電
流が発生する。このため、このパルス大電流が、負荷容
量CL′に蓄積された電荷をすみやかに引き抜くため、Q
4′のエミツタＰ′は、非常に速く下降する。又、Q3の
ベースも同時に、すみやかに下降する。The operation of the present invention thus configured will be described.
The base potential of Q0 transitions from low potential to high potential and continues
When the base potential of Q3 ′ also changes from a low potential to a high potential and becomes higher than the base potential of Q3, the current of the constant current source I1 becomes Q3 ′.
Flow to. Therefore, a current flows through R3 'and VC' transitions from a high potential to a low potential. Subsequently, the emitter P'of Q4 'also transits from the high potential to the low potential. At this time, the load capacity C L ′
Has a function of delaying the transition time at the point P '. That is, the time for extracting the charges accumulated in C L ′ causes the delay of the transition time. However, in this circuit, when the potential at the point P'drops, the base TO 'of Q2' transits from a low potential to a high potential, and the same action as described in the first embodiment causes the collector of Q2 ', that is, the P'. A large pulse current is generated at the point '. Therefore, this large pulse current promptly removes the electric charge accumulated in the load capacitance C L ′, so that Q
The 4'emitter P'falls very fast. At the same time, the base of Q3 also descends quickly.
Q0のベース電位が高電位から低電位に遷移した場合に、
Q3′のベース電位が高電位から低電位に、Q3のベース電
位が低電位から高電位に遷移する。この遷移する間に、
Q2のコレクタＰにパルス電流を発生をさせ、Q4のエミツ
タの電位の下降をすみやかに行う作用は、本回路は対象
性を有するからQ0のベース電位が低電位から高電位に遷
移した場合と同様である。When the base potential of Q0 changes from high potential to low potential,
The base potential of Q3 ′ transits from a high potential to a low potential, and the base potential of Q3 transitions from a low potential to a high potential. During this transition,
Since this circuit has symmetry, a pulse current is generated in the collector P of Q2 and the potential of the emitter of Q4 is promptly dropped. This is the same as when the base potential of Q0 is changed from low to high. Is.
実施例４ 第８図に示す。同図は、本発明に係る半導体電流源回路
１−Ｄを使用し、エミツタ結合形論理回路を構成してい
る。Q5I（Ｉ＝１〜ｍ）は、ダブルエミツタNPNトランジ
スタで、それぞれの片側のエミツタは、NPNトランジス
タQ6のエミツタと結合し、差動増幅器を構成している。
前記Q5I（Ｉ＝１〜ｍ）のそれぞれのもう片方のエミツ
タは、Q2のベースTOに接続され、本発明の半導体電流源
回路１−Ｄの電位伝達回路２−Ｄを構成している。Q6の
ベースには一定の基準電圧VBBを加えている。負荷抵抗R
4は、Q5I（Ｉ＝１〜ｍ）が飽和しない値に選んである。
Q7のエミツタＰには、負荷容量CLと実施例１の回路（第
６図）が接続されている。このように構成された本発明
の作用を説明する。最初Q5I（Ｉ＝１〜ｍ）のすべての
ベース電位が低電位状態にあるとする、今、Q5I（Ｉ＝
１〜ｍ）のうち、少なくとも１つ以上のベース電位が、
低電位から高電位に遷移し、VBBより高くなると、I1の
電流は抵抗R4に流れ、VC1の電位は高電位から低電位に
遷移する。引き続き、Q7のエミツタＰも高電位から低電
位に遷移する。この時、負荷容量CLは、前記Ｐ点の遷移
時間を遅らせる作用をする。すなわち、CLに蓄積された
電荷を引き抜く時間が、前記遷移時間を遅らせる原因と
なる。ところが、本回路で、前記Ｐ点の電位が降下する
時に、Q2のベース電位TOが低電位から高電位に遷移し、
実施例１で説明した同じ作用により、Q2のコレクタすな
わち前記Ｐ点にパルス大電流が発生する。このため、こ
のパルス大電流が、負荷容量CLに蓄積された電荷をすみ
やかに引き抜くため、Q4のエミツタＰは、非常に速く下
降する。本回路は、上記効果を有するとともに、定常状
態では、前記パルス大電流は流れないので、低消費電力
化が可能である。Example 4 This is shown in FIG. In the figure, the semiconductor current source circuit 1-D according to the present invention is used to form an emitter-coupled logic circuit. Q5I (I = 1 to m) is a double-emitter NPN transistor, and an emitter on one side of each is coupled to the emitter of the NPN transistor Q6 to form a differential amplifier.
The other emitter of Q5I (I = 1 to m) is connected to the base TO of Q2 and constitutes the potential transfer circuit 2-D of the semiconductor current source circuit 1-D of the present invention. A constant reference voltage V BB is applied to the base of Q6. Load resistance R
4 is selected as a value at which Q5I (I = 1 to m) is not saturated.
The load capacitance C L and the circuit of the first embodiment (FIG. 6) are connected to the emitter P of Q7. The operation of the present invention thus configured will be described. First, assume that all the base potentials of Q5I (I = 1 to m) are in the low potential state, and now Q5I (I =
1 to m), at least one or more base potentials are
When the potential changes from the low potential to the high potential and becomes higher than V BB , the current of I1 flows through the resistor R4 and the potential of VC1 transits from the high potential to the low potential. Subsequently, the emitter P of Q7 also changes from a high potential to a low potential. At this time, the load capacitance C L acts to delay the transition time at the point P. That is, the time for extracting the charge accumulated in C L causes the delay of the transition time. However, in this circuit, when the potential at the point P drops, the base potential TO of Q2 transitions from a low potential to a high potential,
Due to the same operation as described in the first embodiment, a large pulse current is generated at the collector of Q2, that is, at the point P. For this reason, this pulse large current promptly draws out the electric charge accumulated in the load capacitance C L , so that the emitter P of Q4 drops very quickly. In addition to the above effects, this circuit does not allow the large pulse current to flow in a steady state, so that power consumption can be reduced.
実施例５ 第９図は、本発明に係る半導体電流源回路１−Ｅを使用
したドライバ回路図で、実施例４の回路（ｍ＝２の場
合）をｎ個列にしたもので、第８図の回路と同一部分に
は、同一符号を付してある。D2I（Ｉ＝１〜ｎ）はレベ
ルシフト用ダイオードである。これらｎ個のダイオード
は、メモリのデイジツト線を選択するためのNPNトラン
ジスタQ8I,Q9I,Q10I（Ｉ＝１〜ｎ）のベースに接続して
いる。CLI（Ｉ＝１〜ｎ）は、前記ダイオードD2I（Ｉ＝
１〜ｎ）に接続される寄生容量である。I2,I3,I4は定電
流源である。Fifth Embodiment FIG. 9 is a driver circuit diagram using the semiconductor current source circuit 1-E according to the present invention, in which the circuit of the fourth embodiment (when m = 2) is arranged in n columns. The same parts as those of the circuit in the figure are denoted by the same reference numerals. D2I (I = 1 to n) is a level shift diode. These n diodes are connected to the bases of NPN transistors Q8I, Q9I, Q10I (I = 1 to n) for selecting the memory digit line. CLI (I = 1 to n) is the diode D2I (I =
1 to n) are parasitic capacitances. I2, I3 and I4 are constant current sources.
このように構成された本回路において、Q51IとQ52I（Ｉ
＝１〜ｎ）の２個のNPNトランジスタのベース電位が共
に低電位になるのは、ｎ個のカレントスイツチのうちで
１個のみである。仮にＩ＝１の場合とする。この状態か
らQ51IとQ52Iのうち少なくとも１つ以上のベース電位が
低電位から高電位に遷移し、VBBより高くなると、信号
線P1の電位が下降する。この場合、本発明の作用が、信
号線容量CL1に蓄積された電荷をすみやかに抜き取り、
信号線P1の電位下降を速めることにあることは、実施例
４と全く同様である。In this circuit configured as above, Q51I and Q52I (I
= 1 to n), the base potentials of the two NPN transistors are both low only in one of the n current switches. It is assumed that I = 1. From this state, when the base potential of at least one of Q51I and Q52I transits from the low potential to the high potential and becomes higher than V BB , the potential of the signal line P1 drops. In this case, the effect of the present invention is to quickly extract the electric charge accumulated in the signal line capacitance CL1,
The point of accelerating the fall of the potential of the signal line P1 is exactly the same as in the fourth embodiment.
実施例６ 第10図に実施例を示す。同図は、本発明に係る半導体電
流源回路１−Ｆを使用し、ワード線駆動回路を構成して
いる。NPNトランジスタQ6J（Ｊ＝１〜K,Kは１以上の整
数）のベースには、一定の基準電圧VBBを加えている。Embodiment 6 FIG. 10 shows an embodiment. In the figure, the semiconductor current source circuit 1-F according to the present invention is used to form a word line drive circuit. A constant reference voltage V BB is applied to the base of the NPN transistor Q6J (J = 1 to K, K is an integer of 1 or more).
I1J（Ｊ＝１〜Ｋ）は定電流源である。NPNトランジスタ
Q51J,Q52J（Ｊ＝１〜Ｋ）は、NPNトランジスタQ6J（Ｊ
＝１〜Ｋ）とエミツタ結合し、差動増幅器を構成してい
る。抵抗4J,R5J（Ｊ＝１〜Ｋ）は、Q51J,Q52J（Ｊ＝１
〜Ｋ）が飽和しない値に選んである。Q7J（Ｊ＝１〜
Ｋ）はエミッタフオロア用トランジスタである。Q7J
（Ｊ＝１〜Ｋ）のエミツタには、ワード線の負荷容量CL
J（Ｊ＝１〜Ｋ），メモリセルアレーCELLJ（Ｊ＝１〜
Ｋ），および半導体電流源回路１−Ｆが接続されてい
る。この半導体電流源回路１−Ｆは、レベルシフトダイ
オードD1Jとレベルシフト抵抗R2Jおよびスピードアツプ
コンデンサC1Jからなる電位伝達回路２−F,NPNトランジ
スタQ2Jからなるパルス電流源回路３−F,コンデンサC2J
からなる遅延回路４−ＦおよびNPNトランジスタQ1Jと抵
抗R1Jからなる定電流源回路５−Ｆで構成している。第1
0図において前記電位伝達回路２−Ｆの入力は、前記Q6J
（Ｊ＝１〜Ｋ）のコレクタVC2J（Ｊ＝１〜Ｋ）に接続さ
れている。I1J (J = 1 to K) is a constant current source. NPN transistor
Q51J and Q52J (J = 1 to K) are NPN transistor Q6J (J
= 1 to K) to form an differential amplifier. Resistors 4J and R5J (J = 1 to K) are connected to Q51J and Q52J (J = 1
.About.K) is selected such that it does not saturate. Q7J (J = 1 ~
K) is a transistor for an emitter follower. Q7J
For the emitters (J = 1 to K), the load capacitance CL of the word line is
J (J = 1 to K), memory cell array CELLJ (J = 1 to 1)
K), and the semiconductor current source circuit 1-F are connected. This semiconductor current source circuit 1-F includes a potential transfer circuit 2-F including a level shift diode D1J, a level shift resistor R2J and a speed-up capacitor C1J, a pulse current source circuit 3-F including an NPN transistor Q2J, and a capacitor C2J.
And a constant current source circuit 5-F including an NPN transistor Q1J and a resistor R1J. First
In FIG. 0, the input of the potential transfer circuit 2-F is the same as the Q6J
It is connected to the collector VC2J (J = 1 to K) of (J = 1 to K).
以下本発明回路の作用を説明する。本回路においてQ51
J,Q52J（Ｊ＝１〜Ｋ）の２個のトランジスタのベース電
位が共に低電位になるのは、Ｋ個のワード線駆動回路の
うちで１個のみである。この時、ワード線が選択され
る。今仮にＪ＝１すなわち１番目のワード線P1が選択さ
れているとする。この状態で、Q511,Q521のベース電位
はともにVBBより低電位のため、定電流源I11の電流は、
Q61,Q51に流れVC21は低電位にある。又、VC11およびP1
は高電位になつている。この状態から、Q511,Q521のう
ち、少なくとも１つ以上のベース電位が低電位から高電
位に遷移し、VBBより高くなると、I11の電流は抵抗R41
に流れ、VC11の電位は、高電位から低電位に遷移する。
引き続き、Q71のエミツタおよびワード線P1も高電位か
ら低電位に遷移する。この時、負荷容量CL1は、前記ワ
ード線P1の遷移時間を遅らせる作用する。すなわち、CL
1に蓄積された電荷を引き抜く時間が、前記遷移時間を
遅らせる原因となる。ところが、前記Ｐ点の電位が降下
する時に、Q61のコレクタVC21が、低電位から高電位に
遷移する。引き続きQ21のベースTO1も低電位から高電位
に遷移する。このため、実施例１で説明した同じ作用に
より、Q21のコレクタすなわち前記P1点にパルス大電流
が発生する。このため、このパルス大電流が負荷容量CL
に蓄積された電荷をすみやかに引き抜くため、ワード線
P1は、非常に速く下降する。本回路は、上記効果を有す
るとともに、定常状態では、前記パルス大電流は流れな
いので、低消費電力化が可能である。The operation of the circuit of the present invention will be described below. Q51 in this circuit
The base potentials of the two transistors J and Q52J (J = 1 to K) both become low potential in only one of the K word line driving circuits. At this time, the word line is selected. Suppose now that J = 1, that is, the first word line P1 is selected. In this state, the base potentials of Q511 and Q521 are both lower than V BB , so the current of the constant current source I11 is
It flows to Q61 and Q51, and VC21 is at low potential. Also VC11 and P1
Is at a high potential. From this state, when at least one or more of the base potentials of Q511 and Q521 transits from the low potential to the high potential and becomes higher than V BB , the current of I11 becomes the resistance R41.
And the potential of VC11 transitions from a high potential to a low potential.
Subsequently, the emitter of Q71 and the word line P1 also transit from the high potential to the low potential. At this time, the load capacitance CL1 acts to delay the transition time of the word line P1. That is, CL
The time for drawing out the charge accumulated in 1 causes the transition time to be delayed. However, when the potential at the point P drops, the collector VC21 of Q61 makes a transition from a low potential to a high potential. Subsequently, the base TO1 of Q21 also transits from low potential to high potential. Therefore, due to the same effect as described in the first embodiment, a large pulse current is generated at the collector of Q21, that is, at the point P1. Therefore, this large pulse current is applied to the load capacitance CL.
In order to quickly extract the charge accumulated in the
P1 descends very fast. In addition to the above effects, this circuit does not allow the large pulse current to flow in a steady state, so that power consumption can be reduced.
以上説明した如く、本発明の半導体電流源回路は、電位
伝達回路の入力電位が低電位から高電位に遷移する時、
電位伝達回路の出力電位と遅延回路の入力電位との電位
差が広がると同時に、電位変化分を大電流に変えて、パ
ルス大電流を発生する。このパルス大電流を電位変化す
る信号線に流し、信号線容量の電荷をすみやかに引き抜
くことが出来る。このため信号線の電位降下を短縮出
来、高速動作せしめることが出来る。しかも定常状態で
は、前記大電流は流れないので低消費電力化出来、その
特徴を遺憾なく発揮することが出来る。As described above, the semiconductor current source circuit of the present invention, when the input potential of the potential transfer circuit transits from the low potential to the high potential,
At the same time that the potential difference between the output potential of the potential transfer circuit and the input potential of the delay circuit widens, the potential change amount is changed into a large current to generate a large pulse current. This large pulse current can be passed through a signal line that changes in potential, and the charge in the signal line capacitance can be quickly extracted. Therefore, the potential drop of the signal line can be shortened and high speed operation can be achieved. Moreover, since the large current does not flow in the steady state, the power consumption can be reduced, and the characteristics can be fully exhibited.
第１図は従来のエミツタ結合形論理回路を示した図、第
２図は本発明の原理を説明する回路構成図、第３図は第
２図の回路構成の動作説明図、第４図は本発明の第１の
実施例を示す図、第５図は本発明の第１の実施例の効果
を示す図、第６図は本発明の第２の実施例を示す図、第
７図は本発明の第３の実施例を示す図、第８図は本発明
の第４の実施例を示す図、第９図は本発明の第５の実施
例を示す図、第10図は本発明の第６の実施例を示す図で
ある。 １……半導体電流源回路、２……電位伝達回路、３……
パルス電流源回路、４……電流源回路、５……遅延回
路、Q0〜Q7,Q1′〜Q4′,Q5I（Ｉ＝１〜ｍ）,Q7I,Q8I,Q9
I,Q10I（Ｉ＝１〜ｎ）……NPNトランジスタ、R1〜R4,R
1′〜R4′,R4J,R5J（Ｊ＝１〜Ｋ）……抵抗、C1,C2,CL,
C1′,C2′,CL′,CLI（Ｉ＝１〜ｎ）……容量、D1,D1′,
D2I（Ｉ＝１〜ｎ）……ダイオード。FIG. 1 is a diagram showing a conventional emitter-coupled logic circuit, FIG. 2 is a circuit configuration diagram illustrating the principle of the present invention, FIG. 3 is an operation explanatory diagram of the circuit configuration of FIG. 2, and FIG. FIG. 5 is a diagram showing a first embodiment of the present invention, FIG. 5 is a diagram showing effects of the first embodiment of the present invention, FIG. 6 is a diagram showing a second embodiment of the present invention, and FIG. FIG. 8 shows the third embodiment of the present invention, FIG. 8 shows the fourth embodiment of the present invention, FIG. 9 shows the fifth embodiment of the present invention, and FIG. 10 shows the present invention. It is a figure which shows the 6th Example of. 1 ... Semiconductor current source circuit, 2 ... Potential transfer circuit, 3 ...
Pulse current source circuit, 4 ... Current source circuit, 5 ... Delay circuit, Q0 to Q7, Q1 'to Q4', Q5I (I = 1 to m), Q7I, Q8I, Q9
I, Q10I (I = 1 to n) …… NPN transistor, R1 to R4, R
1'~R4 ', R4J, R5J (J = 1~K) ...... resistor, C1, C2, C L,
C1 ', C2', C L ', CLI (I = 1~n) ...... capacity, D1, D1',
D2I (I = 1 to n) ... Diode.
Claims (1)
イポーラトランジスタと第２のバイポーラトランジスタ
とからなり、上記第１のバイポーラトランジスタのベー
ス電極と上記第２のバイポーラトランジスタのベース電
極と電位差に応じた出力電圧が上記第１のバイポーラト
ランジスタのコレクタ電極及び上記第２のバイポーラト
ランジスタのコレクタ電極から取り出されるように構成
されたエミッタ結合型論理回路と、 ベース電極が上記第１のバイポーラトランジスタのコレ
クタ電極に接続され、上記エミッタ結合型論理回路の一
方の出力を受ける第１のエミッタフォロワ回路と、 ベース電極が上記第２のバイポーラトランジスタのコレ
クタ電極に接続され、上記エミツタ結合型論理回路の他
方の出力を受ける第２のエミッタフォロワ回路と、 ダイオードと容量とが並列に接続されるとともに、該ダ
イオードのアノード電極が上記第２のエミッタフォロワ
回路の出力に接続され、上記第２のエミッタフォロワ回
路の出力を実質的に遅延することなく伝達する電位伝達
回路と、 ベースが該電位伝達回路の出力に接続され、コレクタが
上記第１のエミッタフォロワ回路の出力と負荷容量とに
接続されたる第３のバイポーラトランジスタからなるパ
ルス電流源回路と、 コレクタが該第３のバイポーラトランジスタのエミッタ
に接続された第４のトランジスタと該第４のトランジス
タのエミッタに接続された抵抗とを有する定電流回路
と、 該電流回路と並列に接続された容量素子からなり、上記
電位伝達回路の出力による上記第３のバイポーラトラン
ジスタのエミッタ電極の電位変化を遅延させ、該負荷容
量に蓄積されていた電荷を引き抜く遅延回路とを有する
ことを特徴とする半導体集積回路。1. A first bipolar transistor and a second bipolar transistor, whose emitter electrodes are commonly connected to each other, and have a potential difference between the base electrode of the first bipolar transistor and the base electrode of the second bipolar transistor. An emitter-coupled logic circuit configured so that a corresponding output voltage is taken out from the collector electrode of the first bipolar transistor and the collector electrode of the second bipolar transistor, and the base electrode has a collector electrode of the first bipolar transistor. A first emitter follower circuit connected to the electrode and receiving one output of the emitter-coupled logic circuit; and a base electrode connected to the collector electrode of the second bipolar transistor, and the other of the emitter-coupled logic circuit. Second emitter follower receiving output A circuit, a diode and a capacitor are connected in parallel, and an anode electrode of the diode is connected to an output of the second emitter follower circuit to substantially delay the output of the second emitter follower circuit. A pulse current source circuit comprising a potential transfer circuit for transmitting without a load, a base connected to the output of the potential transfer circuit, and a collector connected to the output of the first emitter follower circuit and the load capacitance. A constant current circuit having a collector having a fourth transistor connected to the emitter of the third bipolar transistor and a resistor connected to the emitter of the fourth transistor, and connected in parallel with the current circuit. The potential of the emitter electrode of the third bipolar transistor, which is composed of a capacitive element and is output from the potential transfer circuit, Of delaying the semiconductor integrated circuit, characterized in that it comprises a delay circuit for pulling out the charges accumulated in the load capacitance.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058268A JPH0761000B2 (en) | 1984-03-28 | 1984-03-28 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058268A JPH0761000B2 (en) | 1984-03-28 | 1984-03-28 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60203018A JPS60203018A (en) | 1985-10-14 |
| JPH0761000B2 true JPH0761000B2 (en) | 1995-06-28 |
Family
ID=13079422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058268A Expired - Lifetime JPH0761000B2 (en) | 1984-03-28 | 1984-03-28 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0761000B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297425A (en) * | 1985-10-23 | 1987-05-06 | Nec Corp | Current switching type logic circuit |
| JPH0666679B2 (en) * | 1990-01-31 | 1994-08-24 | 株式会社東芝 | ECL logic circuit |
| KR930015341A (en) * | 1991-12-24 | 1993-07-24 | 경상현 | ECL logic circuit with active load |
| CN117055674B (en) * | 2023-09-11 | 2025-12-02 | 河北工业大学 | A bipolar pulse constant current source with high switching rate |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134356A (en) * | 1974-04-10 | 1975-10-24 | ||
| JPS5862939A (en) * | 1981-10-09 | 1983-04-14 | Hitachi Ltd | logic circuit |
-
1984
- 1984-03-28 JP JP59058268A patent/JPH0761000B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60203018A (en) | 1985-10-14 |
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