JPH0763071B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0763071B2 JPH0763071B2 JP59264008A JP26400884A JPH0763071B2 JP H0763071 B2 JPH0763071 B2 JP H0763071B2 JP 59264008 A JP59264008 A JP 59264008A JP 26400884 A JP26400884 A JP 26400884A JP H0763071 B2 JPH0763071 B2 JP H0763071B2
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- JP
- Japan
- Prior art keywords
- film
- element isolation
- isolation region
- region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Weting (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置製造方法係り、特にMOS型dRAM等に
おいて有用な素子分離領域に平坦に絶縁膜を埋込む方法
に関する。
おいて有用な素子分離領域に平坦に絶縁膜を埋込む方法
に関する。
MOS型dRAMに代表されるように、半導体集積回路は高速
化，微化の一途を辿っている。これに伴い素子分離技術
として、従来の選択酸化法に代わり、半導体基板素子分
離領域に溝を掘、この溝にCVDにより絶縁膜を埋込むと
いう方法が開発されてる。その一つの方法（BOX法）の
基本的な工程を第２図を用いて説明する。先ず（ａ）に
示すように、半導体基板１の素子分離領域に溝を形成し
た後、全面にCVDによる絶縁膜２を堆積する。次に広い
素子分離領域にPEPにより第１のレジスト膜３を残置さ
せ、続いて第２のレジスト膜４をスピンコートして全面
を平坦化する。そして第1,第２のレジスト膜3,4および
絶縁膜２に対してエッチング速度が等しくなるよう条件
設定された反応性イオンエッチング（RIE）法により全
面エッチングして、（ｂ）に示すように素子分離領域の
溝に平坦に絶縁膜２が埋め込まれた状態を得る。
化，微化の一途を辿っている。これに伴い素子分離技術
として、従来の選択酸化法に代わり、半導体基板素子分
離領域に溝を掘、この溝にCVDにより絶縁膜を埋込むと
いう方法が開発されてる。その一つの方法（BOX法）の
基本的な工程を第２図を用いて説明する。先ず（ａ）に
示すように、半導体基板１の素子分離領域に溝を形成し
た後、全面にCVDによる絶縁膜２を堆積する。次に広い
素子分離領域にPEPにより第１のレジスト膜３を残置さ
せ、続いて第２のレジスト膜４をスピンコートして全面
を平坦化する。そして第1,第２のレジスト膜3,4および
絶縁膜２に対してエッチング速度が等しくなるよう条件
設定された反応性イオンエッチング（RIE）法により全
面エッチングして、（ｂ）に示すように素子分離領域の
溝に平坦に絶縁膜２が埋め込まれた状態を得る。
しかしながらこの方法では、第1,第２のレジスト膜3,4
および絶縁膜２に対するエッチング速度が等しくなるよ
う条件設定することが必要であるため、RIE条件設定が
難しく、エッチングのマージンが少ない。また、MOS型d
RAMにおいては素子分離領域に平坦に絶縁膜が埋め込ま
れた場合にも次のような問題が生じる。即ち通常のdRAM
においては、メモリセルアレイ領域は第１多結晶シリコ
ン膜によるキャパシタ電極（いわゆるセルプレート）に
より略全面覆われる。そうすると、その後の絶縁膜エッ
チングの工程では、メモリセルアレイ領域内のフィール
ド絶縁膜は問題ないが、周辺回路領域ではフィールド絶
縁膜の膜べりが生じる。このことはdRAMの周辺回路の信
頼性を損う原因となる。
および絶縁膜２に対するエッチング速度が等しくなるよ
う条件設定することが必要であるため、RIE条件設定が
難しく、エッチングのマージンが少ない。また、MOS型d
RAMにおいては素子分離領域に平坦に絶縁膜が埋め込ま
れた場合にも次のような問題が生じる。即ち通常のdRAM
においては、メモリセルアレイ領域は第１多結晶シリコ
ン膜によるキャパシタ電極（いわゆるセルプレート）に
より略全面覆われる。そうすると、その後の絶縁膜エッ
チングの工程では、メモリセルアレイ領域内のフィール
ド絶縁膜は問題ないが、周辺回路領域ではフィールド絶
縁膜の膜べりが生じる。このことはdRAMの周辺回路の信
頼性を損う原因となる。
本発明は、上記の如き問題を解決したフィールド絶縁膜
埋め込み工程を有する半導体装置の製造方法を提供する
ことを目的とする。
埋め込み工程を有する半導体装置の製造方法を提供する
ことを目的とする。
本発明においては、素子分離領域に溝が形成された半導
体基板に絶縁膜を堆積した後、広い素子分離領域および
必要な狭い素子分離領域に選択的に多結晶シリコン膜を
残置させる。そして平坦化膜により全面平坦化した後、
前記多結晶シリコン膜をストッパとして前記平坦化膜と
絶縁膜を両者に対するエッチング速度が等しくなるよう
に条件設定されたドライエッチング法により全面エッチ
ングする。この後露出した多結晶シリコン膜は酸化して
絶縁膜に変換し、これにより、広い素子分離領域と必要
な狭い素子分離領域に、他の領域より厚くフィールド絶
縁膜を埋め込んだ状態を得る。
体基板に絶縁膜を堆積した後、広い素子分離領域および
必要な狭い素子分離領域に選択的に多結晶シリコン膜を
残置させる。そして平坦化膜により全面平坦化した後、
前記多結晶シリコン膜をストッパとして前記平坦化膜と
絶縁膜を両者に対するエッチング速度が等しくなるよう
に条件設定されたドライエッチング法により全面エッチ
ングする。この後露出した多結晶シリコン膜は酸化して
絶縁膜に変換し、これにより、広い素子分離領域と必要
な狭い素子分離領域に、他の領域より厚くフィールド絶
縁膜を埋め込んだ状態を得る。
本発明によれば、素子分離領域への絶縁膜埋め込みに際
して、広い素子分離領域と必要な狭い素子分離領域に
は、多結晶シリコン膜をエッチングに対するストッパと
して残した状態で絶縁膜エッチングを行なうため、エッ
チングの条件設定が容易である。またストッパとして用
いられた多結晶シリコン膜は、その後熱酸化によりフィ
ールド絶縁膜の一部として利用される。このため、広い
素子分離領域と必要な狭い素子分離領域は他の領域に比
べてフィールド絶縁膜が厚く形成されることになる。従
って例えば、本発明をdRAMに適用すれば、メモリセルア
レイ領域外でのフィールド絶縁膜のべりを防止して、信
頼性の高いdRAMを得ることが可能となる。
して、広い素子分離領域と必要な狭い素子分離領域に
は、多結晶シリコン膜をエッチングに対するストッパと
して残した状態で絶縁膜エッチングを行なうため、エッ
チングの条件設定が容易である。またストッパとして用
いられた多結晶シリコン膜は、その後熱酸化によりフィ
ールド絶縁膜の一部として利用される。このため、広い
素子分離領域と必要な狭い素子分離領域は他の領域に比
べてフィールド絶縁膜が厚く形成されることになる。従
って例えば、本発明をdRAMに適用すれば、メモリセルア
レイ領域外でのフィールド絶縁膜のべりを防止して、信
頼性の高いdRAMを得ることが可能となる。
〔発明の実施例〕 本発明をdRAMに適用した一実施例を第１図を用いて説明
する。
する。
まずｐ型（100）のSi基板11を用意し、酸化膜をマスク
にRIEにより素子分離領域に深さ約0.8μｍのデーパ付溝
を形成する。次に全面に絶縁膜としてCVDによる酸化膜1
2の溝の深さと同程度またはこね以上の厚み、例えば１
μｍ堆積し、続いて全面に約2000Åの多結晶シリコン膜
13を堆積し、この後メモリセルアレイ領域外の広い素子
分離領域および必要な狭い素子分離領域にレジスト膜14
を選択的に形成する（ａ）。そしてこのレジスト膜14を
マスクとしてRIEまたはCDEにより多結晶シリコン膜13を
エッチングする（ｂ）。次に全面に平坦化用のレジト膜
15をスピンコートにより塗布し、ベーキングする
（ｃ）。
にRIEにより素子分離領域に深さ約0.8μｍのデーパ付溝
を形成する。次に全面に絶縁膜としてCVDによる酸化膜1
2の溝の深さと同程度またはこね以上の厚み、例えば１
μｍ堆積し、続いて全面に約2000Åの多結晶シリコン膜
13を堆積し、この後メモリセルアレイ領域外の広い素子
分離領域および必要な狭い素子分離領域にレジスト膜14
を選択的に形成する（ａ）。そしてこのレジスト膜14を
マスクとしてRIEまたはCDEにより多結晶シリコン膜13を
エッチングする（ｂ）。次に全面に平坦化用のレジト膜
15をスピンコートにより塗布し、ベーキングする
（ｃ）。
こうして平坦化した後、基板全面を、レジスト膜15と酸
化膜12に対するエッチング速度が等しくなるように条件
設定されたRIEによりエッチングして、素子形成領域に
僅かに酸化膜が残された状態でエッチングを終了する
（ｄ）。このとき図示のように、多結晶シリコン膜13は
エッチングに対するストッパとして働き、必要な素子分
離領域の酸化膜エッチングは確実に防止される。次いで
例えば、950℃のウェット酸化を約40分間行ない、素子
分離領域上に残っていた多結晶シリコン膜13を酸化する
（ｅ）。これにより図示のように、素子分離領域A1,A2,
…の内メモリセルアレイ領域内のA1,A2に比べて周辺回
路領域のA3,A4,A5の酸化膜12を厚くした状態を得る。
化膜12に対するエッチング速度が等しくなるように条件
設定されたRIEによりエッチングして、素子形成領域に
僅かに酸化膜が残された状態でエッチングを終了する
（ｄ）。このとき図示のように、多結晶シリコン膜13は
エッチングに対するストッパとして働き、必要な素子分
離領域の酸化膜エッチングは確実に防止される。次いで
例えば、950℃のウェット酸化を約40分間行ない、素子
分離領域上に残っていた多結晶シリコン膜13を酸化する
（ｅ）。これにより図示のように、素子分離領域A1,A2,
…の内メモリセルアレイ領域内のA1,A2に比べて周辺回
路領域のA3,A4,A5の酸化膜12を厚くした状態を得る。
この後、例えばNH4Fで酸化膜エッチングを行なって素子
形成領域の基板面を露出させる（ｆ）。次に基板11に薄
い熱酸化膜16を形成し、第１多結晶シリコン膜を堆積し
て、セルトランジスタ領域に窓を有しメモリセルアレイ
領域をほぼ全面覆うようにキャパシタ電極17を形成する
（ｇ）。この後、MOSトランジスタ形成領域の基板面を
露出させるべく酸化膜エッチングを行ない、熱酸化によ
り露出した基板面およびキャパシタ電極表面に酸化膜18
を形成し、第２多結晶シリコン膜を堆積、パターニング
してゲート電極19を形成する（ｈ）。
形成領域の基板面を露出させる（ｆ）。次に基板11に薄
い熱酸化膜16を形成し、第１多結晶シリコン膜を堆積し
て、セルトランジスタ領域に窓を有しメモリセルアレイ
領域をほぼ全面覆うようにキャパシタ電極17を形成する
（ｇ）。この後、MOSトランジスタ形成領域の基板面を
露出させるべく酸化膜エッチングを行ない、熱酸化によ
り露出した基板面およびキャパシタ電極表面に酸化膜18
を形成し、第２多結晶シリコン膜を堆積、パターニング
してゲート電極19を形成する（ｈ）。
この実施例によれば、酸化膜埋め込みのエッチバック工
程で多結晶シリコン膜13がストッパとして働くため、広
い素子分離領域その他必要な狭い素子分離領域の酸化膜
の膜べりが防止される。したがってこのエッチバックの
RIE条件の設定は容易である。またストッパとして用い
た多結晶シリコン膜はその後酸化してフィールド酸化膜
の一部として利用する。このため周辺回路領域のフィー
ルド酸化膜厚がメモリセルアレイ領域のそれより厚くな
り、その後の酸化膜エッチング工程での膜べりの影響が
緩和され、dRAMの信頼性が向上する。第１図（ｆ）の状
態でメモリセルアレイ領域のフィールド酸化膜の膜べり
があっても問題はな。何故なら、メモリセルアレイ領域
の素子分離領域はその直後の工程で第１層多結晶シリコ
ン膜によるキャパシタ電極17で覆われ、それ以上膜べり
を起すことがないからである。またメモリセルアレイ領
域内のフィールド酸化膜の膜べりにより、キャパシタ領
域の基板側壁が露出すると、この側壁もキャパシタ面積
として有効に使うことができるため、むしろキャパシタ
容量の増加という点で有利になる。即ちこの実施例によ
れば、領域毎に必要に応じてフィールド酸化膜の厚みを
異ならせて、dRAMの信頼性向上を図ることができる。
程で多結晶シリコン膜13がストッパとして働くため、広
い素子分離領域その他必要な狭い素子分離領域の酸化膜
の膜べりが防止される。したがってこのエッチバックの
RIE条件の設定は容易である。またストッパとして用い
た多結晶シリコン膜はその後酸化してフィールド酸化膜
の一部として利用する。このため周辺回路領域のフィー
ルド酸化膜厚がメモリセルアレイ領域のそれより厚くな
り、その後の酸化膜エッチング工程での膜べりの影響が
緩和され、dRAMの信頼性が向上する。第１図（ｆ）の状
態でメモリセルアレイ領域のフィールド酸化膜の膜べり
があっても問題はな。何故なら、メモリセルアレイ領域
の素子分離領域はその直後の工程で第１層多結晶シリコ
ン膜によるキャパシタ電極17で覆われ、それ以上膜べり
を起すことがないからである。またメモリセルアレイ領
域内のフィールド酸化膜の膜べりにより、キャパシタ領
域の基板側壁が露出すると、この側壁もキャパシタ面積
として有効に使うことができるため、むしろキャパシタ
容量の増加という点で有利になる。即ちこの実施例によ
れば、領域毎に必要に応じてフィールド酸化膜の厚みを
異ならせて、dRAMの信頼性向上を図ることができる。
なお第１図の実施例では多結晶シリコン膜13をレジスト
膜14をマスクとしてエッチングしたが、多結晶シリコン
膜13を全面に被着後、レジスト膜をスピンコートにより
塗布し、このレジスト膜と多結晶シリコン膜13とのエッ
チング速度が等しい条件のRIEでエッチバックすれば、
多結晶シリコン膜13をCVD酸化膜12の全ての凹部に残す
ことができる。しかる後上記のレジスト膜を除去し、第
１図（ｃ）の工程に移るようにしてもよい。
膜14をマスクとしてエッチングしたが、多結晶シリコン
膜13を全面に被着後、レジスト膜をスピンコートにより
塗布し、このレジスト膜と多結晶シリコン膜13とのエッ
チング速度が等しい条件のRIEでエッチバックすれば、
多結晶シリコン膜13をCVD酸化膜12の全ての凹部に残す
ことができる。しかる後上記のレジスト膜を除去し、第
１図（ｃ）の工程に移るようにしてもよい。
その他本発明は上記実施例に限られるものではなく、そ
の趣旨を逸脱しない範囲で種々変形実施例することがで
きる。
の趣旨を逸脱しない範囲で種々変形実施例することがで
きる。
第１図（ａ）〜（ｈ）は本発明の一実施例によるdRAMの
製造工程を示す図、第２図（ａ）（ｂ）は従来の酸化膜
埋め込み法を説明するための図である。 11……ｐ型Si基板、12……CVD酸化膜、13……多結晶シ
リコン膜（ストッパ）、14……レジスト膜、15……レジ
スト膜（平坦化膜）、16……熱酸化膜、17……キャパシ
タ電極（第１層多結晶シリコン膜）、18……熱酸化膜、
19……ゲート電極（第２層多結晶シリコン膜）。
製造工程を示す図、第２図（ａ）（ｂ）は従来の酸化膜
埋め込み法を説明するための図である。 11……ｐ型Si基板、12……CVD酸化膜、13……多結晶シ
リコン膜（ストッパ）、14……レジスト膜、15……レジ
スト膜（平坦化膜）、16……熱酸化膜、17……キャパシ
タ電極（第１層多結晶シリコン膜）、18……熱酸化膜、
19……ゲート電極（第２層多結晶シリコン膜）。
Claims (2)
- 【請求項１】半導体基板を選択的にエッチングして素子
分離領域に溝を形成する工程と、基板全面に前記溝の深
さと同程度またはこれ以上の厚みの絶縁膜を堆積する工
程と、前記絶縁膜上に多結晶シリコン膜を堆積し、広い
素子分離領域および必要な狭い素子分離領域に残置させ
る工程と、基板全面に平坦化膜を形成しこの平坦化膜と
前記絶縁膜を両者に対するエッチング速度が略等しい条
件に設定されたドライエッチング法により全面エッチン
グする工程と、露出した前記多結晶シリコン膜を酸化し
て絶縁膜に変換する工程とを備えたことを特徴とする半
導体装置の製造方法。 - 【請求項２】半導体装置はメモリセルアレイ領域と周辺
回路領域を有するものであり、必要な狭い素子分離領域
とは周辺回路領域の素子分離領域であることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264008A JPH0763071B2 (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264008A JPH0763071B2 (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61141171A JPS61141171A (ja) | 1986-06-28 |
| JPH0763071B2 true JPH0763071B2 (ja) | 1995-07-05 |
Family
ID=17397262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59264008A Expired - Lifetime JPH0763071B2 (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763071B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167030A (ja) * | 1983-03-11 | 1984-09-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59177939A (ja) * | 1983-03-28 | 1984-10-08 | Nec Corp | 素子分離領域の製造方法 |
| JPS59217339A (ja) * | 1983-05-26 | 1984-12-07 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-12-14 JP JP59264008A patent/JPH0763071B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61141171A (ja) | 1986-06-28 |
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