JPH0764503A - Ｐｄｐ駆動回路 - Google Patents
Ｐｄｐ駆動回路Info
- Publication number
- JPH0764503A JPH0764503A JP5234225A JP23422593A JPH0764503A JP H0764503 A JPH0764503 A JP H0764503A JP 5234225 A JP5234225 A JP 5234225A JP 23422593 A JP23422593 A JP 23422593A JP H0764503 A JPH0764503 A JP H0764503A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- error
- correction
- correction amount
- signal input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Image Processing (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【目的】 出力対象画素に、その周辺画素の多値化誤差
を荷重して加え、入力信号と発光輝度との濃淡誤差を最
小にするとともに、簡単な回路構成で擬似中間調表示に
よって得られた画像に発生した擬似紋様を解消すること
を目的とする。 【構成】 誤差検出回路３５で求めた誤差出力を、ｈラ
イン遅延回路３６とｄドット遅延回路３７に加え、この
再現誤差を、映像信号入力端子３０に入力した原画素映
像信号に組み入れるようにしたＰＤＰ駆動回路におい
て、映像信号入力または再現誤差値に、原画質を劣化さ
せない程度のランダムな補正値を加算および／または減
算する手段を挿入し、この手段は、補正量出力部４３
と、この補正量出力部４３の補正値を制御する補正量制
御部４２と、補正量出力部４３の補正値を誤差検出回路
３５中に加算する補正加算回路４４とからなる。このよ
うな構成により、擬似中間調表示は規則的なパターンが
発生しなくなり、擬似紋様を解消することができる。
を荷重して加え、入力信号と発光輝度との濃淡誤差を最
小にするとともに、簡単な回路構成で擬似中間調表示に
よって得られた画像に発生した擬似紋様を解消すること
を目的とする。 【構成】 誤差検出回路３５で求めた誤差出力を、ｈラ
イン遅延回路３６とｄドット遅延回路３７に加え、この
再現誤差を、映像信号入力端子３０に入力した原画素映
像信号に組み入れるようにしたＰＤＰ駆動回路におい
て、映像信号入力または再現誤差値に、原画質を劣化さ
せない程度のランダムな補正値を加算および／または減
算する手段を挿入し、この手段は、補正量出力部４３
と、この補正量出力部４３の補正値を制御する補正量制
御部４２と、補正量出力部４３の補正値を誤差検出回路
３５中に加算する補正加算回路４４とからなる。このよ
うな構成により、擬似中間調表示は規則的なパターンが
発生しなくなり、擬似紋様を解消することができる。
Description
【０００１】
【産業上の利用分野】本発明は、擬似紋様の発生を解消
し、輝度階調の変化が連続的に、しかも自然な状態で行
われるように処理をするための回路を具備したＰＤＰ駆
動回路に関するものである。
し、輝度階調の変化が連続的に、しかも自然な状態で行
われるように処理をするための回路を具備したＰＤＰ駆
動回路に関するものである。
【０００２】
【従来の技術】最近、薄型、軽量の表示装置として、Ｐ
ＤＰ（プラズマ・ディスプレイ・パネル）が注目されて
いる。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式
とは全く異なっており、ディジタル化された映像入力信
号による直接駆動方式である。したがって、パネル面か
ら発光される輝度階調は、扱う信号のビット数によって
定まる。ＰＤＰは基本的特性の異なるＡＣ型とＤＣ型の
２方式に分けられるが、ＤＣ型ＰＤＰでは、すでに課題
とされていた輝度と寿命について改善手法の報告があ
り、実用化へ向けて進展しつつある。
ＤＰ（プラズマ・ディスプレイ・パネル）が注目されて
いる。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式
とは全く異なっており、ディジタル化された映像入力信
号による直接駆動方式である。したがって、パネル面か
ら発光される輝度階調は、扱う信号のビット数によって
定まる。ＰＤＰは基本的特性の異なるＡＣ型とＤＣ型の
２方式に分けられるが、ＤＣ型ＰＤＰでは、すでに課題
とされていた輝度と寿命について改善手法の報告があ
り、実用化へ向けて進展しつつある。
【０００３】ところが、ＡＣ型ＰＤＰでは、輝度と寿命
については十分な特性が得られているが階調表示に関し
ては、試作レベルで最大６４階調表示までの報告しかな
かったが、アドレス・表示分離型駆動法（ＡＤＳサブフ
ィールド法）による将来の２５６階調の手法が提案され
ている。この方法に使用されるＰＤＰ（プラズマ・ディ
スプレイ・パネル）１０のパネル構造が図６に示され、
駆動シーケンスと駆動波形が図７（ａ）（ｂ）に示され
る。
については十分な特性が得られているが階調表示に関し
ては、試作レベルで最大６４階調表示までの報告しかな
かったが、アドレス・表示分離型駆動法（ＡＤＳサブフ
ィールド法）による将来の２５６階調の手法が提案され
ている。この方法に使用されるＰＤＰ（プラズマ・ディ
スプレイ・パネル）１０のパネル構造が図６に示され、
駆動シーケンスと駆動波形が図７（ａ）（ｂ）に示され
る。
【０００４】図６において、表示面側の表面ガラス基板
１１の下面に、対になるＸサスティン電極１２、Ｙサス
ティン電極１３を透明電極と補助電極で形成する。補助
電極は、透明電極の抵抗による電圧降下を防ぐため、バ
ス電極２３を透明電極の一部に形成する。これらＸサス
ティン電極１２、Ｙサスティン電極１３の上に誘電体層
１４を設け、その上に各セル間の結合を分離するために
ストライブ状リブ１８を形成する。さらに、ＭｇＯ膜か
らなる保護層１５を蒸着する。対向する裏面ガラス基板
１６上には、アドレス電極１７を形成する。アドレス電
極１７間にストライプ上のストライブ状リブ１８を設
け、さらにアドレス電極１７を被覆するようにしてＲ
（赤）螢光体１９、Ｇ（緑）螢光体２０、Ｂ（青）螢光
体２１を塗分けて形成する。放電空間２２には、Ｎｅ＋
Ｘｅ混合ガスが封入される。
１１の下面に、対になるＸサスティン電極１２、Ｙサス
ティン電極１３を透明電極と補助電極で形成する。補助
電極は、透明電極の抵抗による電圧降下を防ぐため、バ
ス電極２３を透明電極の一部に形成する。これらＸサス
ティン電極１２、Ｙサスティン電極１３の上に誘電体層
１４を設け、その上に各セル間の結合を分離するために
ストライブ状リブ１８を形成する。さらに、ＭｇＯ膜か
らなる保護層１５を蒸着する。対向する裏面ガラス基板
１６上には、アドレス電極１７を形成する。アドレス電
極１７間にストライプ上のストライブ状リブ１８を設
け、さらにアドレス電極１７を被覆するようにしてＲ
（赤）螢光体１９、Ｇ（緑）螢光体２０、Ｂ（青）螢光
体２１を塗分けて形成する。放電空間２２には、Ｎｅ＋
Ｘｅ混合ガスが封入される。
【０００５】図７（ａ）において、１フレームは、輝度
の相対比が１、２、４、８、１６、３２、６４、１２８
の８個のサブフィールドで構成され、８画面の輝度の組
み合わせで２５６階調の表示を行う。図７（ｂ）のよう
に、それぞれのサブフィールドは、リフレッシュした１
画面分のデータの書込みを行うアドレス期間とそのサブ
フィールドの輝度レベルを決めるサスティン期間で構成
される。アドレス期間では、最初全画面同時に各ピクセ
ルに初期的に壁電荷が形成され、その後サスティンパル
スが全画面に与えられ表示を行う。サブフィールドの明
るさはサスティンパルスの数に比例し、所定の輝度に設
定される。このようにして２５６階調表示が実現され
る。
の相対比が１、２、４、８、１６、３２、６４、１２８
の８個のサブフィールドで構成され、８画面の輝度の組
み合わせで２５６階調の表示を行う。図７（ｂ）のよう
に、それぞれのサブフィールドは、リフレッシュした１
画面分のデータの書込みを行うアドレス期間とそのサブ
フィールドの輝度レベルを決めるサスティン期間で構成
される。アドレス期間では、最初全画面同時に各ピクセ
ルに初期的に壁電荷が形成され、その後サスティンパル
スが全画面に与えられ表示を行う。サブフィールドの明
るさはサスティンパルスの数に比例し、所定の輝度に設
定される。このようにして２５６階調表示が実現され
る。
【０００６】
【発明が解決しようとする課題】以上のようなＡＣ駆動
方式では、階調数を増やせば増やすほど、１フレーム期
間内でパネルを点灯発光させる準備期間としてのアドレ
ス期間のビット数が増加するため、発光期間としてのサ
スティン期間が相対的に短くなり、最大輝度が低下す
る。このように、パネル面から発光される輝度階調は、
扱う信号のビット数によって定まるため、扱う信号のビ
ット数を増やせば、画質は向上するが、発光輝度が低下
し、逆に扱う信号のビット数を減らせば、発光輝度が増
加するが、階調表示が少なくなり、画質の低下を招く。
そのため、少ない階調で連続的に、かつ自然に濃淡が変
化する手法−擬似中間調表示−として、印刷、電子コピ
ーなどの分野では、白、黒の２階調で中間調を表わす研
究、開発が行われ、多くの方式が提案されている。しか
し、映像の分野では、この種の擬似中間調表示の決定的
方法がまだ存在しないのが現状である。
方式では、階調数を増やせば増やすほど、１フレーム期
間内でパネルを点灯発光させる準備期間としてのアドレ
ス期間のビット数が増加するため、発光期間としてのサ
スティン期間が相対的に短くなり、最大輝度が低下す
る。このように、パネル面から発光される輝度階調は、
扱う信号のビット数によって定まるため、扱う信号のビ
ット数を増やせば、画質は向上するが、発光輝度が低下
し、逆に扱う信号のビット数を減らせば、発光輝度が増
加するが、階調表示が少なくなり、画質の低下を招く。
そのため、少ない階調で連続的に、かつ自然に濃淡が変
化する手法−擬似中間調表示−として、印刷、電子コピ
ーなどの分野では、白、黒の２階調で中間調を表わす研
究、開発が行われ、多くの方式が提案されている。しか
し、映像の分野では、この種の擬似中間調表示の決定的
方法がまだ存在しないのが現状である。
【０００７】そこで、本出願人は、図２に示すような誤
差拡散回路を提案した。これは、誤差検出回路３５で求
めた誤差出力を、ｈライン遅延回路３６とｄドット遅延
回路３７に加え、この再現誤差を、映像信号入力端子３
０に入力した原画素映像信号に組み入れるようにしたＰ
ＤＰ駆動回路において、前記誤差検出回路３５は、補正
された輝度レベルのデータを記憶するメモリ３８と、こ
の誤差検出回路３５に入力する拡散出力信号とメモリ３
８の補正された輝度レベルのデータとの差から誤差出力
を得るための減算回路３９と、この減算回路３９の出力
に、ｈライン遅延データとｄドット遅延データに重み付
けする荷重回路４０、４１とを具備してなるものであ
る。
差拡散回路を提案した。これは、誤差検出回路３５で求
めた誤差出力を、ｈライン遅延回路３６とｄドット遅延
回路３７に加え、この再現誤差を、映像信号入力端子３
０に入力した原画素映像信号に組み入れるようにしたＰ
ＤＰ駆動回路において、前記誤差検出回路３５は、補正
された輝度レベルのデータを記憶するメモリ３８と、こ
の誤差検出回路３５に入力する拡散出力信号とメモリ３
８の補正された輝度レベルのデータとの差から誤差出力
を得るための減算回路３９と、この減算回路３９の出力
に、ｈライン遅延データとｄドット遅延データに重み付
けする荷重回路４０、４１とを具備してなるものであ
る。
【０００８】以上のような構成における誤差拡散方式の
原理は、２つの輝度階調で密度変調を行い、ある広がり
を持った小領域内で視覚上擬似的な階調を作り出し、多
階調を得るようにしたものである。図３によりさらに詳
しく説明する。 Ａｉ，ｊ ：現処理対象の入力画素値 Ａｉ，ｊ−１：１ライン前の入力画素値 Ａｉ−１，ｊ：１ドット前の入力画素値 δｖ：１ライン前からの拡散出力画素の誤差荷重値 δｈ：１ドット前からの拡散出力画素の誤差荷重値 とすると、誤差検出回路３５に入力した拡散出力信号
と、メモリ３８からのデータとが、減算回路３９でその
差がとられて誤差出力信号が得られる。この誤差出力信
号は、荷重回路４０と４１でそれぞれＫｖ、Ｋｈの重み
付けされた誤差荷重出力信号δｖ、δｈとなり、１ライ
ン遅延回路３６と１ドット遅延回路３７に入力し、垂直
方向加算回路３１と水平方向加算回路３２で原画素Ａ
ｉ，ｊに組み入れられ、 Ｃｉ，ｊ＝Ａｉ，ｊ＋δｖ＋δｈ となる。 なお、Ｃｉ，ｊ：現処理対象の拡散出力画素値 δｖ＝Ｋｖ×｛ｆ（Ｃｉ，ｊ−１）−Ｂｒ｝ δｈ＝Ｋｈ×｛ｆ（Ｃｉ−１，ｊ）−Ｂｒ｝ ｆ（Ｃｉ，ｊ）：Ｃｉ，ｊに対する補正輝度 Ｂｒ：発光輝度レベル である。 このようにして、原映像入力信号に誤差を組み入れて拡
散させ、かつ、原映像入力信号よりも少ないビット数の
信号により、発光輝度が低下することなく、しかも、滑
らかな応答が得られる。
原理は、２つの輝度階調で密度変調を行い、ある広がり
を持った小領域内で視覚上擬似的な階調を作り出し、多
階調を得るようにしたものである。図３によりさらに詳
しく説明する。 Ａｉ，ｊ ：現処理対象の入力画素値 Ａｉ，ｊ−１：１ライン前の入力画素値 Ａｉ−１，ｊ：１ドット前の入力画素値 δｖ：１ライン前からの拡散出力画素の誤差荷重値 δｈ：１ドット前からの拡散出力画素の誤差荷重値 とすると、誤差検出回路３５に入力した拡散出力信号
と、メモリ３８からのデータとが、減算回路３９でその
差がとられて誤差出力信号が得られる。この誤差出力信
号は、荷重回路４０と４１でそれぞれＫｖ、Ｋｈの重み
付けされた誤差荷重出力信号δｖ、δｈとなり、１ライ
ン遅延回路３６と１ドット遅延回路３７に入力し、垂直
方向加算回路３１と水平方向加算回路３２で原画素Ａ
ｉ，ｊに組み入れられ、 Ｃｉ，ｊ＝Ａｉ，ｊ＋δｖ＋δｈ となる。 なお、Ｃｉ，ｊ：現処理対象の拡散出力画素値 δｖ＝Ｋｖ×｛ｆ（Ｃｉ，ｊ−１）−Ｂｒ｝ δｈ＝Ｋｈ×｛ｆ（Ｃｉ−１，ｊ）−Ｂｒ｝ ｆ（Ｃｉ，ｊ）：Ｃｉ，ｊに対する補正輝度 Ｂｒ：発光輝度レベル である。 このようにして、原映像入力信号に誤差を組み入れて拡
散させ、かつ、原映像入力信号よりも少ないビット数の
信号により、発光輝度が低下することなく、しかも、滑
らかな応答が得られる。
【０００９】以上のような擬似中間調表示によって得ら
れた画像は、略自然な変化であって概ね好ましい結果が
得られているが、擬似中間調表示は規則的なパターンが
繰返し発生し、擬似紋様を作ってしまうという若干の問
題がある。これを図４により説明する。この図４は、図
５の一部を抽出し拡大したものであり、また、図５は、
ＰＤＰ１０への駆動信号に対する発光輝度レベルを実測
し、この発光輝度レベルをその最大値で正規化したもの
である。なお、この例では、映像入力信号が８ビットで
あるものを、駆動信号を４ビットにした例を示してい
る。前記実測線に基づいて、図４の補正輝度線が求めら
れる。この図４において、 ａ：映像入力画素値（一定値の場合） ｂ：入力ａに対する擬似中間調レベル ｅ１、ｅ２、ｅ３：誤差出力 ｄ１、ｄ２、ｄ３：誤差荷重出力 とし、また、図示のように、発光輝度レベルＢｒを黒、
黒、黒、Ｂｒ＋１を白、白、白とすると、 （１）ｂ−Ｂｒ＝ｅ１、ｅ１×Ｋｈ＝ｄ１、ａ＋ｄ１＝
ｅ２であるから、ａ＋ｄ２＝黒となる。 （２）ａ＋ｄ２＝ｅ３であるから、ａ＋ｄ２＝白とな
る。 （３）ｄ３＝０であるから、ａ＋ｄ３＝ａとなり、黒で
ある。 （４）以上を繰り返すから、黒、白、黒、黒、白、黒、
黒、白、黒、…と黒、白、黒が一定の周期で出現する。 以上は、水平方向のみで考えたが、垂直方向でも同様で
ある。したがって、水平と垂直の両方向について考える
と、２次元的に繰返しの紋様が現われる。
れた画像は、略自然な変化であって概ね好ましい結果が
得られているが、擬似中間調表示は規則的なパターンが
繰返し発生し、擬似紋様を作ってしまうという若干の問
題がある。これを図４により説明する。この図４は、図
５の一部を抽出し拡大したものであり、また、図５は、
ＰＤＰ１０への駆動信号に対する発光輝度レベルを実測
し、この発光輝度レベルをその最大値で正規化したもの
である。なお、この例では、映像入力信号が８ビットで
あるものを、駆動信号を４ビットにした例を示してい
る。前記実測線に基づいて、図４の補正輝度線が求めら
れる。この図４において、 ａ：映像入力画素値（一定値の場合） ｂ：入力ａに対する擬似中間調レベル ｅ１、ｅ２、ｅ３：誤差出力 ｄ１、ｄ２、ｄ３：誤差荷重出力 とし、また、図示のように、発光輝度レベルＢｒを黒、
黒、黒、Ｂｒ＋１を白、白、白とすると、 （１）ｂ−Ｂｒ＝ｅ１、ｅ１×Ｋｈ＝ｄ１、ａ＋ｄ１＝
ｅ２であるから、ａ＋ｄ２＝黒となる。 （２）ａ＋ｄ２＝ｅ３であるから、ａ＋ｄ２＝白とな
る。 （３）ｄ３＝０であるから、ａ＋ｄ３＝ａとなり、黒で
ある。 （４）以上を繰り返すから、黒、白、黒、黒、白、黒、
黒、白、黒、…と黒、白、黒が一定の周期で出現する。 以上は、水平方向のみで考えたが、垂直方向でも同様で
ある。したがって、水平と垂直の両方向について考える
と、２次元的に繰返しの紋様が現われる。
【００１０】本発明は、出力対象画素に、その周辺画素
の多値化誤差を荷重して加え、入力信号と発光輝度との
濃淡誤差を最小にするとともに、簡単な回路構成で擬似
中間調表示によって得られた画像に発生した擬似紋様を
解消することを目的とするものである。
の多値化誤差を荷重して加え、入力信号と発光輝度との
濃淡誤差を最小にするとともに、簡単な回路構成で擬似
中間調表示によって得られた画像に発生した擬似紋様を
解消することを目的とするものである。
【００１１】
【課題を解決するための手段】本発明は、誤差検出回路
３５で求めた誤差出力を、ｈライン遅延回路３６とｄド
ット遅延回路３７に加え、この再現誤差を、映像信号入
力端子３０に入力した原画素映像信号に組み入れるよう
にしたＰＤＰ駆動回路において、前記映像信号入力また
は再現誤差値に、原画質を劣化させない程度のランダム
な補正値を加算および／または減算する手段を挿入し、
この手段は、補正量出力部４３と、この補正量出力部４
３の補正値を制御する補正量制御部４２と、補正量出力
部４３の補正値を誤差検出回路３５中に加算する補正加
算回路４４とからなるＰＤＰ駆動回路である。
３５で求めた誤差出力を、ｈライン遅延回路３６とｄド
ット遅延回路３７に加え、この再現誤差を、映像信号入
力端子３０に入力した原画素映像信号に組み入れるよう
にしたＰＤＰ駆動回路において、前記映像信号入力また
は再現誤差値に、原画質を劣化させない程度のランダム
な補正値を加算および／または減算する手段を挿入し、
この手段は、補正量出力部４３と、この補正量出力部４
３の補正値を制御する補正量制御部４２と、補正量出力
部４３の補正値を誤差検出回路３５中に加算する補正加
算回路４４とからなるＰＤＰ駆動回路である。
【００１２】
【作用】ランダムな補正値を加算および／または減算す
る手段を、垂直方向加算回路３１と水平方向加算回路３
２の間、映像入力端子３０と垂直方向加算回路３１の
間、水平方向加算回路３２の出力側、減算回路３９と荷
重回路４０、４１の間のいずれかに挿入したので、擬似
中間調表示は規則的なパターンが発生しなくなり、擬似
紋様を解消することができる。
る手段を、垂直方向加算回路３１と水平方向加算回路３
２の間、映像入力端子３０と垂直方向加算回路３１の
間、水平方向加算回路３２の出力側、減算回路３９と荷
重回路４０、４１の間のいずれかに挿入したので、擬似
中間調表示は規則的なパターンが発生しなくなり、擬似
紋様を解消することができる。
【００１３】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１は、図２に示した誤差拡散回路において、原
画質を劣化させない程度のランダムな補正値を加算およ
び／または減算する手段として、補正量制御部４２、補
正量出力部４３、補正加算回路４４を付加したものであ
る。すなわち、補正加算回路４４を回路中の適宜な位置
に挿入し、この補正加算回路４４には、原画質を劣化さ
せない、誤差荷重出力値以下の補正値を出力する補正量
出力部４３を接続する。この補正量出力部４３は、一定
の補正値であれば、再び規則的パターンが繰返し発生し
て擬似紋様となるので、補正量制御部４２によって、補
正量出力部４３の補正値が、大、小、正、負、正負混合
などランダムな値になるように制御する。
する。図１は、図２に示した誤差拡散回路において、原
画質を劣化させない程度のランダムな補正値を加算およ
び／または減算する手段として、補正量制御部４２、補
正量出力部４３、補正加算回路４４を付加したものであ
る。すなわち、補正加算回路４４を回路中の適宜な位置
に挿入し、この補正加算回路４４には、原画質を劣化さ
せない、誤差荷重出力値以下の補正値を出力する補正量
出力部４３を接続する。この補正量出力部４３は、一定
の補正値であれば、再び規則的パターンが繰返し発生し
て擬似紋様となるので、補正量制御部４２によって、補
正量出力部４３の補正値が、大、小、正、負、正負混合
などランダムな値になるように制御する。
【００１４】補正加算回路４４の挿入位置は、つぎのい
ずれであってもよい。 （１）図１のように、垂直方向加算回路３１と水平方向
加算回路３２の間に挿入する場合 （２）映像入力端子３０と垂直方向加算回路３１の間に
挿入する場合 （３）水平方向加算回路３２の出力側に挿入する場合 （４）減算回路３９と荷重回路４０、荷重回路４１の間
に挿入する場合 以上のように補正加算回路４４を挿入することによっ
て、擬似中間調表示は規則的なパターンが発生しなくな
り、擬似紋様を解消する。
ずれであってもよい。 （１）図１のように、垂直方向加算回路３１と水平方向
加算回路３２の間に挿入する場合 （２）映像入力端子３０と垂直方向加算回路３１の間に
挿入する場合 （３）水平方向加算回路３２の出力側に挿入する場合 （４）減算回路３９と荷重回路４０、荷重回路４１の間
に挿入する場合 以上のように補正加算回路４４を挿入することによっ
て、擬似中間調表示は規則的なパターンが発生しなくな
り、擬似紋様を解消する。
【００１５】
【発明の効果】本発明は、以上のように補正加算回路４
４を挿入したので、擬似中間調表示は規則的なパターン
が発生しなくなり、擬似紋様を解消することができる。
しかも、簡単な回路構成で達成することができる。した
がって、濃淡誤差をより緻密に、かつ自然な状態で変化
させることができる。
４を挿入したので、擬似中間調表示は規則的なパターン
が発生しなくなり、擬似紋様を解消することができる。
しかも、簡単な回路構成で達成することができる。した
がって、濃淡誤差をより緻密に、かつ自然な状態で変化
させることができる。
【図１】本発明によるＰＤＰ駆動回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】本出願人により先に提案されたＰＤＰ駆動回路
を示すブロック図である。
を示すブロック図である。
【図３】画素の座標位置の説明図である。
【図４】図５に示す駆動信号対発光輝度レベルの実測線
を一部抽出した拡大図である。
を一部抽出した拡大図である。
【図５】駆動信号対発光輝度レベルの実測線図である。
【図６】２５６階調の手法に使用されるＰＤＰの斜視図
である。
である。
【図７】２５６階調の手法における駆動シーケンスと駆
動波形図である。
動波形図である。
１０…ＰＤＰ（プラズマ・ディスプレイ・パネル）、１
１…表面ガラス基板、１２…Ｘサスティン電極、１３…
Ｙサスティン電極、１４…誘電体層、１５…保護層、１
６…裏面ガラス基板、１７…アドレス電極、１８…スト
ライブ状リブ、１９…Ｒ（赤）螢光体、２０…Ｇ（緑）
螢光体、２１…Ｂ（青）螢光体、２２…放電空間、２３
…バス電極、３０…映像信号入力端子、３１…垂直方向
加算回路、３２…水平方向加算回路、３３…ビット変換
回路、３４…映像出力端子、３５…誤差検出回路、３６
…ｈライン遅延回路、３７…ｄドット遅延回路、３８…
メモリ、３９…減算回路、４０…荷重回路、４１…荷重
回路、４２…補正量制御部、４３…補正量出力部、４４
…補正加算回路。
１…表面ガラス基板、１２…Ｘサスティン電極、１３…
Ｙサスティン電極、１４…誘電体層、１５…保護層、１
６…裏面ガラス基板、１７…アドレス電極、１８…スト
ライブ状リブ、１９…Ｒ（赤）螢光体、２０…Ｇ（緑）
螢光体、２１…Ｂ（青）螢光体、２２…放電空間、２３
…バス電極、３０…映像信号入力端子、３１…垂直方向
加算回路、３２…水平方向加算回路、３３…ビット変換
回路、３４…映像出力端子、３５…誤差検出回路、３６
…ｈライン遅延回路、３７…ｄドット遅延回路、３８…
メモリ、３９…減算回路、４０…荷重回路、４１…荷重
回路、４２…補正量制御部、４３…補正量出力部、４４
…補正加算回路。
Claims (3)
- 【請求項１】 誤差検出回路３５で求めた誤差出力を、
ｈライン遅延回路３６とｄドット遅延回路３７に加え、
この再現誤差を、映像信号入力端子３０に入力した原画
素映像信号に組み入れるようにしたＰＤＰ駆動回路にお
いて、前記映像信号入力または再現誤差値に、原画質を
劣化させない程度のランダムな補正値を加算および／ま
たは減算する手段を挿入してなることを特徴とするＰＤ
Ｐ駆動回路。 - 【請求項２】 誤差検出回路３５は、この誤差検出回路
３５に入力する拡散出力信号と補正された輝度レベルの
データとの差から誤差出力を得るための減算回路３９を
具備し、この減算回路３９の後段にランダムな補正値を
加算および／または減算する手段を挿入してなる請求項
１記載のＰＤＰ駆動回路。 - 【請求項３】 ランダムな補正値を加算および／または
減算する手段は、補正量出力部４３と、この補正量出力
部４３の補正値を制御する補正量制御部４２と、補正量
出力部４３の補正値を誤差検出回路３５中に加算する補
正加算回路４４とからなるなる請求項１または２記載の
ＰＤＰ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234225A JP2970336B2 (ja) | 1993-08-26 | 1993-08-26 | Ｐｄｐ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234225A JP2970336B2 (ja) | 1993-08-26 | 1993-08-26 | Ｐｄｐ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0764503A true JPH0764503A (ja) | 1995-03-10 |
| JP2970336B2 JP2970336B2 (ja) | 1999-11-02 |
Family
ID=16967661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5234225A Expired - Fee Related JP2970336B2 (ja) | 1993-08-26 | 1993-08-26 | Ｐｄｐ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970336B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005157367A (ja) * | 2003-11-26 | 2005-06-16 | Lg Electronics Inc | 表示装置の階調処理方法および装置 |
-
1993
- 1993-08-26 JP JP5234225A patent/JP2970336B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005157367A (ja) * | 2003-11-26 | 2005-06-16 | Lg Electronics Inc | 表示装置の階調処理方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2970336B2 (ja) | 1999-11-02 |
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