JPH0764667A - 半導体装置およびクロック信号供給方法 - Google Patents
半導体装置およびクロック信号供給方法Info
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- JPH0764667A JPH0764667A JP5207599A JP20759993A JPH0764667A JP H0764667 A JPH0764667 A JP H0764667A JP 5207599 A JP5207599 A JP 5207599A JP 20759993 A JP20759993 A JP 20759993A JP H0764667 A JPH0764667 A JP H0764667A
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- clock signal
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Abstract
(57)【要約】
【目的】 クロック信号の位相差を規定値以下にするた
めにクロックドライバのサイズを大きくした場合でも、
チップの誤動作と発熱を防止する。 【構成】 クロックドライバ１２をマイクロプロセッサ
１３上には設けず、基板１０上の他の箇所に設ける。そ
して、このクロックドライバ１２から、半田バンプ群１
４、配線１５および半田バンプ群１６を介してマイクロ
プロセッサ１３にクロック信号を供給する。クロック信
号に同期して動作するマイクロプロセッサ１３側では、
クロックドライバ１２から供給されたクロック信号を等
長配線等の低スキューの配線を使って直接ラッチ等に伝
える。
めにクロックドライバのサイズを大きくした場合でも、
チップの誤動作と発熱を防止する。 【構成】 クロックドライバ１２をマイクロプロセッサ
１３上には設けず、基板１０上の他の箇所に設ける。そ
して、このクロックドライバ１２から、半田バンプ群１
４、配線１５および半田バンプ群１６を介してマイクロ
プロセッサ１３にクロック信号を供給する。クロック信
号に同期して動作するマイクロプロセッサ１３側では、
クロックドライバ１２から供給されたクロック信号を等
長配線等の低スキューの配線を使って直接ラッチ等に伝
える。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置において、ク
ロック信号を各能動回路に分配するための装置および方
法に関するものである。
ロック信号を各能動回路に分配するための装置および方
法に関するものである。
【０００２】
【従来の技術】半導体装置において、チップ上の各部に
クロック信号を分配する方法として、従来から図９に示
す様な方法が採用されている。即ち、チップ外からボン
ディングパッド１に加えられたクロック信号は、半導体
集積回路が静電気によって破壊されるのを防ぐための保
護回路２を通過してから波形整形回路３に加えられる。
波形整形回路３では、入力信号にのっているノイズを除
去し、半導体集積回路内部の電圧レベルに変換する。波
形整形回路３の出力は分周器４に加えられ、半導体集積
回路の動作クロックに変換される。そして、この動作ク
ロックは多段のクロックドライバ５を介して半導体集積
回路内の各ラッチ８に伝えられる。このとき、２つの末
端クロック６，７の間での位相差を規定値以下にするた
めに、各クロックドライバのファンアウトや配線長をそ
ろえたり、クロックドライバのサイズを最適化したりす
ることが行われている。
クロック信号を分配する方法として、従来から図９に示
す様な方法が採用されている。即ち、チップ外からボン
ディングパッド１に加えられたクロック信号は、半導体
集積回路が静電気によって破壊されるのを防ぐための保
護回路２を通過してから波形整形回路３に加えられる。
波形整形回路３では、入力信号にのっているノイズを除
去し、半導体集積回路内部の電圧レベルに変換する。波
形整形回路３の出力は分周器４に加えられ、半導体集積
回路の動作クロックに変換される。そして、この動作ク
ロックは多段のクロックドライバ５を介して半導体集積
回路内の各ラッチ８に伝えられる。このとき、２つの末
端クロック６，７の間での位相差を規定値以下にするた
めに、各クロックドライバのファンアウトや配線長をそ
ろえたり、クロックドライバのサイズを最適化したりす
ることが行われている。
【０００３】この様な従来例の詳細は下記の文献に記載
されている。 ’Ａ ２００ＭＨｚ ６４−ｂ Ｄｕａｌ Ｉｓｓｕｅ
ＣＭＯＳ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ’ Ｄａｎｉｅｌ Ｗ．
Ｄｏｂｂｅｒｐｕｈｌｅｔ．ａｌ． ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａ
ｔｅ Ｃｉｒｃｕｔｓ，ｖｏｌ.２７，Ｎｏｖｅｍｂｅ
ｒ １９９２，ｐｐ.１５５５−１５６７
されている。 ’Ａ ２００ＭＨｚ ６４−ｂ Ｄｕａｌ Ｉｓｓｕｅ
ＣＭＯＳ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ’ Ｄａｎｉｅｌ Ｗ．
Ｄｏｂｂｅｒｐｕｈｌｅｔ．ａｌ． ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａ
ｔｅ Ｃｉｒｃｕｔｓ，ｖｏｌ.２７，Ｎｏｖｅｍｂｅ
ｒ １９９２，ｐｐ.１５５５−１５６７
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下の様な問題点があった。即ち、ファ
ンアウトや配線長にはどうしても多少のばらつきが生じ
るため、クロック信号の位相差を規定値以下にするため
には、クロックドライバのサイズを大きくする必要があ
る。そのため以下の３つの問題が生じる。
来の技術では、以下の様な問題点があった。即ち、ファ
ンアウトや配線長にはどうしても多少のばらつきが生じ
るため、クロック信号の位相差を規定値以下にするため
には、クロックドライバのサイズを大きくする必要があ
る。そのため以下の３つの問題が生じる。
【０００５】第１に、クロックドライバの発生するノイ
ズが大きくなり半導体集積回路の他の部分の回路が誤動
作する。第２に、クロックドライバの消費する電力がチ
ップ全体の消費電力の１５〜２０％と大きい為に半導体
集積回路の発熱量が増えるとともに、１チップの消費電
力には上限があるため搭載できる機能が少なくなる。第
３に、半導体集積回路上でドライバの占める面積が大き
いので、やはり、１つのチップ上に搭載できる機能が少
なくなる。
ズが大きくなり半導体集積回路の他の部分の回路が誤動
作する。第２に、クロックドライバの消費する電力がチ
ップ全体の消費電力の１５〜２０％と大きい為に半導体
集積回路の発熱量が増えるとともに、１チップの消費電
力には上限があるため搭載できる機能が少なくなる。第
３に、半導体集積回路上でドライバの占める面積が大き
いので、やはり、１つのチップ上に搭載できる機能が少
なくなる。
【０００６】本発明の目的は、クロック信号の位相差を
規定値以下にするためにクロックドライバのサイズを大
きくした場合でも、誤動作の発生とチップの発熱とを抑
えることができる半導体装置およびクロック信号供給方
法を提供することである。
規定値以下にするためにクロックドライバのサイズを大
きくした場合でも、誤動作の発生とチップの発熱とを抑
えることができる半導体装置およびクロック信号供給方
法を提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、クロック信号を制御するクロックドライ
バと、該クロックドライバからのクロック信号に同期し
て作動する複数の能動回路と、を備えた半導体装置にお
いて、前記能動回路が設けられたチップ上を避けて前記
クロックドライバを配置し、該クロックドライバからの
クロック信号を前記チップ外から前記能動回路に供給す
る一方、供給された前記クロック信号の前記各能動回路
間での位相差を所定値以下とする手段を設けたものであ
る。
に、本発明は、クロック信号を制御するクロックドライ
バと、該クロックドライバからのクロック信号に同期し
て作動する複数の能動回路と、を備えた半導体装置にお
いて、前記能動回路が設けられたチップ上を避けて前記
クロックドライバを配置し、該クロックドライバからの
クロック信号を前記チップ外から前記能動回路に供給す
る一方、供給された前記クロック信号の前記各能動回路
間での位相差を所定値以下とする手段を設けたものであ
る。
【０００８】また、本発明は、クロック信号を制御する
クロックドライバと、該クロックドライバからのクロッ
ク信号に同期して作動する複数の能動回路と、を備えた
半導体装置において、前記能動回路が設けられたチップ
上を避けて前記クロックドライバを配置する一方、前記
クロックドライバからのクロック信号を前記チップに入
力するための複数の入力点と、前記各入力点に入力され
た前記クロック信号の遅延時間を前記各能動回路間でほ
ぼ等しくして各能動回路に伝える複数の配線と、を前記
チップ上に設けたものである。
クロックドライバと、該クロックドライバからのクロッ
ク信号に同期して作動する複数の能動回路と、を備えた
半導体装置において、前記能動回路が設けられたチップ
上を避けて前記クロックドライバを配置する一方、前記
クロックドライバからのクロック信号を前記チップに入
力するための複数の入力点と、前記各入力点に入力され
た前記クロック信号の遅延時間を前記各能動回路間でほ
ぼ等しくして各能動回路に伝える複数の配線と、を前記
チップ上に設けたものである。
【０００９】さらに、本発明は、クロック信号を制御す
るクロックドライバと、該クロックドライバからのクロ
ック信号に同期して作動する複数の能動回路と、を備え
た半導体装置において、前記能動回路が設けられたチッ
プ上を避けて前記クロックドライバを配置する一方、前
記クロックドライバからのクロック信号を前記チップに
入力するための複数の入力点と、前記各入力点に対して
前記能動回路の２つ以上が接続され、前記各入力点に入
力された前記クロック信号の遅延時間を前記接続された
能動回路間でほぼ等しくして当該能動回路に伝える２本
以上の配線と、を前記チップ上に設けたものである。
るクロックドライバと、該クロックドライバからのクロ
ック信号に同期して作動する複数の能動回路と、を備え
た半導体装置において、前記能動回路が設けられたチッ
プ上を避けて前記クロックドライバを配置する一方、前
記クロックドライバからのクロック信号を前記チップに
入力するための複数の入力点と、前記各入力点に対して
前記能動回路の２つ以上が接続され、前記各入力点に入
力された前記クロック信号の遅延時間を前記接続された
能動回路間でほぼ等しくして当該能動回路に伝える２本
以上の配線と、を前記チップ上に設けたものである。
【００１０】また、本発明は、クロック信号を制御する
クロックドライバを、前記クロック信号に同期して作動
する複数の能動回路が設けられたチップ上を避けて配置
して、前記チップ外から前記能動回路にクロック信号を
供給するとともに、前記チップに供給されたクロック信
号を、その位相差が前記各能動回路間で所定値以下とな
るようにして各能動回路に伝えることである。
クロックドライバを、前記クロック信号に同期して作動
する複数の能動回路が設けられたチップ上を避けて配置
して、前記チップ外から前記能動回路にクロック信号を
供給するとともに、前記チップに供給されたクロック信
号を、その位相差が前記各能動回路間で所定値以下とな
るようにして各能動回路に伝えることである。
【００１１】
【作用】上記構成によれば、クロックドライバがチップ
上にないので、チップで発生するノイズを低減できる。
またクロックドライバがチップ上にないことにより、チ
ップで消費する電力が少なくなり、チップの発熱を抑え
ることができる。さらにチップ上にクロックドライバが
ない分、チップのサイズを小さくできるとともに、従来
クロックドライバが占有していた部分を半導体集積回路
の機能向上のための素子として使うことも可能となる。
上にないので、チップで発生するノイズを低減できる。
またクロックドライバがチップ上にないことにより、チ
ップで消費する電力が少なくなり、チップの発熱を抑え
ることができる。さらにチップ上にクロックドライバが
ない分、チップのサイズを小さくできるとともに、従来
クロックドライバが占有していた部分を半導体集積回路
の機能向上のための素子として使うことも可能となる。
【００１２】また、クロックドライバからチップに入力
したクロック信号は、各能動回路間での位相差が所定値
以下として各能動回路に供給され、各能動回路間でのス
キューを小さくできる。
したクロック信号は、各能動回路間での位相差が所定値
以下として各能動回路に供給され、各能動回路間でのス
キューを小さくできる。
【００１３】
【実施例】以下、本発明の実施例を図面に従って説明す
る。 （第１実施例）図１は本発明を適用したマイクロプロセ
ッサ応用システムの例である。このシステムではセラミ
ック基板１０の上にクロックジェネレータ１１、クロッ
クドライバ１２、マイクロプロセッサ１３がＣＣＢ（Co
ntrolled Collapse Bonding)技術を使って搭載されてい
る。マイクロプロセッサ１３の中にはクロックドライバ
１２は含まれておらず、クロックドライバ１２から半田
バンプ群１４、セラミック基板中の配線１５、半田バン
プ群１６を介して、クロック信号がマイクロプロセッサ
１３に供給され、マイクロプロセッサ１３では、その供
給されたクロック信号を直接各ラッチに分配して動作さ
せている。チップ間の配線の長さは、約３ｃｍである。
クロックドライバ１２からはクロックジェネレータ１１
で生成したデューティ比１：１、周波数２００ＭＨｚの
クロックを供給している。
る。 （第１実施例）図１は本発明を適用したマイクロプロセ
ッサ応用システムの例である。このシステムではセラミ
ック基板１０の上にクロックジェネレータ１１、クロッ
クドライバ１２、マイクロプロセッサ１３がＣＣＢ（Co
ntrolled Collapse Bonding)技術を使って搭載されてい
る。マイクロプロセッサ１３の中にはクロックドライバ
１２は含まれておらず、クロックドライバ１２から半田
バンプ群１４、セラミック基板中の配線１５、半田バン
プ群１６を介して、クロック信号がマイクロプロセッサ
１３に供給され、マイクロプロセッサ１３では、その供
給されたクロック信号を直接各ラッチに分配して動作さ
せている。チップ間の配線の長さは、約３ｃｍである。
クロックドライバ１２からはクロックジェネレータ１１
で生成したデューティ比１：１、周波数２００ＭＨｚの
クロックを供給している。
【００１４】マイクロプロセッサ１３の内部では、図２
の様にしてクロックが分配されている。チップ外からは
約４０ヶの半田バンプ群１６を通じてクロックが供給さ
れる。このクロックは、まず、ＭＯＳトランジスタのソ
ース、ドレインのＰＮ接合を使った接合容量とダイオー
ドのクランプ回路とからなる保護回路１７を通過する。
その後、配線１８を使って各ラッチに分配される。
の様にしてクロックが分配されている。チップ外からは
約４０ヶの半田バンプ群１６を通じてクロックが供給さ
れる。このクロックは、まず、ＭＯＳトランジスタのソ
ース、ドレインのＰＮ接合を使った接合容量とダイオー
ドのクランプ回路とからなる保護回路１７を通過する。
その後、配線１８を使って各ラッチに分配される。
【００１５】配線１８はＨ型の分岐を繰り返したフラク
タルパタンになっており、半田バンプ群１６からラッチ
２０，２１，２２，…までの配線の長さはほぼ等しくな
っている。また、エレクトロマイグレーション耐性を上
げるため、配線１８の幅は半田バンプ群１６に近いとこ
ろでは太く、遠いところでは細くしてある。配線長に少
しばらつきがあるためスキューは発生するが、そのスキ
ューが所定値以下になるようにチップ外部に設けたクロ
ックドライバ１２の駆動能力を設定している。また配線
１８の末端には直接ラッチがつながっているが、保護回
路１７と長い配線１８があるので半田バンプ群１７の所
に鋭いパルスが印加されてもラッチ２０，２１，２２，
…の所ではなまってしまう。このために、静電破壊耐性
は十分にある。
タルパタンになっており、半田バンプ群１６からラッチ
２０，２１，２２，…までの配線の長さはほぼ等しくな
っている。また、エレクトロマイグレーション耐性を上
げるため、配線１８の幅は半田バンプ群１６に近いとこ
ろでは太く、遠いところでは細くしてある。配線長に少
しばらつきがあるためスキューは発生するが、そのスキ
ューが所定値以下になるようにチップ外部に設けたクロ
ックドライバ１２の駆動能力を設定している。また配線
１８の末端には直接ラッチがつながっているが、保護回
路１７と長い配線１８があるので半田バンプ群１７の所
に鋭いパルスが印加されてもラッチ２０，２１，２２，
…の所ではなまってしまう。このために、静電破壊耐性
は十分にある。
【００１６】ラッチにはクロックイネーブル付きのラッ
チ２０，２１と、クロックイネーブルなしのラッチ２２
の２種類が設けられている。クロックイネーブル付きの
ラッチ２０，２１は、クロックがＨ（ハイレベル）でも
データを取り込まないという動作ができるラッチで、主
として、レジスタ競合などの際にマイクロプロセッサの
パイプラインを止めるために使われている。これらのラ
ッチはマイクロプロセッサ１３の中で合計約１０5ヶ使
われており、その入力容量の合計は約１０ｎＦである。
チ２０，２１と、クロックイネーブルなしのラッチ２２
の２種類が設けられている。クロックイネーブル付きの
ラッチ２０，２１は、クロックがＨ（ハイレベル）でも
データを取り込まないという動作ができるラッチで、主
として、レジスタ競合などの際にマイクロプロセッサの
パイプラインを止めるために使われている。これらのラ
ッチはマイクロプロセッサ１３の中で合計約１０5ヶ使
われており、その入力容量の合計は約１０ｎＦである。
【００１７】クロックイネーブル付きのラッチ２０，２
１の回路は、図３(Ａ)のようになっており、図３(Ｂ)に
示したクロックイネーブルなしのラッチ２２のクロック
入力端子に、ＮＡＮＤゲートを入れてクロック信号をマ
スクしたものである。このラッチ２０，２１はＣＫＥ端
子がＬレベルになっているとＣＫがＨになってもＤ端子
の値を取り込まない。
１の回路は、図３(Ａ)のようになっており、図３(Ｂ)に
示したクロックイネーブルなしのラッチ２２のクロック
入力端子に、ＮＡＮＤゲートを入れてクロック信号をマ
スクしたものである。このラッチ２０，２１はＣＫＥ端
子がＬレベルになっているとＣＫがＨになってもＤ端子
の値を取り込まない。
【００１８】クロックドライバ１２の内部は図４の様に
なっている。クロックジェネレータ２０からの信号は半
田バンプ１９から入り、４段のインバータで増幅されて
から４０ヶの半田バンプ１４を通ってチップの外へ出て
行く。
なっている。クロックジェネレータ２０からの信号は半
田バンプ１９から入り、４段のインバータで増幅されて
から４０ヶの半田バンプ１４を通ってチップの外へ出て
行く。
【００１９】クロックドライバ１２からマイクロプロセ
ッサ１３に供給されるクロックの波形は図５の様になっ
ている。図５(Ａ)は電圧波形である。まず電圧波形は、
振幅が２.５Ｖ、立ち上がり／立ち下がり時間が共に０.
５ｎｓ、サイクルタイム５ｎｓ、デューティ比１：１で
ある。図５(Ｂ)は電流波形であり、３角形で近似してい
る。付加容量が１０ｎＦなのでピーク電流１００Ａ、ｄ
ｉ／ｄｔ＝４×１０11Ａ／ｓである。したがって、半田
バンプ１ヶのインダクタンスが０.０４ｎＨなので４０
ヶの半田バンプでは０.００１ｎＨとなり、その両端で
発生する電圧は０.４Ｖであり問題ない。
ッサ１３に供給されるクロックの波形は図５の様になっ
ている。図５(Ａ)は電圧波形である。まず電圧波形は、
振幅が２.５Ｖ、立ち上がり／立ち下がり時間が共に０.
５ｎｓ、サイクルタイム５ｎｓ、デューティ比１：１で
ある。図５(Ｂ)は電流波形であり、３角形で近似してい
る。付加容量が１０ｎＦなのでピーク電流１００Ａ、ｄ
ｉ／ｄｔ＝４×１０11Ａ／ｓである。したがって、半田
バンプ１ヶのインダクタンスが０.０４ｎＨなので４０
ヶの半田バンプでは０.００１ｎＨとなり、その両端で
発生する電圧は０.４Ｖであり問題ない。
【００２０】図６は図２に示したマイクロプロセッサの
変形例である。本変形例の特徴は、半田バンプ群１６以
外に半田バンプ群１６Ａを設け、この半田バンプ群１６
Ａに入力したクロックを保護回路１７Ａを介してラッチ
２０，２１，２２，…に供給するようにしたことであ
る。半田バンプ群１６，１６Ａと各ラッチは２０，２
１，２２，…はそれぞれ長さが等しい配線１８Ａで接続
されている。この様に半田バンプ群を多数設けると、入
力インピーダンスを小さくすることができる。
変形例である。本変形例の特徴は、半田バンプ群１６以
外に半田バンプ群１６Ａを設け、この半田バンプ群１６
Ａに入力したクロックを保護回路１７Ａを介してラッチ
２０，２１，２２，…に供給するようにしたことであ
る。半田バンプ群１６，１６Ａと各ラッチは２０，２
１，２２，…はそれぞれ長さが等しい配線１８Ａで接続
されている。この様に半田バンプ群を多数設けると、入
力インピーダンスを小さくすることができる。
【００２１】（第２実施例）図７は本発明の第２実施例
を示している。本実施例は前述の第１実施例とはマイク
ロプロセッサの内部が異なっている。本実施例でも、マ
イクロプロセッサ２３の内部で半田バンプ群２４から保
護回路２５と等長配線２６を介してチップ上の各部へク
ロックを分配している。等長配線２６の末端には、クロ
ックイネーブル付きのクロックバッファ２７やクロック
イネーブルなしのクロックバッファ２８が合計約１００
０ヶ接続されている。したがって、半田バンプ群２４か
らクロックバッファ２７，２８までは配線長がほぼ等し
いのでクロックバッファ間のスキューは小さい。
を示している。本実施例は前述の第１実施例とはマイク
ロプロセッサの内部が異なっている。本実施例でも、マ
イクロプロセッサ２３の内部で半田バンプ群２４から保
護回路２５と等長配線２６を介してチップ上の各部へク
ロックを分配している。等長配線２６の末端には、クロ
ックイネーブル付きのクロックバッファ２７やクロック
イネーブルなしのクロックバッファ２８が合計約１００
０ヶ接続されている。したがって、半田バンプ群２４か
らクロックバッファ２７，２８までは配線長がほぼ等し
いのでクロックバッファ間のスキューは小さい。
【００２２】また、クロックバッファ２７には最大１０
ヶのラッチ２９が接続され、クロックバッファ２８にも
最大１０ヶのラッチ３０が接続されている。これらのラ
ッチは図３(Ｂ)に示したクロックイネーブルなしのラッ
チである。ラッチの数が１０ヶに満たない場合にはラッ
チの入力容量と同じ大きさのダミー負荷が付けられてお
り、クロックバッファ２７または２８からラッチ２９ま
たは３０までのディレイはほぼどこでも同じにしてあ
る。
ヶのラッチ２９が接続され、クロックバッファ２８にも
最大１０ヶのラッチ３０が接続されている。これらのラ
ッチは図３(Ｂ)に示したクロックイネーブルなしのラッ
チである。ラッチの数が１０ヶに満たない場合にはラッ
チの入力容量と同じ大きさのダミー負荷が付けられてお
り、クロックバッファ２７または２８からラッチ２９ま
たは３０までのディレイはほぼどこでも同じにしてあ
る。
【００２３】先に述べたクロックバッファ間のスキュー
が小さいことと合わせ、チップ全体でラッチ間のスキュ
ーは小さい。クロックイネーブル付きのクロックバッフ
ァ２７は、図７(Ｂ)のようにＣＫＥ端子がＬになってい
るとＣＫ端子から入力したクロック信号を通さないよう
になっており、レジスタ競合などの際にマイクロプロセ
ッサのパイプラインを止めるために使われている。
が小さいことと合わせ、チップ全体でラッチ間のスキュ
ーは小さい。クロックイネーブル付きのクロックバッフ
ァ２７は、図７(Ｂ)のようにＣＫＥ端子がＬになってい
るとＣＫ端子から入力したクロック信号を通さないよう
になっており、レジスタ競合などの際にマイクロプロセ
ッサのパイプラインを止めるために使われている。
【００２４】（第３実施例）図８は本発明の第３実施例
を示している。本実施例では、前記２つの実施例とは異
なるクロック分配方式をとっている。マイクロプロセッ
サ３１の内部で、ラッチを２つのグループ３２，３３に
分けている。それぞれのラッチグループに対応して、半
田バンプ群３４，３５が２ヶ設けられている。ラッチグ
ループ３２に属する各ラッチ３６は、等長配線３８で保
護回路３７を介して半田バンプ群３４に接続されてい
る。ラッチグループ３３に属する各ラッチ３９は、等長
配線４０で保護回路４１を介して半田バンプ群３５に接
続されている。等長配線３８，４０の配線の長さは同じ
になっている。半田バンプ群３４，３５には低スキュー
のクロックが供給されており、チップ全体でラッチ間の
スキューは小さくなっている。なお、上記構成において
半田バンプ群３４と半田バンプ群３５とを接続してもよ
い。
を示している。本実施例では、前記２つの実施例とは異
なるクロック分配方式をとっている。マイクロプロセッ
サ３１の内部で、ラッチを２つのグループ３２，３３に
分けている。それぞれのラッチグループに対応して、半
田バンプ群３４，３５が２ヶ設けられている。ラッチグ
ループ３２に属する各ラッチ３６は、等長配線３８で保
護回路３７を介して半田バンプ群３４に接続されてい
る。ラッチグループ３３に属する各ラッチ３９は、等長
配線４０で保護回路４１を介して半田バンプ群３５に接
続されている。等長配線３８，４０の配線の長さは同じ
になっている。半田バンプ群３４，３５には低スキュー
のクロックが供給されており、チップ全体でラッチ間の
スキューは小さくなっている。なお、上記構成において
半田バンプ群３４と半田バンプ群３５とを接続してもよ
い。
【００２５】（第４実施例）図８のマイクロプロセッサ
において、等長配線３８と等長配線４０の配線長をラッ
チグループ３２と３３との間で異なるようにする。この
場合は、ラッチ３６に入っているクロックとラッチ３９
に入っているクロックとの間にスキューが生じるが、そ
れを補償するように半田バンプ群３４と半田バンプ群３
５とに供給するクロックに位相差を設ける。
において、等長配線３８と等長配線４０の配線長をラッ
チグループ３２と３３との間で異なるようにする。この
場合は、ラッチ３６に入っているクロックとラッチ３９
に入っているクロックとの間にスキューが生じるが、そ
れを補償するように半田バンプ群３４と半田バンプ群３
５とに供給するクロックに位相差を設ける。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
以下のような効果を期待できる。 クロックドライバがチップ上にないのでノイズの発
生が抑えられ、半導体集積回路の誤動作を防ぐことがで
きる。 クロックドライバがチップ上で消費する電力がなく
なるため、チップの発熱を抑えることができる。 クロックドライバがチップ上で占めるスペースがな
くなるので、チップのサイズを小さくできるとともに、
クロックドライバがない分だけ半導体集積回路の機能向
上のための素子を余分に組み込むことができる。 クロックドライバの駆動能力を消費電力やチップ面
積に関係なく大きくすることができるので、スキューを
低減することができる。
以下のような効果を期待できる。 クロックドライバがチップ上にないのでノイズの発
生が抑えられ、半導体集積回路の誤動作を防ぐことがで
きる。 クロックドライバがチップ上で消費する電力がなく
なるため、チップの発熱を抑えることができる。 クロックドライバがチップ上で占めるスペースがな
くなるので、チップのサイズを小さくできるとともに、
クロックドライバがない分だけ半導体集積回路の機能向
上のための素子を余分に組み込むことができる。 クロックドライバの駆動能力を消費電力やチップ面
積に関係なく大きくすることができるので、スキューを
低減することができる。
【図１】本発明の半導体装置の概略構成図である。
【図２】本発明の第１実施例によるマイクロプロセッサ
の構成図である。
の構成図である。
【図３】図２におけるラッチの回路構成図である。
【図４】クロックドライバの回路構成図である。
【図５】クロック信号の電流と電圧の波形図である。
【図６】図２のマイクロプロセッサの変形例を示した図
である。
である。
【図７】本発明の第２実施例によるマイクロプロセッサ
の構成図とクロックバッファの回路構成図である。
の構成図とクロックバッファの回路構成図である。
【図８】本発明の第３実施例によるマイクロプロセッサ
の構成図である。
の構成図である。
【図９】従来の技術によるマイクロプロセッサの構成図
である。
である。
１０ セラミック基板 １１ クロックジェネレータ １２ クロックドライバ １３，１３Ａ，２３，３１ マイクロプロセッサ（半導
体集積回路） １４，１６，１６Ａ，１９，２４，３４，３５ 半田バ
ンプ群 １５ 配線 １７，１７Ａ，２５，３７，４１ 保護回路 １８，１８Ａ，２６，３８，４０ 等長配線 ２０，２１，２２，２９，３０，３６，３９ ラッチ ２７，２８ クロックバッファ
体集積回路） １４，１６，１６Ａ，１９，２４，３４，３５ 半田バ
ンプ群 １５ 配線 １７，１７Ａ，２５，３７，４１ 保護回路 １８，１８Ａ，２６，３８，４０ 等長配線 ２０，２１，２２，２９，３０，３６，３９ ラッチ ２７，２８ クロックバッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (9)
- 【請求項１】 クロック信号を制御するクロックドライ
バと、該クロックドライバからのクロック信号に同期し
て作動する複数の能動回路と、を備えた半導体装置にお
いて、 前記能動回路が設けられたチップ上を避けて前記クロッ
クドライバを配置し、該クロックドライバからのクロッ
ク信号を前記チップ外から前記能動回路に供給する一
方、供給された前記クロック信号の前記各能動回路間で
の位相差を所定値以下とする手段を設けたことを特徴と
する半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記手段は、前記クロックドライバからのクロック信号
が入力される前記チップ上の入力点と前記各能動回路と
の間に配設された複数の配線からなり、前記各配線中を
伝わるクロック信号の遅延時間は各配線間でほぼ等しく
設定されていることを特徴とする半導体装置。 - 【請求項３】 クロック信号を制御するクロックドライ
バと、該クロックドライバからのクロック信号に同期し
て作動する複数の能動回路と、を備えた半導体装置にお
いて、 前記能動回路が設けられたチップ上を避けて前記クロッ
クドライバを配置する一方、前記クロックドライバから
のクロック信号を前記チップに入力するための複数の入
力点と、前記各入力点に入力された前記クロック信号の
遅延時間を前記各能動回路間でほぼ等しくして各能動回
路に伝える複数の配線と、を前記チップ上に設けたこと
を特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記複数の入力点のいくつかは、前記チップ上で一箇所
に接続されていることを特徴とする半導体装置。 - 【請求項５】 クロック信号を制御するクロックドライ
バと、該クロックドライバからのクロック信号に同期し
て作動する複数の能動回路と、を備えた半導体装置にお
いて、 前記能動回路が設けられたチップ上を避けて前記クロッ
クドライバを配置する一方、前記クロックドライバから
のクロック信号を前記チップに入力するための複数の入
力点と、前記各入力点に対して前記能動回路の２つ以上
が接続され、前記各入力点に入力された前記クロック信
号の遅延時間を前記接続された能動回路間でほぼ等しく
して当該能動回路に伝える２本以上の配線と、を前記チ
ップ上に設けたことを特徴とする半導体装置。 - 【請求項６】 請求項５記載の半導体装置において、 前記複数の能動回路をグループ分けした場合、各グルー
プ間における前記クロック信号の遅延時間はほぼ等しく
設定されていることを特徴とする半導体装置。 - 【請求項７】 請求項５記載の半導体装置において、 前記複数の能動回路をグループ分けした場合、各グルー
プ間における前記クロック信号の遅延時間はそれぞれ異
なって設定されていることを特徴とする半導体装置。 - 【請求項８】 請求項７記載の半導体装置において、 前記クロックドライバからは、前記クロック信号の遅延
時間の差を補償するように相異なるクロック信号が出力
されることを特徴とする半導体装置。 - 【請求項９】 クロック信号を制御するクロックドライ
バを、前記クロック信号に同期して作動する複数の能動
回路が設けられたチップ上を避けて配置して、前記チッ
プ外から前記能動回路にクロック信号を供給するととも
に、前記チップに供給されたクロック信号を、その位相
差が前記各能動回路間で所定値以下となるようにして各
能動回路に伝えることを特徴とするクロック信号供給方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207599A JPH0764667A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置およびクロック信号供給方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207599A JPH0764667A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置およびクロック信号供給方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764667A true JPH0764667A (ja) | 1995-03-10 |
Family
ID=16542446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5207599A Pending JPH0764667A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置およびクロック信号供給方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764667A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11175184A (ja) * | 1997-12-12 | 1999-07-02 | Fujitsu Ltd | 半導体集積回路におけるクロック分配回路 |
| JP2000035832A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 半導体集積回路及びそのクロック分配方法 |
| JP2013143628A (ja) * | 2012-01-10 | 2013-07-22 | Fujitsu Semiconductor Ltd | 半導体装置 |
| WO2017122417A1 (ja) * | 2016-01-12 | 2017-07-20 | ソニー株式会社 | 集積回路 |
-
1993
- 1993-08-23 JP JP5207599A patent/JPH0764667A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11175184A (ja) * | 1997-12-12 | 1999-07-02 | Fujitsu Ltd | 半導体集積回路におけるクロック分配回路 |
| JP2000035832A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 半導体集積回路及びそのクロック分配方法 |
| JP2013143628A (ja) * | 2012-01-10 | 2013-07-22 | Fujitsu Semiconductor Ltd | 半導体装置 |
| WO2017122417A1 (ja) * | 2016-01-12 | 2017-07-20 | ソニー株式会社 | 集積回路 |
| JPWO2017122417A1 (ja) * | 2016-01-12 | 2018-11-08 | ソニー株式会社 | 集積回路 |
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| A521 | Written amendment |
Effective date: 20031226 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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| RD03 | Notification of appointment of power of attorney |
Effective date: 20031226 Free format text: JAPANESE INTERMEDIATE CODE: A7423 |
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