JPH1063368A - 大規模集積回路 - Google Patents
大規模集積回路Info
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- JPH1063368A JPH1063368A JP8217304A JP21730496A JPH1063368A JP H1063368 A JPH1063368 A JP H1063368A JP 8217304 A JP8217304 A JP 8217304A JP 21730496 A JP21730496 A JP 21730496A JP H1063368 A JPH1063368 A JP H1063368A
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Abstract
(57)【要約】
【課題】 消費電流が低減されるとともに、電源電位の
変動や過渡電流を抑制できるクロック分配回路を備えた
大規模集積回路を提供する。 【解決手段】 複数の機能ブロックを有し、複数の機
能ブロックのうちの一つはＣＰＵ１０３であり、ＣＰＵ
１０３は周辺ブロック１０４、１０５に対してアドレス
バス、データバスを介して制御信号によりデータアクセ
スを行い、さらに各機能ブロックに対してそれぞれの機
能に対応した複数の種類のクロックを供給する独立した
クロック供給手段１０１を備え、クロック供給手段１０
１は、出力する複数のクロックの少なくとも１本以上の
出力クロックの位相が他の出力クロックの位相と異な
り、かつすべてのクロックが同時にセット動作を行なう
ことがない。
変動や過渡電流を抑制できるクロック分配回路を備えた
大規模集積回路を提供する。 【解決手段】 複数の機能ブロックを有し、複数の機
能ブロックのうちの一つはＣＰＵ１０３であり、ＣＰＵ
１０３は周辺ブロック１０４、１０５に対してアドレス
バス、データバスを介して制御信号によりデータアクセ
スを行い、さらに各機能ブロックに対してそれぞれの機
能に対応した複数の種類のクロックを供給する独立した
クロック供給手段１０１を備え、クロック供給手段１０
１は、出力する複数のクロックの少なくとも１本以上の
出力クロックの位相が他の出力クロックの位相と異な
り、かつすべてのクロックが同時にセット動作を行なう
ことがない。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ、論理ＬＳＩ等の大規模集積回路に関し、特にクロッ
クで制御される集積回路におけるクロック分配方法に関
する。
サ、論理ＬＳＩ等の大規模集積回路に関し、特にクロッ
クで制御される集積回路におけるクロック分配方法に関
する。
【０００２】
【従来の技術】近年の技術の進歩によりマイクロプロセ
ッサ等の集積回路の高速化、高集積化が格段の速さで進
んでいる。その結果として動作クロックが増大したた
め、集積回路内での消費電力の増加をもたらし、自己発
熱やノイズによる誤動作等の問題が発生し、さらに電池
を電源とする携帯用途向けの増加もあって消費電力の低
減が設計をする上での必須の事項となってきている。
ッサ等の集積回路の高速化、高集積化が格段の速さで進
んでいる。その結果として動作クロックが増大したた
め、集積回路内での消費電力の増加をもたらし、自己発
熱やノイズによる誤動作等の問題が発生し、さらに電池
を電源とする携帯用途向けの増加もあって消費電力の低
減が設計をする上での必須の事項となってきている。
【０００３】この対策が特開昭６３−１０４４４３号公
報の「大規模集積回路」において開示されている。図６
は「特開昭６３−１０４４４３」で示されたクロック供
給回路を有する大規模ＬＳＩの模式的ブロック図であ
り、図７は、クロック供給回路３０１のより詳細なブロ
ック図である。図中符号３００は大規模ＬＳＩ（集積回
路）、３０１はクロック供給回路、３０２はＣＬＫＩＮ
（クロック入力信号）、３１０はブロックＡ、３１１は
ブロックＢ、３１２はブロックＣ、３１３はブロック
Ｄ、３２０はＣＬＫＡ（クロックＡ）、３２１はＣＬＫ
Ｂ（クロックＢ）、３２２はＣＬＫＣ（クロックＣ）、
３２３はＣＬＫＤ（クロックＤ）、３３０は分周回路、
３３１、３３２、３３３、３３４はクロック、３４０は
セレクタＡ、３４１はセレクタＢ、３４２はセレクタ
Ｃ、３４３はセレクタＤ、３５０、３５１、３５２、３
５３はバッファ、３６０は制御回路、３７０、３７１、
３７２、３７３は制御信号である。
報の「大規模集積回路」において開示されている。図６
は「特開昭６３−１０４４４３」で示されたクロック供
給回路を有する大規模ＬＳＩの模式的ブロック図であ
り、図７は、クロック供給回路３０１のより詳細なブロ
ック図である。図中符号３００は大規模ＬＳＩ（集積回
路）、３０１はクロック供給回路、３０２はＣＬＫＩＮ
（クロック入力信号）、３１０はブロックＡ、３１１は
ブロックＢ、３１２はブロックＣ、３１３はブロック
Ｄ、３２０はＣＬＫＡ（クロックＡ）、３２１はＣＬＫ
Ｂ（クロックＢ）、３２２はＣＬＫＣ（クロックＣ）、
３２３はＣＬＫＤ（クロックＤ）、３３０は分周回路、
３３１、３３２、３３３、３３４はクロック、３４０は
セレクタＡ、３４１はセレクタＢ、３４２はセレクタ
Ｃ、３４３はセレクタＤ、３５０、３５１、３５２、３
５３はバッファ、３６０は制御回路、３７０、３７１、
３７２、３７３は制御信号である。
【０００４】図６の大規模ＬＳＩ３００は、クロック供
給回路３０１と、機能ブロックであるブロックＡ３１０
と、ブロックＢ３１１と、ブロックＣ３１２と、ブロッ
クＤ３１３とから構成されている。前記クロック供給回
路３０１はＣＬＫＩＮ３０２を入力としてＣＬＫＡ３２
０、ＣＬＫＢ３２１、ＣＬＫＣ３２２、及びＣＬＫＤ３
２３を出力し、前記ＣＬＫＡ３２０は前記ブロックＡ３
１０に、前記ＣＬＫＢ３２１は前記ブロックＢ３１１
に、前記ＣＬＫＣ３２２は前記ブロックＣ３１２に、前
記ＣＬＫＤ３２３は前記ブロックＤ３１３にそれぞれ接
続されている。
給回路３０１と、機能ブロックであるブロックＡ３１０
と、ブロックＢ３１１と、ブロックＣ３１２と、ブロッ
クＤ３１３とから構成されている。前記クロック供給回
路３０１はＣＬＫＩＮ３０２を入力としてＣＬＫＡ３２
０、ＣＬＫＢ３２１、ＣＬＫＣ３２２、及びＣＬＫＤ３
２３を出力し、前記ＣＬＫＡ３２０は前記ブロックＡ３
１０に、前記ＣＬＫＢ３２１は前記ブロックＢ３１１
に、前記ＣＬＫＣ３２２は前記ブロックＣ３１２に、前
記ＣＬＫＤ３２３は前記ブロックＤ３１３にそれぞれ接
続されている。
【０００５】図７のクロック供給回路３０１は分周回路
３３０とセレクター３４０〜３４３とバッファ３５０〜
３５３と制御回路３６０とからなり、分周回路３３０は
ＣＬＫＩＮ３０２に接続されＣＬＫＩＮ３０２を分周し
たクロック３３１〜３３４を出力し、クロック３３１〜
３３４のそれぞれが前記セレクター３４０〜３４３のす
べてに接続され、制御回路３６０からの制御信号３７０
〜３７３が対応する前記セレクター３４０〜３４３にそ
れぞれ接続され、前記セレクター３４０〜３４３の各出
力はバッファ３５０〜３５３の各入力に接続され、バッ
ファ３５０〜３５３の各出力はＣＬＫＡ３２０、ＣＬＫ
Ｂ３２１、ＣＬＫＣ３２２、ＣＬＫＤ３２３に接続され
ている。
３３０とセレクター３４０〜３４３とバッファ３５０〜
３５３と制御回路３６０とからなり、分周回路３３０は
ＣＬＫＩＮ３０２に接続されＣＬＫＩＮ３０２を分周し
たクロック３３１〜３３４を出力し、クロック３３１〜
３３４のそれぞれが前記セレクター３４０〜３４３のす
べてに接続され、制御回路３６０からの制御信号３７０
〜３７３が対応する前記セレクター３４０〜３４３にそ
れぞれ接続され、前記セレクター３４０〜３４３の各出
力はバッファ３５０〜３５３の各入力に接続され、バッ
ファ３５０〜３５３の各出力はＣＬＫＡ３２０、ＣＬＫ
Ｂ３２１、ＣＬＫＣ３２２、ＣＬＫＤ３２３に接続され
ている。
【０００６】また制御回路３６０は特に図示していない
がデータバス、アドレスバス、制御信号をＣＰＵ等から
受けてセレクタ３４０〜３４３と分周されたクロック３
３１〜３３４との選択と制御を行うことができるように
なっている。
がデータバス、アドレスバス、制御信号をＣＰＵ等から
受けてセレクタ３４０〜３４３と分周されたクロック３
３１〜３３４との選択と制御を行うことができるように
なっている。
【０００７】次に動作について説明する。大規模ＬＳＩ
３００の各機能ブロック３１０〜３１３にはクロック供
給回路３０１よりそれぞれ独立のクロック３２０〜３２
３が供給されている。ある時点でＣＬＫＩＮ３０２の周
波数をｆ（ＭＨｚ）とすれば、各機能ブロックの機能内
容により、ブロックＡにはｆ（ＭＨｚ）を、ブロックＢ
にはｆ／４（ＭＨｚ）を、ブロックＣは停止、ブロック
Ｄにはｆ／８（ＭＨｚ）を供給すれば良いとすれば、制
御回路３６０に所定の手順によって設定を行い各制御信
号３７０〜３７３を所定値に設定することによってセレ
クター３４０〜３４３はそれぞれバッフア３５０〜３５
３を介してＣＬＫＡ３２０〜ＣＬＫＤ３２３に所定クロ
ックをそれぞれ出力する。この様にすることにより各機
能ブロック３１０〜３１３に対して一律に同一の周波数
ｆ（ＭＨｚ）を与えるよりも消費電力を減らすことがで
きる。仮に各機能ブロック３１０〜３１３の負荷容量が
同じと仮定すれば、各ブロック一律のクロックを供給し
た場合（同一）と上述の様に各ブロックにそれぞれ異な
る周波数を与えた場合（個別）の消費電力Ｐの比は、平
均消費電力が周波数＊負荷容量＊電圧で表せるので次の
通りとなる。
３００の各機能ブロック３１０〜３１３にはクロック供
給回路３０１よりそれぞれ独立のクロック３２０〜３２
３が供給されている。ある時点でＣＬＫＩＮ３０２の周
波数をｆ（ＭＨｚ）とすれば、各機能ブロックの機能内
容により、ブロックＡにはｆ（ＭＨｚ）を、ブロックＢ
にはｆ／４（ＭＨｚ）を、ブロックＣは停止、ブロック
Ｄにはｆ／８（ＭＨｚ）を供給すれば良いとすれば、制
御回路３６０に所定の手順によって設定を行い各制御信
号３７０〜３７３を所定値に設定することによってセレ
クター３４０〜３４３はそれぞれバッフア３５０〜３５
３を介してＣＬＫＡ３２０〜ＣＬＫＤ３２３に所定クロ
ックをそれぞれ出力する。この様にすることにより各機
能ブロック３１０〜３１３に対して一律に同一の周波数
ｆ（ＭＨｚ）を与えるよりも消費電力を減らすことがで
きる。仮に各機能ブロック３１０〜３１３の負荷容量が
同じと仮定すれば、各ブロック一律のクロックを供給し
た場合（同一）と上述の様に各ブロックにそれぞれ異な
る周波数を与えた場合（個別）の消費電力Ｐの比は、平
均消費電力が周波数＊負荷容量＊電圧で表せるので次の
通りとなる。
【０００８】 Ｐ（同一）：Ｐ（個別） ＝４：（１＋１／４＋０＋１／８） ＝４：１１／８ ＝３２：１１ （式１） すなわち上述のようにクロックを分配すれば約１／３の
消費電力に減らすことができる。このことはまた全体の
許容消費電力を各機能ブロックに対して任意に割り振る
ことができることを示している。つまり同一のクロック
を与えた場合の消費電力を最大の消費電力とすれば、上
述のように各機能ブロックに対して個別にクロック周波
数を設定した場合ＣＬＫＩＮ３０２の周波数ｆ（ＭＨ
ｚ）を約３倍に高速にすることが可能となり、例えばブ
ロツクＡ３１０をＣＰＵのように周波数がパフォーマン
スに直接影響するようなブロックとすれば同一の消費電
力で３倍のパフォーマンスを得ることも可能となる。
消費電力に減らすことができる。このことはまた全体の
許容消費電力を各機能ブロックに対して任意に割り振る
ことができることを示している。つまり同一のクロック
を与えた場合の消費電力を最大の消費電力とすれば、上
述のように各機能ブロックに対して個別にクロック周波
数を設定した場合ＣＬＫＩＮ３０２の周波数ｆ（ＭＨ
ｚ）を約３倍に高速にすることが可能となり、例えばブ
ロツクＡ３１０をＣＰＵのように周波数がパフォーマン
スに直接影響するようなブロックとすれば同一の消費電
力で３倍のパフォーマンスを得ることも可能となる。
【０００９】
【発明が解決しようとする課題】上述のようなクロック
の分配方法はＬＳＩ３００全体の平均消費電力のマネー
ジメントを行いＬＳＩ３００のトータルのパフォーマン
スを上げる上では有効な手段である。しかしながら、上
述の従来例においてはクロックサイクル単位での電流変
化により生じる問題については特に何も述べられてはい
ない。図８は分周回路３００から出力されるクロック信
号のタイミングチャートである。図８のようなクロック
信号を各ブロックに供給した場合、ＰｏｉｎｔＡ、Ｐｏ
ｉｎｔＢ，ＰｏｉｎｔＣでは各クロックが同時に変化す
ることになり各ブロック３１０〜３１３に任意のクロッ
クを供給しているとすると、スイッチング時の過渡電流
は、分周器３３０から供給しているクロック周波数には
無関係に、ＣＬＫＩＮ３０２を各ブロックに供給したと
きと同じとなり、ＬＳＩ３００全体の規模によって左右
される。
の分配方法はＬＳＩ３００全体の平均消費電力のマネー
ジメントを行いＬＳＩ３００のトータルのパフォーマン
スを上げる上では有効な手段である。しかしながら、上
述の従来例においてはクロックサイクル単位での電流変
化により生じる問題については特に何も述べられてはい
ない。図８は分周回路３００から出力されるクロック信
号のタイミングチャートである。図８のようなクロック
信号を各ブロックに供給した場合、ＰｏｉｎｔＡ、Ｐｏ
ｉｎｔＢ，ＰｏｉｎｔＣでは各クロックが同時に変化す
ることになり各ブロック３１０〜３１３に任意のクロッ
クを供給しているとすると、スイッチング時の過渡電流
は、分周器３３０から供給しているクロック周波数には
無関係に、ＣＬＫＩＮ３０２を各ブロックに供給したと
きと同じとなり、ＬＳＩ３００全体の規模によって左右
される。
【００１０】図９は一般的なＬＳＩチップのＶＤＤライ
ンをモデル化した回路図であり、図中符号９１はＶＤＤ
（ドレイン電源）、９２はＬ（インダクタンス）、９３
はＲ（抵抗）、９４はＶＤＤｉｎｔ（ドレイン電源入
力）、９５はｉ（電流）である。一般的なＬＳＩチツプ
において、大部分はパッケージに封入されチツプとパッ
ケージのリード端子とはボンデイングワイヤーを介して
接続され、またＬＳＩ内部においては金属配線によって
ＶＤＤは各トランジスターへと供給される。従ってＶＤ
Ｄラインには主にワイヤーボンデイングにおけるインダ
クタンス成分Ｌと配線における抵抗成分Ｒが付いてい
る。従ってＶＤＤの過渡電流をｉ（ｔ）とすると、端子
上のＶＤＤとＬＳＩ３００の内部ＶＤＤであるＶＤＤｉ
ｎｔ．との間には次の関係が成り立つ。
ンをモデル化した回路図であり、図中符号９１はＶＤＤ
（ドレイン電源）、９２はＬ（インダクタンス）、９３
はＲ（抵抗）、９４はＶＤＤｉｎｔ（ドレイン電源入
力）、９５はｉ（電流）である。一般的なＬＳＩチツプ
において、大部分はパッケージに封入されチツプとパッ
ケージのリード端子とはボンデイングワイヤーを介して
接続され、またＬＳＩ内部においては金属配線によって
ＶＤＤは各トランジスターへと供給される。従ってＶＤ
Ｄラインには主にワイヤーボンデイングにおけるインダ
クタンス成分Ｌと配線における抵抗成分Ｒが付いてい
る。従ってＶＤＤの過渡電流をｉ（ｔ）とすると、端子
上のＶＤＤとＬＳＩ３００の内部ＶＤＤであるＶＤＤｉ
ｎｔ．との間には次の関係が成り立つ。
【００１１】 ＶＤＤｉｎｔ．＝ＶＤＤ−｛Ｌ・ｄｉ（ｔ）／ｄｔ＋ｉ（ｔ）・Ｒ｝（式２） 同様なことはＧＮＤ側にも生じ、ＧＮＤ側の過渡電流を
ｊ（ｔ）とすれば内部ＧＮＤ電位のＧＮＤｉｎｔ．は次
ぎの通りとなる。
ｊ（ｔ）とすれば内部ＧＮＤ電位のＧＮＤｉｎｔ．は次
ぎの通りとなる。
【００１２】 ＧＮＤｉｎｔ．＝｛Ｌ・｜ｄｊ（ｔ）／ｄｔ｜＋｜ｊ（ｔ）｜・Ｒ｝（式３） （式２）、（式３）の示す所は過渡電流が大きい程、ま
た単位時間当たりの過渡電流の変化が大きい程内部ＶＤ
Ｄ，ＧＮＤの電位変動が大きくなるということを示して
いる。
た単位時間当たりの過渡電流の変化が大きい程内部ＶＤ
Ｄ，ＧＮＤの電位変動が大きくなるということを示して
いる。
【００１３】「特開昭６３−１０４４４３」において示
された方法では（式１）で示したように平均消費電流は
低減を図ることは可能であるが、（式２）、（式３）で
示される電源電位の変動幅に対しては本質的な解決は図
られていない。
された方法では（式１）で示したように平均消費電流は
低減を図ることは可能であるが、（式２）、（式３）で
示される電源電位の変動幅に対しては本質的な解決は図
られていない。
【００１４】上述のように従来例においては各機能ブロ
ックに対してクロックを各々独立の周波数に設定し配分
することによってチップ全体の平均消費電力をコントロ
ールすることはできたが、過渡的な状態における電源電
位の変動や、過渡電流に対しては特に考慮がされていな
かった。そのため平均消費電力は小さくとも電源電位の
変動幅によるチップ自身の誤動作や、あるいは過渡電流
による電源ラインからの輻射ノイズによるシステム内外
への影響のため回路規模が制限されるという欠点があっ
た。特に近年のプロセス技術の進歩による微細化に加
え、市場の要求もあって動作電源電圧は全体として下が
る傾向にあるため、電源電位の変動幅が仮に同じであっ
たとすると、動作電源に対する電源電位の変動の占める
割合が高くなり、結果として誤動作を引き起こす要因と
なり回路規模の制限となっていた。
ックに対してクロックを各々独立の周波数に設定し配分
することによってチップ全体の平均消費電力をコントロ
ールすることはできたが、過渡的な状態における電源電
位の変動や、過渡電流に対しては特に考慮がされていな
かった。そのため平均消費電力は小さくとも電源電位の
変動幅によるチップ自身の誤動作や、あるいは過渡電流
による電源ラインからの輻射ノイズによるシステム内外
への影響のため回路規模が制限されるという欠点があっ
た。特に近年のプロセス技術の進歩による微細化に加
え、市場の要求もあって動作電源電圧は全体として下が
る傾向にあるため、電源電位の変動幅が仮に同じであっ
たとすると、動作電源に対する電源電位の変動の占める
割合が高くなり、結果として誤動作を引き起こす要因と
なり回路規模の制限となっていた。
【００１５】本発明の目的は、消費電流が低減されると
ともに、電源電位の変動や過渡電流を抑制できるクロッ
ク分配回路を備えた大規模集積回路を提供することにあ
る。
ともに、電源電位の変動や過渡電流を抑制できるクロッ
ク分配回路を備えた大規模集積回路を提供することにあ
る。
【００１６】
【課題を解決するための手段】本発明の大規模集積回路
は、アドレスバス、データバスおよび複数の制御信号に
より結合された複数の機能ブロックを有し、複数の機能
ブロックのうちの一つ以上は制御信号を生成して出力す
る制御ブロックであり、制御ブロックは制御ブロック以
外の複数の機能ブロックに対してアドレスバス、データ
バスを介して制御信号によりデータアクセスを行う手段
を有する大規模集積回路において、大規模集積回路はさ
らに各機能ブロックに対してそれぞれの機能に対応した
複数の種類のクロックを供給する独立したクロック供給
手段を備え、該クロック供給手段は、出力する複数のク
ロックの少なくとも１本以上の出力クロックの位相が他
の出力クロックの位相と異なり、かつすべてのクロック
が同時にセット動作を行なうことのないクロック分配回
路を有する。
は、アドレスバス、データバスおよび複数の制御信号に
より結合された複数の機能ブロックを有し、複数の機能
ブロックのうちの一つ以上は制御信号を生成して出力す
る制御ブロックであり、制御ブロックは制御ブロック以
外の複数の機能ブロックに対してアドレスバス、データ
バスを介して制御信号によりデータアクセスを行う手段
を有する大規模集積回路において、大規模集積回路はさ
らに各機能ブロックに対してそれぞれの機能に対応した
複数の種類のクロックを供給する独立したクロック供給
手段を備え、該クロック供給手段は、出力する複数のク
ロックの少なくとも１本以上の出力クロックの位相が他
の出力クロックの位相と異なり、かつすべてのクロック
が同時にセット動作を行なうことのないクロック分配回
路を有する。
【００１７】また、クロック供給手段は、出力する複数
のクロックの少なくとも１本以上の出力クロックのクロ
ック周期が他の出力クロックのクロック周期と異なり、
かつ出力する複数のクロックの少なくとも１本以上の出
力クロックの位相が他の出力クロックの位相と異なり、
さらにすべてのクロックが同時にセット動作を行なうこ
とのないクロック分配回路を有することが望ましい。
のクロックの少なくとも１本以上の出力クロックのクロ
ック周期が他の出力クロックのクロック周期と異なり、
かつ出力する複数のクロックの少なくとも１本以上の出
力クロックの位相が他の出力クロックの位相と異なり、
さらにすべてのクロックが同時にセット動作を行なうこ
とのないクロック分配回路を有することが望ましい。
【００１８】さらに、クロック供給手段のクロック分配
回路が、２個のバッファと、２個の論理積と、１個のフ
リップフロップとから構成され、フリップフロップのク
ロック入力端子にはクロック入力信号が接続され、フリ
ップフロップのデータ出力端子は第１の論理積の一方の
入力端子と接続され、フリップフロップの反転データ出
力端子は第２の論理積の一方の入力端子とフリップフロ
ップのデータ入力端子とに接続され、第１の論理積と第
２の論理積との他の入力端子にはクロック入力信号が接
続され、クロック入力信号と、第１の論理積の出力端子
と、第２の論理積の出力端子とがそれぞれバッファを経
由して大規模集積回路の所定の機能ブロックに接続され
ていてもよい。
回路が、２個のバッファと、２個の論理積と、１個のフ
リップフロップとから構成され、フリップフロップのク
ロック入力端子にはクロック入力信号が接続され、フリ
ップフロップのデータ出力端子は第１の論理積の一方の
入力端子と接続され、フリップフロップの反転データ出
力端子は第２の論理積の一方の入力端子とフリップフロ
ップのデータ入力端子とに接続され、第１の論理積と第
２の論理積との他の入力端子にはクロック入力信号が接
続され、クロック入力信号と、第１の論理積の出力端子
と、第２の論理積の出力端子とがそれぞれバッファを経
由して大規模集積回路の所定の機能ブロックに接続され
ていてもよい。
【００１９】本発明の大規模集積回路では、各機能ブロ
ックに対してそれぞれの機能に対応した複数の種類のク
ロックを供給する独立したクロック供給手段を備えてお
り、該クロック供給手段は、出力する複数のクロックの
少なくとも１本以上の出力クロックの位相が他の出力ク
ロックの位相と異なり、かつすべてのクロックが同時に
セット動作を行なうことのないクロック分配回路を有す
るので、同時のセット動作に伴って発生する最大過渡電
流が減少する。
ックに対してそれぞれの機能に対応した複数の種類のク
ロックを供給する独立したクロック供給手段を備えてお
り、該クロック供給手段は、出力する複数のクロックの
少なくとも１本以上の出力クロックの位相が他の出力ク
ロックの位相と異なり、かつすべてのクロックが同時に
セット動作を行なうことのないクロック分配回路を有す
るので、同時のセット動作に伴って発生する最大過渡電
流が減少する。
【００２０】さらに、クロック供給手段が、出力する複
数のクロックの少なくとも１本以上の出力クロックのク
ロック周期が他の出力クロックのクロック周期と異な
り、かつ出力する複数のクロックの少なくとも１本以上
の出力クロックの位相が他の出力クロックの位相と異な
り、さらにすべてのクロックが同時にセット動作を行な
うことのないクロック分配回路を有することにより、セ
ット動作に伴って発生する消費電力を減少させることが
できる。
数のクロックの少なくとも１本以上の出力クロックのク
ロック周期が他の出力クロックのクロック周期と異な
り、かつ出力する複数のクロックの少なくとも１本以上
の出力クロックの位相が他の出力クロックの位相と異な
り、さらにすべてのクロックが同時にセット動作を行な
うことのないクロック分配回路を有することにより、セ
ット動作に伴って発生する消費電力を減少させることが
できる。
【００２１】このクロック分配回路は、２個のバッファ
と、２個の論理積と、１個のフリップフロップとの組み
合せにより容易に構成できる。
と、２個の論理積と、１個のフリップフロップとの組み
合せにより容易に構成できる。
【００２２】
【発明の実施の形態】図１は、本発明の実施の形態のク
ロック供給手段を備えた大規模集積回路のブロック構成
図であり、図２は図１のクロック供給手段の一例を示す
回路図であり、図３は図２のクロック供給手段によるク
ロックの動作タイミングチャートである。図中符号１０
０はＬＳＩ（大規模集積回路）、１０１はクロック供給
手段、１０２はＣＬＫＩＮ（クロック入力）、１０３は
ＣＰＵ、１０４は周辺ブロックＡ、１０５は周辺ブロッ
クＢ、１０６はアドレス／データバス、１０７はインタ
フェース制御信号、１１０はＣＬＫＬ（クロック出力
Ｌ）、１１１はＣＬＫＭ（クロック出力Ｍ）、１１２は
ＣＬＫＮ（クロック出力Ｎ）、１２０、１２１、１２２
はバッファ、１２３、１２４はＡＮＤ（論理積）、１２
５はＤＦＦ（フリップフロップ）、１２５ａはＣＫＢ端
子（クロック入力端子）、１２５ｂはＤ端子（データ入
力端子）、１２５ｃはＱ端子（データ出力端子）、１２
５ｄはＱＢ端子（反転データ出力端子）である。
ロック供給手段を備えた大規模集積回路のブロック構成
図であり、図２は図１のクロック供給手段の一例を示す
回路図であり、図３は図２のクロック供給手段によるク
ロックの動作タイミングチャートである。図中符号１０
０はＬＳＩ（大規模集積回路）、１０１はクロック供給
手段、１０２はＣＬＫＩＮ（クロック入力）、１０３は
ＣＰＵ、１０４は周辺ブロックＡ、１０５は周辺ブロッ
クＢ、１０６はアドレス／データバス、１０７はインタ
フェース制御信号、１１０はＣＬＫＬ（クロック出力
Ｌ）、１１１はＣＬＫＭ（クロック出力Ｍ）、１１２は
ＣＬＫＮ（クロック出力Ｎ）、１２０、１２１、１２２
はバッファ、１２３、１２４はＡＮＤ（論理積）、１２
５はＤＦＦ（フリップフロップ）、１２５ａはＣＫＢ端
子（クロック入力端子）、１２５ｂはＤ端子（データ入
力端子）、１２５ｃはＱ端子（データ出力端子）、１２
５ｄはＱＢ端子（反転データ出力端子）である。
【００２３】ＬＳＩｌ００はクロック供給手段１０１と
ＣＰＵｌ０３と機能ブロックである周辺ブロックＡｌ０
４と周辺ブロックＢｌ０５とにより構成され、クロック
供給手段１０１はＣＬＫＩＮｌ０２とＣＬＫＬｌｌ０と
ＣＬＫＭｌｌｌとＣＬＫＮｌｌ２とに接続され、またＣ
ＰＵｌ０３はＣＬＫＬｌｌ０に、周辺ブロックＡｌ０４
はＣＫＬＭｌｌｌに、周辺ブロックＢｌ０５はＣＬＫＮ
ｌｌ２に接続され、ＣＰＵｌ０３と周辺ブロック１０４
と周辺ブロック１０５とはアドレス／データバス１０６
とインターフェース制御信号１０７によって接続されて
いる。
ＣＰＵｌ０３と機能ブロックである周辺ブロックＡｌ０
４と周辺ブロックＢｌ０５とにより構成され、クロック
供給手段１０１はＣＬＫＩＮｌ０２とＣＬＫＬｌｌ０と
ＣＬＫＭｌｌｌとＣＬＫＮｌｌ２とに接続され、またＣ
ＰＵｌ０３はＣＬＫＬｌｌ０に、周辺ブロックＡｌ０４
はＣＫＬＭｌｌｌに、周辺ブロックＢｌ０５はＣＬＫＮ
ｌｌ２に接続され、ＣＰＵｌ０３と周辺ブロック１０４
と周辺ブロック１０５とはアドレス／データバス１０６
とインターフェース制御信号１０７によって接続されて
いる。
【００２４】クロック供給手段１０１はバッファ１２０
〜１２２、論理積（以下ＡＮＤ）１２３〜１２４、フリ
ップフロップ（以下ＤＦＦ）１２５から構成されてい
る。ＤＦＦｌ２５はクロック入力端子ＣＫＢ端子とデー
タ入力端子Ｄ端子と、データ出力端子Ｑ端子と、反転デ
ータ出力端子ＱＢ端子を持つ。ＤＦＦｌ２５のＣＫＢ端
子にはＣＬＫＩＮｌ０２が接続され、Ｄ端子にはＱＢ端
子の出力が接続される。さらにＱ端子、ＱＢ端子の出力
は各々ＡＮＤｌ２３、１２４の一方の入力に接続され、
ＡＮＤｌ２３、１２４の他方の入力にはＣＬＫＩＮｌ０
２が接続されている。バッフア１２０の入力にはＣＬＫ
ＩＮｌ０２が、バッファ１２１の入力にはＡＮＤｌ２３
の出力が、バッフア１２２の入力にはＡＮＤｌ２４の出
力が接続され、バッフア１２０の出力はＣＬＫＬｌｌ０
に、バツフア１２１の出力はＣＬＫＭｌｌｌに、バツフ
ア１２２の出力はＣＬＫＮｌｌ２にそれぞれ接続されて
いる。
〜１２２、論理積（以下ＡＮＤ）１２３〜１２４、フリ
ップフロップ（以下ＤＦＦ）１２５から構成されてい
る。ＤＦＦｌ２５はクロック入力端子ＣＫＢ端子とデー
タ入力端子Ｄ端子と、データ出力端子Ｑ端子と、反転デ
ータ出力端子ＱＢ端子を持つ。ＤＦＦｌ２５のＣＫＢ端
子にはＣＬＫＩＮｌ０２が接続され、Ｄ端子にはＱＢ端
子の出力が接続される。さらにＱ端子、ＱＢ端子の出力
は各々ＡＮＤｌ２３、１２４の一方の入力に接続され、
ＡＮＤｌ２３、１２４の他方の入力にはＣＬＫＩＮｌ０
２が接続されている。バッフア１２０の入力にはＣＬＫ
ＩＮｌ０２が、バッファ１２１の入力にはＡＮＤｌ２３
の出力が、バッフア１２２の入力にはＡＮＤｌ２４の出
力が接続され、バッフア１２０の出力はＣＬＫＬｌｌ０
に、バツフア１２１の出力はＣＬＫＭｌｌｌに、バツフ
ア１２２の出力はＣＬＫＮｌｌ２にそれぞれ接続されて
いる。
【００２５】このようなフリップフロップと論理積とを
組み合せたクロック供給手段１０１の動作タイミング図
を図３に示す。ＣＬＫＭ１１１とＣＬＫＮ１１２のパル
スの位相が異なっており、ＣＬＫＬｌｌ０，ＣＬＫＭｌ
ｌｌ，ＣＬＫＮｌｌ２の３種類のクロックのうち常に２
種類のクロックしか同時変化のタイミングが存在しない
ことが判る。このように電源電位の変動幅や電源ライン
からの輻射ノイズの増加に影響する過渡電流を抑制する
ことができる。いま、ＣＰＵｌ０３と周辺ブロックＡｌ
０４と周辺ブロックＢｌ０５の負荷容量がほぼ同じであ
るとするならば、全ブロックへ供給するクロックが同時
に変化する場合に比べ最大過渡電流は約２／３に低減で
きる。このことは逆に従来の全クロックが同時変化する
場合と同等の電圧変動幅を許容するとすれば回路規模的
には約１．５倍の規模にすることができることを意味す
る。
組み合せたクロック供給手段１０１の動作タイミング図
を図３に示す。ＣＬＫＭ１１１とＣＬＫＮ１１２のパル
スの位相が異なっており、ＣＬＫＬｌｌ０，ＣＬＫＭｌ
ｌｌ，ＣＬＫＮｌｌ２の３種類のクロックのうち常に２
種類のクロックしか同時変化のタイミングが存在しない
ことが判る。このように電源電位の変動幅や電源ライン
からの輻射ノイズの増加に影響する過渡電流を抑制する
ことができる。いま、ＣＰＵｌ０３と周辺ブロックＡｌ
０４と周辺ブロックＢｌ０５の負荷容量がほぼ同じであ
るとするならば、全ブロックへ供給するクロックが同時
に変化する場合に比べ最大過渡電流は約２／３に低減で
きる。このことは逆に従来の全クロックが同時変化する
場合と同等の電圧変動幅を許容するとすれば回路規模的
には約１．５倍の規模にすることができることを意味す
る。
【００２６】また図３のタイミングチャートに示される
ようにＣＬＫＬ１１０ではＣＬＫＩＮ１０２と同じパル
ス波形のクロックが供給され、ＣＬＫ１１１ではＣＬＫ
ＩＮとパルス幅が同じでパルス周期が２倍のクロックが
供給され、ＣＬＫ１１２ではＣＬＫ１１１と同じパルス
波形でＣＬＫ１１１と位相が１／２周期ずれたクロック
が供給される。従ってＣＬＫＭ１１１とＣＬＫＮ１１２
の供給される機能ブロックでは、ＣＬＫＩＮと同じパル
ス波形のクロックが供給された場合に比べてセット動作
が１／２となり、消費電力が１／２となる。この回路を
組み合せればパルス周期をさらに２倍にすることも可能
であり、供給される機能ブロックの機能内容に適合すれ
ばさらに消費電力を軽減することが可能となる。
ようにＣＬＫＬ１１０ではＣＬＫＩＮ１０２と同じパル
ス波形のクロックが供給され、ＣＬＫ１１１ではＣＬＫ
ＩＮとパルス幅が同じでパルス周期が２倍のクロックが
供給され、ＣＬＫ１１２ではＣＬＫ１１１と同じパルス
波形でＣＬＫ１１１と位相が１／２周期ずれたクロック
が供給される。従ってＣＬＫＭ１１１とＣＬＫＮ１１２
の供給される機能ブロックでは、ＣＬＫＩＮと同じパル
ス波形のクロックが供給された場合に比べてセット動作
が１／２となり、消費電力が１／２となる。この回路を
組み合せればパルス周期をさらに２倍にすることも可能
であり、供給される機能ブロックの機能内容に適合すれ
ばさらに消費電力を軽減することが可能となる。
【００２７】このように、クロックのパルスの位相を変
えることによって過渡電流を抑制されることが示され、
同時に各ブロックへパルス周期が異なるクロックを供給
した場合、従来例でも述べられた様に各ブロックに一様
なクロックを供給する場合に比べチップトータルの平均
消費電力あるいはコストパフォーマンスを向上すること
ができることは示されたが、その場合各ブロック間のイ
ンターフェースを実現する手段が問題となる。
えることによって過渡電流を抑制されることが示され、
同時に各ブロックへパルス周期が異なるクロックを供給
した場合、従来例でも述べられた様に各ブロックに一様
なクロックを供給する場合に比べチップトータルの平均
消費電力あるいはコストパフォーマンスを向上すること
ができることは示されたが、その場合各ブロック間のイ
ンターフェースを実現する手段が問題となる。
【００２８】次に本実施の形態における各ブロック間の
インタフェースについて説明する。図４はＣＰＵｌ０３
とインターフェースするための周辺ブロックＡ１０４の
インターフエース回路のブロック構成図であり、図中符
号１０４は周辺ブロックＡ、１０６はアドレス／データ
バス、１０７はインタフェース制御信号、１１１はＣＬ
ＫＭ、２００はアドレスラッチ／デコーダ、２０１、２
０２はＤＦＦ（フリップフロップ）、２０１ａはＣＫＢ
端子（クロック入力端子）、２０２ａはＣＫ端子、２０
１ｂ、２０２ｂはＤ端子（データ入力端子）、２０１
ｃ、２０２ｃはＱ端子（データ出力端子）、２０１ｄ、
２０２ｄはＱＢ端子（反転データ出力端子）、２０３、
２０４はＡＮＤ（論理積）、２０５はスリーステートバ
ッファ、２０６はＡＳＴＲＶ（アドレス制御信号）、２
０７はＷＲＳＴＲＶ（書き込み制御信号）、２０８はＲ
ＤＳＴＲＶ（読み込み制御信号）、２０９はＤＡＴＡ
（ビット線データ）、２１０はＳＥＬ（アドレスデコー
ド信号）、２１１はＢＩＴ（制御ビットデータ出力）で
ある。
インタフェースについて説明する。図４はＣＰＵｌ０３
とインターフェースするための周辺ブロックＡ１０４の
インターフエース回路のブロック構成図であり、図中符
号１０４は周辺ブロックＡ、１０６はアドレス／データ
バス、１０７はインタフェース制御信号、１１１はＣＬ
ＫＭ、２００はアドレスラッチ／デコーダ、２０１、２
０２はＤＦＦ（フリップフロップ）、２０１ａはＣＫＢ
端子（クロック入力端子）、２０２ａはＣＫ端子、２０
１ｂ、２０２ｂはＤ端子（データ入力端子）、２０１
ｃ、２０２ｃはＱ端子（データ出力端子）、２０１ｄ、
２０２ｄはＱＢ端子（反転データ出力端子）、２０３、
２０４はＡＮＤ（論理積）、２０５はスリーステートバ
ッファ、２０６はＡＳＴＲＶ（アドレス制御信号）、２
０７はＷＲＳＴＲＶ（書き込み制御信号）、２０８はＲ
ＤＳＴＲＶ（読み込み制御信号）、２０９はＤＡＴＡ
（ビット線データ）、２１０はＳＥＬ（アドレスデコー
ド信号）、２１１はＢＩＴ（制御ビットデータ出力）で
ある。
【００２９】図４のインターフエース回路はアドレスラ
ツチ／デコーダ２００とＤＦＦ２０１とＤＦＦ２０２と
ＡＮＤ２０３とＡＮＤ２０４とスリーステートバッファ
２０５とで構成されている。アドレスラッチ／デコーダ
２００はアドレス／データバス１０６とＡＳＴＲＶ２０
６に接続され、ＡＳＴＲＶ２０６の立ち下がりのタイミ
ングでアドレス／データバスの値をラツチし、デコード
してその結果をＳＥＬ２１０として出力する。ＡＮＤ２
０３の一方の入力にはＳＥＬ２１０が接続され他方の入
力にはインターフェース制御信号１０７の一つであり書
き込みを制御するＷＲＳＴＲＶ２０７が接続されてい
る。またＡＮＤ２０４の一方の入力にはＡＮＤ２０３と
同様にＳＥＬ２１０が接続され他方の入力にはインター
フェース制御信号１０７の一つであり読み出しを制御す
るＲＤＳＴＲＶ２０８が接続されている。ＤＦＦ２０１
のＣＫＢ端子２０１ａにはＡＮＤ０３の出力が、Ｄ端子
２０１ｂにはアドレス／データバス１０６の所定のビッ
ト線のＤＡＴＡ２０９が接続される。ＤＦＦ２０２のＣ
Ｋ端子２０２ａにはＣＬＫＭｌｌｌが接続され、Ｄ端子
２０２ｂにはＤＦＦ２０１のＱ端子２０１ｃの出力が接
続される。ＤＦＦ２０２のＱ端子２０２ｃはＢＩＴ２１
１として周辺ブロックＡｌ０４の制御信号となるととも
に、スリーステートバッファ２０５の入力に接続され
る。スリーステートバッファ２０５の出力制御端子には
ＡＮＤ２０４の出力が接続され、スリーステートバッフ
ァ２０５の出力はアドレス／データバス１０６の所定の
ビット線ＤＡＴＡ２０９に接続される。
ツチ／デコーダ２００とＤＦＦ２０１とＤＦＦ２０２と
ＡＮＤ２０３とＡＮＤ２０４とスリーステートバッファ
２０５とで構成されている。アドレスラッチ／デコーダ
２００はアドレス／データバス１０６とＡＳＴＲＶ２０
６に接続され、ＡＳＴＲＶ２０６の立ち下がりのタイミ
ングでアドレス／データバスの値をラツチし、デコード
してその結果をＳＥＬ２１０として出力する。ＡＮＤ２
０３の一方の入力にはＳＥＬ２１０が接続され他方の入
力にはインターフェース制御信号１０７の一つであり書
き込みを制御するＷＲＳＴＲＶ２０７が接続されてい
る。またＡＮＤ２０４の一方の入力にはＡＮＤ２０３と
同様にＳＥＬ２１０が接続され他方の入力にはインター
フェース制御信号１０７の一つであり読み出しを制御す
るＲＤＳＴＲＶ２０８が接続されている。ＤＦＦ２０１
のＣＫＢ端子２０１ａにはＡＮＤ０３の出力が、Ｄ端子
２０１ｂにはアドレス／データバス１０６の所定のビッ
ト線のＤＡＴＡ２０９が接続される。ＤＦＦ２０２のＣ
Ｋ端子２０２ａにはＣＬＫＭｌｌｌが接続され、Ｄ端子
２０２ｂにはＤＦＦ２０１のＱ端子２０１ｃの出力が接
続される。ＤＦＦ２０２のＱ端子２０２ｃはＢＩＴ２１
１として周辺ブロックＡｌ０４の制御信号となるととも
に、スリーステートバッファ２０５の入力に接続され
る。スリーステートバッファ２０５の出力制御端子には
ＡＮＤ２０４の出力が接続され、スリーステートバッフ
ァ２０５の出力はアドレス／データバス１０６の所定の
ビット線ＤＡＴＡ２０９に接続される。
【００３０】図５は図１の周辺ブロックのインターフェ
ースのタイミングチャートであり、（ａ）は書き込み時
のタイミングチャートであり、（ｂ）は読み出し時のタ
イミングチャートである。書き込み時と読み込み時のタ
イミングをそれぞれＣＫＬＭｌｌｌに対して異なるタイ
ミングでのアクセスの各々の場合についてを示す。図５
により、インタフェースが実現されていることが判る。
ースのタイミングチャートであり、（ａ）は書き込み時
のタイミングチャートであり、（ｂ）は読み出し時のタ
イミングチャートである。書き込み時と読み込み時のタ
イミングをそれぞれＣＫＬＭｌｌｌに対して異なるタイ
ミングでのアクセスの各々の場合についてを示す。図５
により、インタフェースが実現されていることが判る。
【００３１】本回路例では基本的に非同期のブロック間
同士のインタフェースを行う手法によりＣＰＵと周辺ブ
ロックとのインタフェースを実現しているが、この種の
インタフェース回路のバリエーションは当該技術者であ
れば容易に類推できるであろう。
同士のインタフェースを行う手法によりＣＰＵと周辺ブ
ロックとのインタフェースを実現しているが、この種の
インタフェース回路のバリエーションは当該技術者であ
れば容易に類推できるであろう。
【００３２】
【発明の効果】以上説明したように本発明の大規模集積
回路では、比較的単純なクロック分配回路によって、ク
ロック分配回路は異なる位相のクロックを供給するの
で、全体のクロックが同時にセット動作を行なうことが
なく、電源電位の変動幅や電源ラインからの輻射ノイズ
の増加に影響する過渡電流をコストの大幅な増加なく抑
制することができる効果がある。
回路では、比較的単純なクロック分配回路によって、ク
ロック分配回路は異なる位相のクロックを供給するの
で、全体のクロックが同時にセット動作を行なうことが
なく、電源電位の変動幅や電源ラインからの輻射ノイズ
の増加に影響する過渡電流をコストの大幅な増加なく抑
制することができる効果がある。
【００３３】また、同じ回路でクロック信号入力よりパ
ルス周期の長いクロックを供給することができ、機能ブ
ロックの機能内容に対応してセット動作の回数を減少で
きるので消費電力を軽減できる効果がある。
ルス周期の長いクロックを供給することができ、機能ブ
ロックの機能内容に対応してセット動作の回数を減少で
きるので消費電力を軽減できる効果がある。
【００３４】つまり本発明によれば、同等規模の回路で
あればより低消費電力、低ノイズの回路を実現すること
ができ、あるいは同等の消費電力、ノイズレベルであれ
ばより大規模な集積回路を実現することが可能となる。
あればより低消費電力、低ノイズの回路を実現すること
ができ、あるいは同等の消費電力、ノイズレベルであれ
ばより大規模な集積回路を実現することが可能となる。
【図１】本発明の実施の形態のクロック供給手段を備え
た大規模集積回路のブロック構成図である。
た大規模集積回路のブロック構成図である。
【図２】図１のクロック供給手段の一例を示す回路図で
ある。
ある。
【図３】図２のクロック供給手段によるクロックの動作
タイミングチャートである。
タイミングチャートである。
【図４】ＣＰＵとインターフェースするための周辺ブロ
ックのインターフエース回路のブロック構成図である。
ックのインターフエース回路のブロック構成図である。
【図５】図１の周辺ブロックのインターフェースのタイ
ミングチャートである。（ａ）は書き込み時のタイミン
グチャートである。（ｂ）は読み出し時のタイミングチ
ャートである。
ミングチャートである。（ａ）は書き込み時のタイミン
グチャートである。（ｂ）は読み出し時のタイミングチ
ャートである。
【図６】「特開昭６３−１０４４４３」で示されたクロ
ック供給回路を有する大規模ＬＳＩの模式的ブロック図
である。
ック供給回路を有する大規模ＬＳＩの模式的ブロック図
である。
【図７】クロック供給回路のより詳細なブロック図であ
る。
る。
【図８】分周回路から出力されるクロック信号のタイミ
ングチャートである。
ングチャートである。
【図９】一般的なＬＳＩチップのＶＤＤラインをモデル
化した回路図である。
化した回路図である。
１００ ＬＳＩ（大規模集積回路） １０１ クロック供給手段 １０２ ＣＬＫＩＮ（クロック入力） １０３ ＣＰＵ １０４ 周辺ブロックＡ １０５ 周辺ブロックＢ １０６ アドレス／データバス １０７ インタフェース制御信号 １１０ ＣＬＫＬ（クロック出力Ｌ） １１１ ＣＬＫＭ（クロック出力Ｍ） １１２ ＣＬＫＮ（クロック出力Ｎ） １２０、１２１、１２２ バッファ １２３、１２４ ＡＮＤ（論理積） １２５ ＤＦＦ（フリップフロップ） １２５ａ ＣＫＢ端子（クロック入力端子） １２５ｂ Ｄ端子（データ入力端子） １２５ｃ Ｑ端子（データ出力端子） １２５ｄ ＱＢ端子（反転データ出力端子） ２００ アドレスラッチ／デコーダ ２０１、２０２ ＤＦＦ（フリップフロップ） ２０１ａ ＣＫＢ端子（クロック入力端子） ２０２ａ ＣＫ端子 ２０１ｂ、２０２ｂ Ｄ端子（データ入力端子） ２０１ｃ、２０２ｃ Ｑ端子（データ出力端子） ２０１ｄ、２０２ｄ ＱＢ端子（反転データ出力端
子） ２０３、２０４ ＡＮＤ（論理積） ２０５ スリーステートバッファ ２０６ ＡＳＴＲＶ（アドレス制御信号） ２０７ ＷＲＳＴＲＶ（書き込み制御信号） ２０８ ＲＤＳＴＲＶ（読み込み制御信号） ２０９ ＤＡＴＡ（ビット線データ） ２１０ ＳＥＬ（アドレスデコード信号） ２１１ ＢＩＴ（制御ビットデータ出力） ３００ 大規模ＬＳＩ（集積回路） ３０１ クロック供給回路 ３０２ ＣＬＫＩＮ（クロック入力信号） ３１０ ブロックＡ ３１１ ブロックＢ ３１２ ブロックＣ ３１３ ブロックＤ ３２０ ＣＬＫＡ（クロックＡ） ３２１ ＣＬＫＢ（クロックＢ） ３２２ ＣＬＫＣ（クロックＣ） ３２３ ＣＬＫＤ（クロックＤ） ３３０ 分周回路 ３３１、３３２、３３３、３３４ クロック ３４０ セレクタＡ ３４１ セレクタＢ ３４２ セレクタＣ ３４３ セレクタＤ ３５０、３５１、３５２、３５３ バッファ ３６０ 制御回路 ３７０、３７１、３７２、３７３ 制御信号 ９１ ＶＤＤ（ドレイン電源） ９２ Ｌ（インダクタンス） ９３ Ｒ（抵抗） ９４ ＶＤＤｉｎｔ（ドレイン電源入力） ９５ ｉ（電流）
子） ２０３、２０４ ＡＮＤ（論理積） ２０５ スリーステートバッファ ２０６ ＡＳＴＲＶ（アドレス制御信号） ２０７ ＷＲＳＴＲＶ（書き込み制御信号） ２０８ ＲＤＳＴＲＶ（読み込み制御信号） ２０９ ＤＡＴＡ（ビット線データ） ２１０ ＳＥＬ（アドレスデコード信号） ２１１ ＢＩＴ（制御ビットデータ出力） ３００ 大規模ＬＳＩ（集積回路） ３０１ クロック供給回路 ３０２ ＣＬＫＩＮ（クロック入力信号） ３１０ ブロックＡ ３１１ ブロックＢ ３１２ ブロックＣ ３１３ ブロックＤ ３２０ ＣＬＫＡ（クロックＡ） ３２１ ＣＬＫＢ（クロックＢ） ３２２ ＣＬＫＣ（クロックＣ） ３２３ ＣＬＫＤ（クロックＤ） ３３０ 分周回路 ３３１、３３２、３３３、３３４ クロック ３４０ セレクタＡ ３４１ セレクタＢ ３４２ セレクタＣ ３４３ セレクタＤ ３５０、３５１、３５２、３５３ バッファ ３６０ 制御回路 ３７０、３７１、３７２、３７３ 制御信号 ９１ ＶＤＤ（ドレイン電源） ９２ Ｌ（インダクタンス） ９３ Ｒ（抵抗） ９４ ＶＤＤｉｎｔ（ドレイン電源入力） ９５ ｉ（電流）
Claims (3)
- 【請求項１】 アドレスバス、データバスおよび複数の
制御信号により結合された複数の機能ブロックを有し、
前記複数の機能ブロックのうちの一つ以上は前記制御信
号を生成して出力する制御ブロックであり、前記制御ブ
ロックは前記制御ブロック以外の複数の前記機能ブロッ
クに対してアドレスバス、データバスを介して制御信号
によりデータアクセスを行う手段を有する大規模集積回
路において、 前記大規模集積回路はさらに前記各機能ブロックに対し
てそれぞれの機能に対応した複数の種類のクロックを供
給する独立したクロック供給手段を備え、該クロック供
給手段は、出力する複数の前記クロックの少なくとも１
本以上の出力クロックの位相が他の出力クロックの位相
と異なり、かつすべてのクロックが同時にセット動作を
行なうことのないクロック分配回路を有することを特徴
とする大規模集積回路。 - 【請求項２】 前記クロック供給手段は、出力する複数
の前記クロックの少なくとも１本以上の出力クロックの
クロック周期が他の出力クロックのクロック周期と異な
り、かつ出力する複数の前記クロックの少なくとも１本
以上の出力クロックの位相が他の出力クロックの位相と
異なり、さらにすべてのクロックが同時にセット動作を
行なうことのないクロック分配回路を有することを特徴
とする請求項１に記載の大規模集積回路。 - 【請求項３】 前記クロック供給手段の前記クロック分
配回路が、２個のバッファと、２個の論理積と、１個の
フリップフロップとから構成され、前記フリップフロッ
プのクロック入力端子にはクロック入力信号が接続さ
れ、前記フリップフロップのデータ出力端子は第１の前
記論理積の一方の入力端子と接続され、前記フリップフ
ロップの反転データ出力端子は第２の前記論理積の一方
の入力端子と前記フリップフロップのデータ入力端子と
に接続され、前記第１の論理積と前記第２の論理積との
他の入力端子には前記クロック入力信号が接続され、前
記クロック入力信号と、前記第１の論理積の出力端子
と、前記第２の論理積の出力端子とがそれぞれ前記バッ
ファを経由して前記大規模集積回路の所定の機能ブロッ
クに接続されている、請求項１または請求項２に記載の
大規模集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217304A JP2959482B2 (ja) | 1996-08-19 | 1996-08-19 | 大規模集積回路 |
| EP97113999A EP0825513A3 (en) | 1996-08-19 | 1997-08-13 | Clock distribution in a large scale integrated circuit |
| US08/914,091 US5963075A (en) | 1996-08-19 | 1997-08-19 | Large scale integrated circuit having functional blocks controlled with clock signals that conduct setting operations at different times |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217304A JP2959482B2 (ja) | 1996-08-19 | 1996-08-19 | 大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1063368A true JPH1063368A (ja) | 1998-03-06 |
| JP2959482B2 JP2959482B2 (ja) | 1999-10-06 |
Family
ID=16702056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217304A Expired - Fee Related JP2959482B2 (ja) | 1996-08-19 | 1996-08-19 | 大規模集積回路 |
Country Status (3)
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